TWI529855B - 佈線結構及形成佈線結構之方法 - Google Patents

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Description

佈線結構及形成佈線結構之方法
本發明大體而言係關於半導體製造及微影方法。更特定言之，本發明係關於佈線結構及形成半導體裝置中之佈線結構之方法。
本申請案依據35 U.S.C. § 119主張2009年10月16日於韓國智慧財產局申請的韓國專利申請案第10-2009-0098742號(代理人案號IE-200903-009-1)之國外優先權，該申請案之揭示內容係以全文引用之方式併入本文中。
隨著半導體裝置已變得日益整合，佈線之寬度及佈線之間的距離已減少。部分地歸因於佈線之間的減少之距離，低電阻佈線變得越發重要。不幸的是，減少佈線之寬度大體上導致電阻之增加。因此，需要具有低電阻佈線、減小之佈線寬度及鄰近佈線之間的減小之距離之半導體裝置。
當佈線包括連接至導電線之接觸插塞時，接觸插塞與導電線之間的接觸電阻可能由於所要之低總佈線電阻而減少。另外，佈線高度可增加以減小佈線電阻，此係因為佈線電阻大體上隨佈線寬度減小而增加。佈線亦可使用較低電阻之導電材料形成以進一步減小佈線電阻。
不幸的是，導電線與接觸插塞之間的對準可能隨著佈線高度增加而變得有問題，藉此減小導電線與接觸插塞之間的接觸面積。此外，此佈線中所使用之許多金屬或金屬矽化物不可藉由光微影製程容易地圖案化。因此，金屬或金屬矽化物在佈線之形成期間可能未得到有效利用。
本發明教示佈線結構及形成半導體裝置中之佈線結構之方法。提供例示性實施例。
一種例示性實施例半導體記憶體佈線方法包含：接收一具有一單元陣列區及一周邊電路區之基板；在該基板上沈積一第一絕緣層；在該單元陣列區中形成一第一接觸插塞，該第一接觸插塞包含一延伸穿過該第一絕緣層之第一導電材料；實質上在形成該第一接觸插塞的同時形成一第一細長導電線，該第一細長導電線包含直接覆蓋該第一接觸插塞且與該第一接觸插塞整合的該第一導電材料；實質上在形成該第一接觸插塞的同時在該周邊電路區中形成一第二接觸插塞，該第二接觸插塞包含延伸穿過該第一絕緣層之該第一導電材料；及實質上在形成該第二接觸插塞的同時形成一第二細長導電線，該第二細長導電線包含直接覆蓋該第二接觸插塞且與該第二接觸插塞整合的該第一導電材料。
一種例示性實施例半導體記憶體佈線結構包含：一具有一單元陣列區及一周邊電路區之基板；一安置於該基板上之第一絕緣層；一第一接觸插塞，其安置於該單元陣列區中且包含一延伸穿過該第一絕緣層之第一導電材料；一第一細長導電線，其安置於該單元陣列區中、沿著一第一水平路徑延伸且包含直接覆蓋該第一接觸插塞並與該第一接觸插塞整合的該第一導電材料；一第二接觸插塞，其安置於該周邊電路區中且包含延伸穿過該第一絕緣層之該第一導電材料；及一第二細長導電線，其安置於該周邊電路區中、沿著一第二水平路徑延伸且包含直接覆蓋該第二接觸插塞並與該第二接觸插塞整合的該第一導電材料。
另一例示性實施例半導體記憶體佈線方法包含：接收一基板；在該基板上沈積一第一絕緣層；在該基板之一作用區中穿過該第一絕緣層蝕刻一第一接觸孔；同時在該第一接觸孔中形成一第一接觸插塞及形成一直接覆蓋一第一接觸插塞且與該第一接觸插塞整合的導電層，該第一接觸插塞及該導電層均具有一第一導電材料；沿著該導電層上之一第一水平路徑形成一覆蓋該第一接觸插塞之細長罩蓋圖案；移除該導電層之在該細長罩蓋圖案外延伸的一部分以沿著該第一水平路徑形成一直接覆蓋該第一接觸插塞且與該第一接觸插塞整合的第一細長導電線；及形成一細長光阻圖案，該細長光阻圖案沿著一與該第一水平路徑傾斜之第二水平路徑延伸。
另一例示性實施例半導體記憶體佈線結構包含：一基板；一安置於該基板上之第一絕緣層；一第一接觸插塞，其包含一延伸穿過該第一絕緣層之第一導電材料；一第一細長導電線，其沿著一第一水平路徑延伸且包含直接覆蓋該第一接觸插塞且與該第一接觸插塞整合的該第一導電材料；及一在該導電層上之細長罩蓋圖案，其覆蓋該第一接觸插塞。
可自結合隨附圖式閱讀的例示性實施例之以下描述進一步理解本發明。
本發明根據以下例示性圖式提供佈線結構及形成佈線結構之方法。
提供半導體佈線結構及相關製造方法以用於形成半導體裝置中之佈線結構。例示性實施例裝置係關於具有接觸插塞及連接至該等接觸插塞之導電線之佈線結構。例示性實施例方法係關於形成具有接觸插塞及與該等接觸插塞連接之導電線之佈線結構。
例示性實施例裝置提供具有小高度與低電阻之佈線結構。一裝置提供一包括具有小高度及低電阻之佈線結構的揮發性半導體記憶體裝置。
例示性實施例方法提供用於製造具有小高度與低電阻之佈線結構的步驟。描述用於製造一包括具有小高度及低電阻之佈線結構的揮發性半導體記憶體裝置之方法。
在一例示性實施例中，提供一種用於形成一包括一第一佈線及一第二接觸插塞之佈線結構的方法，其中一具有一接觸孔之絕緣層可形成於一基板上。一填充該接觸孔之第一接觸插塞可與一自該絕緣層突出之導電線整合形成。該第一佈線中的該導電線之至少一部分可包括金屬矽化物。可在該絕緣層上形成一絕緣中間層以在填充鄰近第一佈線之間的間隙時覆蓋該第一佈線。可穿過該絕緣中間層及該絕緣層形成該第二接觸插塞。該佈線結構可包括金屬矽化物以進一步減小電阻。
在下文中將參看隨附圖式更全面地描述本發明概念之例示性實施例。然而，本發明概念可以許多不同形式實施且不應被解釋為限於本文中所闡述之例示性實施例。在圖式中，為清楚起見，可誇示層及各區之大小及相對大小。
應理解，當一元件或層被稱為「在另一元件或層上」、「連接至另一元件或層」或「耦接至另一元件或層」時，該元件或層可直接在另一元件或層上、連接至另一元件或層或耦接至另一元件或層，或可存在介入元件或層。與之相比，當一元件被稱為「直接在另一元件或層上」、「直接連接至另一元件或層」或「直接耦接至另一元件或層」時，不存在介入元件或層。相同或類似參考數字可始終指代相同或類似元件。如本文中所使用，術語「及/或」包括相關聯所列項目中之一或多者之任一或所有組合。
應理解，雖然本文中可使用術語第一、第二、第三等來描述各種元件、組件、區、層、圖案及/或區段，但此等元件、組件、區、層、圖案及/或區段不應受此等術語限制。此等術語僅用於區別一元件、組件、區、層、圖案或區段與另一區、層、圖案或區段。因此，可將下文所論述之第一元件、組件、區、層或區段稱作第二元件、組件、區、層或區段而不會脫離例示性實施例之教示。
為了便於描述，本文中可使用空間相對術語(諸如，「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」及其類似術語)來描述如圖式中所說明之一個元件或特徵與另外一或多個元件或特徵之關係。應理解，該等空間相對術語意欲涵蓋裝置在使用或操作中除圖式中所描繪之定向之外的不同定向。舉例而言，若將圖中之裝置翻轉，則描述為在其他元件或特徵「下方」或「之下」之元件接著將定向於其他元件或特徵「上方」。因此，例示性術語「下方」可涵蓋上方及下方兩種定向。可以其他方式定向裝置(旋轉90度或處於其他定向)且可相應地解譯本文中所使用之空間相對描述詞。
本文中所使用之術語僅用於描述特定例示性實施例之目的且不欲為本發明概念之限制。如本文中所使用，除非上下文另有清晰指示，否則單數形式「一」及「該」意欲亦包括複數形式。應進一步理解，術語「包含」在用於本說明書中時指定所陳述之特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
本文中參看橫截面說明來描述例示性實施例，該等橫截面說明為本發明概念之說明性的理想化例示性實施例(及中間結構)之示意說明。因而，預期由(例如)製造技術及/或容限引起的該等說明之形狀的變化。因此，例示性實施例不應被解釋為限於本文中所說明之各區之特定形狀，而是將包括(例如)由製造引起的形狀之偏差。舉例而言，被說明為矩形之植入區將通常具有修圓或彎曲的特徵及/或在其邊緣處之植入濃度的梯度而非自植入區至非植入區之二元改變。同樣，由植入形成之內埋區可導致在內埋區與藉以發生植入之表面之間的區中之一些植入。因此，圖式中所說明之區實質上為示意性的且其形狀並不意欲說明裝置之區之實際形狀且並不意欲限制本發明概念之範疇。
除非另外定義，否則本文中所使用的所有術語(包括技術及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解之意義相同的意義。應進一步理解，術語(諸如，常用字典中所定義的彼等術語)應被解譯為具有與其在相關技術背景中之意義一致的意義，且不應以理想化或過度形式化之意義來解釋，除非本文中明確地如此定義。
圖1為說明根據本發明概念之第一實施例之佈線結構的透視圖。圖2A為說明圖1中之佈線結構的橫截面圖。在圖2A中，左邊部分展示沿著圖1中之線I-I'截取的佈線結構，且右邊部分說明沿著圖1中之線II-II'截取的佈線結構。
參看圖1及圖2A，一包括第一佈線110及第二接觸插塞126之佈線結構提供於一基板100上，該基板100上具有一絕緣層102。接觸孔104穿過絕緣層102而形成。在例示性實施例中，接觸孔104可藉由在蝕刻絕緣層102時過度蝕刻基板100之上部部分而形成至基板100之上部部分。亦即，可自絕緣層102至基板100之上部部分形成接觸孔104。
在繼續蝕刻絕緣中間層116時，絕緣層102可充當一蝕刻終止層。因此，絕緣層102可包括具有相對於絕緣中間層116之蝕刻選擇性之材料。舉例而言，絕緣層102可包括諸如氮化矽之氮化物。絕緣層102可具有與第一接觸插塞110a之高度實質上相同或實質上類似的厚度。亦即，絕緣層102之頂面與第一接觸插塞110a之頂面可定位於相同平面上。舉例而言，絕緣層102可具有在約100至約300之範圍內的相對較小厚度。
第一接觸插塞110a穿過絕緣層102而位於基板100上。第一接觸插塞110a不可形成於一額外下部絕緣中間層中，而可直接定位於充當蝕刻終止層之絕緣層102中。因此，第一接觸插塞110a可具有相對較小高度。
導電線110b安置於第一接觸插塞110a及絕緣層102上。導電線110b及第一接觸插塞110a可整合形成。即，導電線110b及第一接觸插塞110a可藉由一沈積製程同時形成。舉例而言，第一接觸插塞110a及導電線110b可藉由在絕緣層102上沈積一導電材料以填補接觸孔104而獲得。
第一佈線110包括第一接觸插塞110a及導電線110b。第一佈線110可包括具有低電阻之金屬矽化物(S)。舉例而言，第一佈線110之至少一部分可包括金屬矽化物(S)。
在例示性實施例中，第一佈線110之導電線110b可包括金屬矽化物(S)，而第一接觸插塞110a可包括多晶矽，如圖1及圖2A中所說明。或者，導電線110b之一部分可包括金屬矽化物，或導電線110b及第一接觸插塞110a全部可包括金屬矽化物。
圖2B為說明根據另一例示性實施例之佈線結構的橫截面圖。圖2C為說明根據又一例示性實施例之佈線結構的橫截面圖。在圖2B及圖2C中，除了包括金屬矽化物之部分外，佈線結構中之每一者可具有與圖1及圖2A之佈線結構之構造實質上相同或實質上類似的構造。
如圖2B中所說明，該佈線結構具有包括金屬矽化物(S)之側向部分之導電線110b。該佈線結構之其他部分可包括多晶矽。然而，參看圖2C，該佈線結構中之導電線110b及第一接觸插塞110a兩者可包括金屬矽化物(S)。
在例示性實施例中，金屬矽化物(S)之厚度可改變以確保第一佈線110之所要電阻。此外，在考慮第一佈線110之電阻的情況下，第一佈線110中之金屬矽化物(S)之位置可改變。
金屬矽化物(S)之實例可包括矽化鈷(CoSix)、矽化鈦(TiSix)、矽化鉭(TaSix)、矽化鎳(NiSix)、矽化鉑(PtSix)或其類似者。此等矽化物可單獨或組合使用。
在例示性實施例中，第一佈線110中之金屬矽化物(S)可具有實質上小於鎢(W)或諸如氮化鈦(TiNx)或氮化鎢(WNx)之金屬氮化物之電阻的電阻。舉例而言，在考慮第一佈線110之低電阻及半導體裝置中所使用之製造程序的情況下，金屬矽化物(S)可包括矽化鈷。當第一佈線110包括矽化鈷作為金屬矽化物(S)時，即使第一接觸插塞110a及導電線110b具有減小之高度，第一佈線110仍可具有充分小於金屬氮化物之電阻的電阻。
硬式遮罩圖案108提供於導電線110b上。硬式遮罩圖案108可充當用於蝕刻絕緣中間層116之蝕刻遮罩。硬式遮罩圖案108可包括具有相對於氧化物之蝕刻選擇性之材料。舉例而言，硬式遮罩圖案108可包括如氮化矽之氮化物。
絕緣中間層116形成於絕緣層102上以覆蓋第一佈線110。絕緣中間層116可充分填補鄰近第一佈線110之間的間隙。硬式遮罩圖案108之頂面與絕緣中間層116之頂面可定位於相同平面上。或者，絕緣中間層116可具有實質上高於或實質上低於硬式遮罩圖案108之頂面的頂面。
第二接觸插塞126穿過絕緣中間層116及絕緣層102而形成於基板100上。第二接觸插塞126可位於鄰近第一佈線110之間。
側壁隔片124可提供於第二接觸插塞126之內部側壁上。第二接觸插塞126可藉由側壁隔片124而與鄰近第一佈線110電絕緣。第二接觸插塞126可與基板100接觸，使得第二接觸插塞126可包括多晶矽以增強基板100與第二接觸插塞126之間的黏著強度。側壁隔片124可包括諸如氧化矽之氧化物或如氮化矽之氮化物。
如上所述，當第一接觸插塞110a及導電線110b整合形成時，第一接觸插塞110a與導電線110b之間的一界面接觸電阻可減小。另外，第一佈線110包括具有實質上小於鎢或金屬氮化物之電阻的電阻之金屬矽化物(S)，使得即使第一佈線110具有減小之厚度，第一佈線110仍可確保充分小的電阻。此外，第二接觸插塞126可容易地獲得，此係因為定位於第一佈線110上之硬式遮罩圖案108可充當用於形成第二接觸插塞126之蝕刻遮罩。
圖3至圖8、圖10及圖11為說明形成圖2A中之佈線結構之方法的橫截面圖，且圖9為說明形成圖2A中之佈線結構之方法的透視圖。在圖3至圖8、圖10及圖11中，每一左邊部分說明沿著圖1中之線I-I'截取的佈線結構，且每一右邊部分說明沿著圖1中之線II-II'截取的佈線結構。
參看圖3，在基板100上形成絕緣層102。當在一連續蝕刻製程中蝕刻絕緣中間層116(參見圖8)時，絕緣層102可起蝕刻終止層之作用。可使用諸如氮化矽之材料形成絕緣層102，該材料具有相對於絕緣中間層116之蝕刻選擇性。可形成絕緣層102以具有約100至約300之相對較小厚度。
藉由部分地蝕刻絕緣層102而穿過絕緣層102形成第一接觸孔104。第一接觸孔104可藉由光微影製程形成。
參看圖4，在絕緣層102上形成多晶矽層106以填補第一接觸孔104。
在多晶矽層106上形成一硬式遮罩層。可使用諸如氮化矽之氮化物形成該硬式遮罩層。藉由光微影製程圖案化該硬式遮罩層以在多晶矽層106上形成硬式遮罩圖案108。硬式遮罩圖案108可在基板100之上沿著一第一方向延伸。硬式遮罩圖案108可具有線形。此外，硬式遮罩圖案108可對應於第一接觸孔104之一上部部分。
參看圖5，使用硬式遮罩圖案108作為蝕刻遮罩來蝕刻多晶矽層106以形成初步導電線109。
初步導電線109包括初步接觸插塞109a及初步線型圖案109b。初步接觸插塞109a可填補第一接觸孔104，且初步線型圖案109b可具有線形。初步線型圖案109b可與初步接觸插塞109a整合形成。在例示性實施例中，初步線型圖案109b可覆蓋填充第一接觸孔104之初步接觸插塞109a的整個表面。在此，初步線型圖案109b與初步接觸插塞109a之間的接觸面積可增加，此係因為初步接觸插塞109a可不相對於初步線型圖案109b偏離。
參看圖6，沿著硬式遮罩圖案108及初步線型圖案109b之輪廓(profile)在絕緣層102上形成金屬層112。金屬層112可包括用於確保低電阻之耐火金屬，以使得在一連續矽化製程中自金屬層112產生金屬矽化物(S)(參見圖7)。金屬層112中之耐火金屬之實例可包括鈷、鈦、鉭、鎳、鉑或其類似者。此等耐火金屬可單獨或混合使用。在例示性實施例中，可使用鈷形成金屬層112，使得自金屬層112產生之金屬矽化物(S)可具有改良之熱穩定性及低電阻。
當使用鎢形成金屬層112時，包括自金屬層112產生之矽化鎢的佈線結構可不具有所要的小電阻，此係因為矽化鎢具有相對較大之電阻。
在一些例示性實施例中，可在金屬層112上形成一罩蓋層。可使用金屬氮化物(例如，氮化鈦或氮化鉭)形成該罩蓋層。
參看圖7，藉由矽化製程在圖6之初步線型圖案109b之至少一側向部分中形成金屬矽化物(S)。亦即，初步線型圖案109b中之多晶矽可經由熱處理而與金屬層112中之耐火金屬反應，以使得在初步線型圖案109b之側向部分處產生金屬矽化物(S)。接著，自硬式遮罩圖案108及絕緣層102移除金屬層112之未反應部分。
結果，在基板100上形成包括金屬矽化物(S)之第一佈線110。第一佈線110包括填補第一接觸孔104之第一接觸插塞110a，及與第一接觸插塞110a整合形成之導電線110b。
在例示性實施例中，第一佈線110中之金屬矽化物(S)具有根據矽化製程之製程條件改變之厚度或面積。亦即，製程時間及/或製程溫度可改變以修改包括於第一佈線110中之金屬矽化物(S)之厚度。舉例而言，如圖2A及圖7中所說明，藉由調整矽化製程之製程條件同時防止第一接觸插塞110a中產生金屬矽化物(S)，圖6之初步線型圖案109b可全部變為金屬矽化物(S)。
在一些例示性實施例中，僅可在導電線110b之側向部分處形成金屬矽化物(S)，但可在導電線110b之其他部分及第一接觸插塞110a中形成金屬矽化物(S)，如圖2B中所說明。
在另外其他例示性實施例中，經由矽化製程，導電線110b及第一接觸插塞110a可完全變為金屬矽化物(S)，如圖2C中所說明。
如上所述，可根據第一佈線110之所要電阻適當地調整第一佈線110中之金屬矽化物(S)之厚度或面積。
在例示性實施例中，可經由一個熱處理製程或兩個或兩個以上熱處理製程獲得金屬矽化物(S)。為達成第一佈線110之低電阻，可藉由執行熱處理製程兩次來形成金屬矽化物(S)。在包括兩個熱處理製程之矽化製程中，可藉由一第一熱處理製程來處理具有包括鈷之金屬層112的所得結構。該第一熱處理製程可在約250℃至約550℃的相對較低溫度下進行。可藉由剝離製程自所得結構移除金屬層112之未反應部分。接著，可對所得結構執行一第二熱處理製程以獲得第一佈線110之金屬矽化物(S)。該第二熱處理製程可在約600℃至約900℃的相對較高溫度下執行。
在例示性實施例中，第一佈線110包括使用多晶矽經由一沈積製程而整合形成之第一接觸插塞110a及導電線110b。因此，可有效地防止第一接觸插塞110a與導電線110b之間的對準誤差，且可在減小第一接觸插塞110a與導電線110b之間的接觸電阻時增加第一接觸插塞110a與導電線110b之間的接觸面積。因此，第一佈線110可具有進一步減小之電阻。
由於第一佈線110之至少一部分包括確保低電阻之金屬矽化物(S)，故第一佈線110之整體電阻可減小。金屬矽化物(S)可藉由使用硬式遮罩圖案108形成初步導電線109及藉由對金屬層112及初步導電線109執行矽化製程獲得。即，可在無鑲嵌製程的情況下獲得具有包括金屬矽化物之線形圖案之第一佈線110。特定言之，當第一佈線110中之線形圖案包括藉由光微影製程很難蝕刻之金屬矽化物(例如，矽化鈷)時，可在無任何鑲嵌製程的情況下容易地形成具有線形圖案之第一佈線110。因此，可經由簡化製程形成第一佈線110，且用於形成第一佈線110之成本及時間可減少。此外，可在連續蝕刻製程中利用提供於第一佈線110上之硬式遮罩圖案108作為蝕刻遮罩。
參看圖8及圖9，在硬式遮罩圖案108及絕緣層102上形成一額外絕緣層以填補鄰近第一佈線110之間的間隙。可使用如氧化矽之氧化物形成該額外絕緣層。
部分地移除該額外絕緣層，直至硬式遮罩圖案108之頂面曝露為止，使得在絕緣層102上形成填充第一佈線110之間的間隙之絕緣中間層116。
在絕緣中間層116及硬式遮罩圖案108上形成光阻圖案120。光阻圖案120可具有在一實質上垂直於該第一方向之第二方向上延伸之線形，如圖9中所說明。因此，在鄰近光阻圖案120之間的絕緣中間層116之一部分(該部分未由光阻圖案120覆蓋)曝露。
參看圖10，使用光阻圖案120及硬式遮罩圖案108作為蝕刻遮罩而蝕刻絕緣中間層116之曝露部分，直至絕緣層102曝露為止。因此，當絕緣層102曝露時，用於蝕刻絕緣中間層116之蝕刻製程可終止。部分地蝕刻曝露的絕緣層102以曝露基板100之一部分。因此，穿過絕緣中間層116及絕緣層102形成第二接觸孔122。
在例示性實施例中，硬式遮罩圖案108覆蓋第一佈線110，使得藉由硬式遮罩圖案108及光阻圖案120隔離的絕緣中間層116之部分可在於絕緣中間層116上形成具有線形之光阻圖案120之後曝露，如圖9中所說明。因此，可藉由使用具有線形之光阻圖案120蝕刻絕緣中間層116及絕緣層102來形成第二接觸孔122。亦即，可藉由一相對於硬式遮罩圖案108之自對準製程獲得第二接觸孔122。因此，第二接觸孔122之對準誤差可減少，且第二接觸孔122可具有一實質上比其上部部分寬的下部部分。
參看圖11，在第二接觸孔122之側壁上形成側壁隔片124。在側壁隔片124之形成中，可在硬式遮罩圖案108、絕緣中間層116、第二接觸孔122之底部及第二接觸孔122之側壁上形成一隔片形成層。可沿著硬式遮罩圖案108、絕緣中間層116及第二接觸孔122之輪廓以可保形方式形成該隔片形成層。接著，可各向異性地蝕刻該隔片形成層，直至基板100之一部分曝露為止，藉此在第二接觸孔122之側壁上形成側壁隔片124。側壁隔片124可包括諸如氧化矽之氧化物或如氮化矽之氮化物。
在硬式遮罩圖案108及絕緣中間層116上形成一導電材料以填補第二接觸孔122，且接著移除該導電材料，直至硬式遮罩圖案108曝露為止。因此，在基板100上提供填充第二接觸孔122之第二接觸插塞126。可使用多晶矽形成第二接觸插塞126以增強基板100與第二接觸插塞126之間的黏著強度。或者，第二接觸插塞126可具有包括障壁金屬薄膜及金屬薄膜之多層結構。
根據例示性實施例，可在一基板上形成一包括一第一佈線及一第二接觸插塞之佈線結構。該第一佈線可包括一第一接觸插塞及一與該第一接觸插塞整合形成之導電線，使得該第一接觸插塞與該導電線之間的接觸電阻可顯著減少。另外，該第一佈線可包括具有低電阻之金屬矽化物，以使得即使該佈線結構具有一微小寬度，該佈線結構仍可確保在該佈線結構具有相對較小高度時的所要低電阻。此外，一包括該佈線結構之半導體裝置可具有改良之整合度，且可促進用於該半導體裝置之製造程序。此外，可有效地防止該第二接觸插塞之對準誤差，此係因為可藉由一使用一提供於該第一佈線上之硬式遮罩圖案作為一蝕刻遮罩的自對準製程來形成該第二接觸插塞。
根據本發明概念，一佈線結構可適當地用於一揮發性半導體裝置(諸如，動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)或其類似者)中。
圖12為說明DRAM裝置之單位單元的電路圖。圖13為說明包括圖1中之佈線結構之DRAM裝置的平面圖。圖14為說明圖13中之DRAM裝置的橫截面圖。在圖14中，左邊部分說明沿著圖13中之線A-A'截取的DRAM裝置，中心部分說明沿著圖13中之線B-B'截取的DRAM裝置，且右邊部分說明沿著圖13中之線C-C'截取的DRAM裝置。
參看圖12，一DRAM裝置中之一單位單元C包括一N型金屬氧化物半導體(NMOS)電晶體10及一與NMOS電晶體10電連接之電容器12。NMOS電晶體10可由字線W/L控制。NMOS電晶體10的一雜質區可電連接至位元線B/L，且NMOS電晶體10之另一雜質區可電連接至電容器12之一下部電極。電容器12之該下部電極可充當一用於將電荷儲存於電容器12中之儲存節點。電容器12之一上部電極可與一共同單元板線電連接，且電壓可經由該共同單元板線施加至該上部電極。一鎖存器型位元線感測放大器S/A可具有電連接至一對位元線B/L之兩個輸出端子。
該DRAM裝置之單位單元可提供於一半導體基板(例如，一單晶矽基板)上。在考慮單元電晶體之雜質區、位元線及電容器之間的電連接之情況下，佈線結構可用於DRAM裝置之單位單元中。
在下文中，將參看隨附圖式描述製造包括圖1中之佈線結構之DRAM裝置的方法。
參看圖13及圖14，在基板200上界定作用區(A)及隔離區。在基板200之隔離區中形成隔離溝槽，且用隔離層圖案204分別填充該等隔離溝槽。可將該等作用區規則地配置在基板200上。可藉由該等隔離區使一個作用區(A)與鄰近作用區(A)隔離。
在該等作用區及隔離區中形成閘極電極之溝槽206。閘極電極之溝槽206可沿著一第一方向延伸。閘極電極之溝槽206可跨越該等作用區(A)而延伸。可將兩個MOS電晶體定位於一個隔離之作用區(A)中，使得閘極電極之兩個溝槽206可平行地配置於一個隔離之作用區中。
在該等作用區(A)中的閘極電極之溝槽206之側壁上形成閘極氧化物層208。閘極氧化物層208中之每一者可包括氧化矽或具有高介電常數之金屬氧化物。每一閘極氧化物層208中之金屬氧化物之實例可包括氧化鋁(AlOx)、氧化鈦(TiOx)、氧化鉭(TaOx)、氧化鋯(ZrOx)、氧化鉿(HfOx)或其類似者。此等金屬氧化物可單獨或混合使用。
在閘極電極之溝槽206中內埋閘極結構。該等閘極結構分別包括導電層圖案210及第一硬式遮罩圖案212。該等閘極結構之頂面可實質上與基板200之頂面相同或低於基板200之頂面。亦即，該等閘極結構之頂面不可自基板200突出。該等閘極結構可充當DRAM裝置之單位單元中之選擇電晶體或字線之閘極電極。
導電層圖案210可包括多晶矽、金屬及/或金屬化合物。舉例而言，導電層圖案210可包括摻雜有雜質之多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、矽化鈷、矽化鈦、矽化鎢或其類似者。此等材料可單獨或混合使用。第一硬式遮罩圖案212可包括諸如氮化矽之氮化物。
在該等作用區(A)中，在基板200之鄰近於該等閘極結構的部分處形成第一雜質區214a及第二雜質區214b。第一雜質區214a及第二雜質區214b可分別充當選擇電晶體之源極區/汲極區。
在基板200及隔離層圖案204上形成蝕刻終止層218以覆蓋該等閘極結構。蝕刻終止層218可包括具有相對於絕緣中間層226之蝕刻選擇性之材料。舉例而言，蝕刻終止層218可包括如氮化矽之氮化物。穿過蝕刻終止層218形成第一接觸孔。該等第一接觸孔曝露該等作用區(A)中之第一雜質區214a。
在該等第一接觸孔中提供位元線接點224a，且在位元線接點224a及蝕刻終止層218上形成位元線224b。位元線224b可與位元線接點224a整合形成。因此，在基板200上提供包括位元線接點224a及位元線224b之位元線結構224。
在例示性實施例中，位元線結構224之至少多個部分可包括金屬矽化物。舉例而言，位元線結構224可包括矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化鉑或其類似者。此等金屬矽化物可單獨或混合使用。
位元線結構224可具有與參看圖1及圖2A所描述之佈線結構之構造實質上相同或實質上類似的構造。或者，位元線結構224中之每一者可具有實質上不同於參看圖1及圖2A所描述之佈線結構之構造的構造。
在位元線結構224上形成第二硬式遮罩圖案222。第二硬式遮罩圖案222可包括諸如氮化矽之氮化物。
在例示性實施例中，僅在不具有絕緣中間層226時穿過蝕刻終止層218形成位元線接點224a。亦即，絕緣中間層226不可鄰近於位元線接點224a之側面定位，使得位元線接點224a可具有減小了絕緣中間層226之厚度的高度。因此，因為位元線接點224a具有減小之高度，所以位元線結構224可具有減小之高度。當位元線結構224具有減少之高度時，因為位元線結構224包括金屬矽化物，所以位元線結構224可確保DRAM裝置中所需之低電阻。
在蝕刻終止層218上安置絕緣中間層226。絕緣中間層226可充分填補鄰近位元線結構224之間的間隙。
穿過絕緣中間層226及蝕刻終止層218形成儲存節點接點234。儲存節點接點234中之每一者可與每一第二雜質區214b電接觸。可在儲存節點接點234之側壁上提供絕緣體。舉例而言，可在儲存節點接點234之側壁上提供側壁隔片232及絕緣圖案235。儲存節點接點234可包括多晶矽。
在儲存節點接點234及絕緣中間層226上安置電容器240。電容器240可分別具有用於確保高儲存電容之圓柱形結構。或者，電容器240可在有需要時具有其他結構，諸如堆疊結構。
圖15至圖18、圖19A、圖20A及圖21為說明製造圖13中之DRAM裝置之方法的橫截面圖。在圖15至圖18、圖19A、圖20A及圖21中，左邊部分中之每一者說明沿著圖13中之線A-A'截取的DRAM裝置，每一中心部分說明沿著圖13中之線B-B'截取的DRAM裝置，且右邊部分中之每一者說明沿著圖13中之線C-C'截取的DRAM裝置。
參看圖15，在具有作用區及隔離區之基板200上形成一焊墊氧化物層。基板200可包括一半導體材料，例如單晶矽。在該焊墊氧化物層上形成一硬式遮罩。該硬式遮罩可充當一用於在基板200上形成隔離溝槽202之蝕刻遮罩。可使用如氮化矽之氮化物形成該硬式遮罩。
使用該硬式遮罩作為一蝕刻遮罩，部分地蝕刻該焊墊氧化物層及隔離區中之基板200以在基板200上形成隔離溝槽202。作用區可藉由隔離溝槽202與鄰近作用區隔離。在此，可在基板200上規則地界定作用區。
在一些例示性實施例中，可熱氧化基板200之構成隔離溝槽202之底部及側壁的部分，使得可在隔離溝槽202之底部及側壁上形成內部氧化物層。此外，可在該等內部氧化物層上形成氮化物內襯。
在該硬式遮罩上形成氧化物層以填補隔離溝槽202。該氧化物層可使用高密度電漿(HDP)氧化物、矽酸四乙酯(TEOS)、未摻雜矽玻璃(USG)、Tonen矽氮烷(TOSZ)或其類似者形成。此等材料可單獨或組合使用。在一些例示性實施例中，可在用該氧化物層填充之隔離溝槽202中額外形成氮化物層或空氣間隙。
移除該氧化物層直至該硬式遮罩曝露為止，使得隔離層圖案204分別形成於隔離溝槽202中。可藉由化學機械拋光(CMP)製程及/或回蝕製程形成隔離層圖案204。
在該硬式遮罩及隔離層圖案204上形成有機抗反射層，且接著藉由光微影製程蝕刻該有機抗反射層以在該硬式遮罩及隔離層圖案204上形成有機抗反射層圖案。該等有機抗反射層圖案中之每一者可選擇性地曝露基板200之形成有閘極結構的一部分。在可使用該等有機抗反射層圖案蝕刻該硬式遮罩及該焊墊氧化物層之後，可自該硬式遮罩及隔離層圖案204移除該等有機抗反射層圖案。可藉由灰化製程及/或剝離製程來移除該等有機抗反射層圖案。
現參看圖15，使用該硬式遮罩作為一蝕刻遮罩各向異性地蝕刻基板200之在作用區及隔離區中的部分以在基板200上形成閘極電極之溝槽206。閘極電極之溝槽206中之每一者可跨越作用區而延伸。在例示性實施例中，可在一個隔離之作用區中形成閘極電極之兩個溝槽206。
參看圖16，分別在閘極電極之溝槽206之底部及側壁上形成閘極絕緣層208。舉例而言，可熱氧化基板200之對應於閘極電極之溝槽206之底部及側壁的部分以提供閘極絕緣層208。或者，可使用具有高介電常數之金屬氧化物藉由化學氣相沈積(CVD)製程或原子層沈積(ALD)製程形成閘極絕緣層208中之每一者。閘極絕緣層208中之金屬氧化物之實例可包括氧化鋁(AlOx)、氧化鈦(TiOx)、氧化鉭(TaOx)、氧化鋯(ZrOx)、氧化鉿(HfOx)或其類似者。此等金屬氧化物可單獨或混合使用。
閘極電極之一導電層形成於閘極絕緣層208上以完全填補閘極電極之溝槽206。可使用諸如多晶矽、金屬及/或金屬化合物之半導體材料形成閘極電極之該導電層。該導電層中之材料之實例可包括摻雜多晶矽、鎢、銅、氮化鈦、氮化鉭、矽化鈦、矽化鎢、鈦、鉭、氮化鉭、矽化鈷、矽化鎳或其類似者。此等材料可單獨或組合使用。
部分地移除閘極電極之該導電層以在閘極絕緣層208上形成導電層圖案210。導電層圖案210可部分地填補閘極電極之溝槽206。可藉由在對閘極電極之該導電層執行化學機械拋光(CMP)製程及/或回蝕製程之後的濕式蝕刻製程或乾式蝕刻製程獲得導電層圖案210。
在例示性實施例中，可藉由鑲嵌製程而非光微影製程形成導電層圖案210。因此，可使用經由光微影製程很難蝕刻之金屬(例如，銅)形成導電層圖案210。
在導電層圖案210上形成一硬式遮罩層以完全填補閘極電極之溝槽206。可使用諸如氮化矽之氮化物藉由化學氣相沈積(CVD)製程形成該硬式遮罩層。部分地移除該硬式遮罩層以在導電層圖案210上形成第一硬式遮罩圖案212。可藉由CMP製程及/或回蝕製程獲得第一硬式遮罩圖案212。第一硬式遮罩圖案212可完全填補閘極電極之溝槽206。亦即，可分別用包括閘極絕緣層208、導電層圖案210及第一硬式遮罩圖案212之閘極結構來填充閘極電極之溝槽206。第一硬式遮罩圖案212可保護充當半導體裝置中之閘極電極及字線之導電層圖案210。
如上所述，該等閘極結構中之每一者包括填充閘極電極之溝槽206的閘極絕緣層208、導電層圖案210及第一硬式遮罩圖案212。此外，每一閘極結構可具有與基板200之頂面實質上相同或低於基板200之頂面的頂面。
將雜質摻雜至作用區之鄰近於該等閘極結構的部分中，使得在基板200之鄰近於該等閘極結構的部分處分別形成第一雜質區214a及第二雜質區214b。因此，可在基板200上形成DRAM裝置之選擇電晶體。在此，第一硬式遮罩圖案212可充當用於藉由離子植入製程形成第一雜質區214a及第二雜質區214b之植入遮罩。
參看圖17，在形成有選擇電晶體之基板200上形成蝕刻終止層218。可使用如氮化矽之氮化物形成蝕刻終止層218。
藉由光微影製程部分地蝕刻該蝕刻終止層218以穿過蝕刻終止層218形成第一接觸孔219。第一接觸孔219可曝露基板200之第一雜質區214a。
在蝕刻終止層218上形成多晶矽層220以填補第一接觸孔219，且在多晶矽層220上形成用於位元線結構224之第二硬式遮罩圖案222。
在例示性實施例中，第二硬式遮罩圖案222可具有沿著該第一方向跨越作用區而延伸之線形。第二硬式遮罩圖案222可實質上相對於閘極結構垂直延伸。另外，第二硬式遮罩圖案222可通過鄰近作用區之間的隔離區，且可具有定位於第一雜質區214a之上的突出部分。該等突出部分可分別自第二硬式遮罩圖案222之側向部分延伸。
參看圖18，使用第二硬式遮罩圖案222作為蝕刻遮罩來蝕刻多晶矽層220，使得在第一雜質區214a上形成初步導電圖案。該等初步導電圖案可填補第一接觸孔219且可自蝕刻終止層218之頂面突出。
在蝕刻終止層218上形成一金屬層以覆蓋該等初步導電圖案，且接著對該金屬層及該等初步導電圖案執行矽化製程以在每一初步導電圖案之至少一部分中形成金屬矽化物。因此，在基板200上形成包括金屬矽化物之位元線結構224。位元線結構224中之每一者包括位元線接點224a及位元線224b。在此，可藉由一沈積製程獲得位元線接點224a及位元線224b，使得位元線接點224a及位元線224b可整合形成。
因為第二硬式遮罩圖案222可通過作用區之間的隔離區且可具有在第一雜質區214a之上延伸的突出部分，所以位元線224b亦可具有自位元線224a之側面突出的突出部分以覆蓋作用區中之第一雜質區214a，如圖13中所說明。
在例示性實施例中，用於形成初步導電圖案及位元線結構224之製程可與參看圖5至圖7所描述之彼等製程實質上相同或實質上類似。
參看圖19A，形成絕緣中間層226以覆蓋位元線結構224。絕緣中間層226可充分填補鄰近位元線結構224之間的間隙。可藉由與參看圖5所描述之彼等製程實質上相同或實質上類似的製程形成絕緣中間層226。
在絕緣中間層226上形成光阻圖案228。光阻圖案228可具有沿著一實質上垂直於該第一方向之第二方向延伸之線形。光阻圖案228可曝露絕緣中間層226之部分，第二雜質區214b位於該等部分之下。
在例示性實施例中，光阻圖案228可覆蓋基板200之包括第一雜質區214a的部分。因此，鄰近作用區之間的隔離區可由光阻圖案228曝露，使得鄰近作用區中之第二雜質區214b亦可在形成光阻圖案228之後曝露。將在曝露的第二雜質區214b上形成儲存節點接點。
參看圖20A，蝕刻藉由光阻圖案228及第二硬式遮罩圖案222曝露的絕緣中間層226之部分。接著，蝕刻蝕刻終止層218之部分以曝露基板200之部分。因此，穿過絕緣中間層226形成第二接觸孔230。
當使用光阻圖案228作為蝕刻遮罩部分地蝕刻該蝕刻終止層218及絕緣中間層226時，第二接觸孔230可同時曝露兩個鄰近第二雜質區214b及鄰近於第二雜質區214b之隔離區。在此，曝露的第二雜質區214b可對應於儲存節點接點區。
在第二接觸孔230之側壁上形成側壁隔片232。可使用絕緣材料形成側壁隔片232中之每一者。因此，儲存節點接點可與鄰近位元線結構224電絕緣。
在沈積一導電材料以填充第二接觸孔230之後，部分地移除該導電材料，直至第二硬式遮罩圖案222曝露為止，藉此在第二接觸孔230中形成初步儲存節點接點233。可藉由乾式蝕刻製程容易地蝕刻該導電材料。舉例而言，該導電材料可包括多晶矽。
在例示性實施例中，一個初步儲存節點接點233可同時與定位於鄰近作用區中之兩個第二雜質區214b接觸。
參看圖21，將一個初步儲存節點接點233分成兩個儲存節點接點234以將儲存節點接點234電連接至第二雜質區214b。亦即，儲存節點接點234可分別與第二雜質區214b電接觸。
在儲存節點接點234之形成中，可在初步儲存節點接點233及絕緣中間層226上形成一光阻圖案。該光阻圖案可具有曝露鄰近於初步儲存節點接點233之隔離區的結構。舉例而言，該光阻圖案可具有線形。使用該光阻圖案作為蝕刻遮罩，可部分地蝕刻初步儲存節點接點233，直至曝露一鄰近隔離區為止。結果，可自靠近該鄰近隔離區之兩側的一個初步儲存節點接點233形成兩個儲存節點接點234。分割的儲存節點接點234可分別與兩個第二雜質區214b電接觸。
在形成一絕緣材料以填充鄰近儲存節點接點234之間的間隙之後，平坦化該絕緣材料以在儲存節點接點234之間形成絕緣圖案235。舉例而言，絕緣圖案235中之每一者可包括諸如氧化矽之氧化物。
根據例示性實施例，可不在接觸絕緣圖案235之一些儲存節點接點234之側壁上形成側壁隔片232，而可在其他儲存節點接點234之側壁上形成側壁隔片232。亦即，側壁隔片232可提供於與位元線結構224接觸之儲存節點接點234之側壁上。
在一些例示性實施例中，可在不分割初步儲存節點接點233之情況下獲得儲存節點接點234。即，可在相應第二雜質區214a上直接形成儲存節點接點234。
圖19B及圖20B為說明根據本發明之其他例示性實施例之用於形成儲存節點接點之製程的橫截面圖。參看圖19B，在儲存節點接點234之形成中，用於形成第二接觸孔230之光阻圖案228a可沿著該第一方向覆蓋基板200之第一雜質區214a及鄰近作用區之間的隔離區。
參看圖20B，使用光阻圖案228a作為蝕刻遮罩，可順序蝕刻絕緣中間層226及蝕刻終止層218以形成曝露第二雜質區214b之第二接觸孔230。可在第二接觸孔230之側壁上形成側壁隔片232，且可形成一導電材料以填補第二接觸孔230。在平坦化該導電材料之後，可分別在第二雜質區214b上直接形成儲存節點接點234。在此，側壁隔片232可定位於儲存節點接點234之側壁上。
可形成電容器240以與儲存節點接點234接觸，如圖14中所說明。電容器240中之每一者可具有圓柱形結構或堆疊結構。
圖22為說明根據第二實施例之DRAM裝置的橫截面圖。除了位元線中之金屬矽化物之外，圖22中所說明之DRAM裝置可具有與參看圖14所描述之DRAM裝置之構造實質上相同或實質上類似的構造。
參看圖22，該DRAM裝置包括具有包括金屬矽化物S之至少一部分之位元線結構224。位元線結構224包括位元線224b及位元線接點224a。
金屬矽化物(S)可安置於位元線結構224中之位元線224b之側向部分中。位元線224b之其他部分及位元線接點224a可仍為多晶矽。
除了用於形成金屬矽化物(S)之製程之外，圖22中所說明之DRAM裝置可經由與參看圖15至圖20所描述之彼等製程實質上相同或實質上類似的製程製造。在金屬矽化物(S)之形成中，矽化反應可藉由調整矽化製程之製程條件而在圖18中之初步導電層圖案之側向部分處發生，藉此獲得具有圖22中所說明之構造的DRAM裝置。
圖23為說明根據第三實施例之DRAM裝置的橫截面圖。除了包括金屬矽化物的位元線之外，圖23中所說明之DRAM裝置可具有與參看圖14所描述之DRAM裝置之構造實質上相同或實質上類似的構造。
參看圖23，該DRAM裝置包括一包括金屬矽化物(S)之位元線結構224。位元線結構224具有位元線224b及位元線接點224a。位元線224b及位元線接點224a中之每一者包括金屬矽化物(S)。或者，位元線224b可包括金屬矽化物(S)，而位元線接點224a具有包括金屬矽化物(S)之上部部分。
在製造圖23中所說明之DRAM裝置時，可藉由調整矽化製程之製程條件來對圖18中之初步導電層圖案之整個部分執行矽化製程，使得可提供具有圖23中所說明之構造的DRAM裝置。
圖24為說明根據第四實施例之DRAM裝置的橫截面圖。圖24中所說明之DRAM裝置包括具有與圖1中之佈線結構之構造實質上相同或實質上類似的構造之佈線結構。
參看圖24，作用區及隔離區界定於基板200上。隔離溝槽形成於基板200之隔離區中，且隔離溝槽用隔離層圖案204來填充。
閘極結構形成於作用區及隔離區上。該等閘極結構中之每一者可具有在一第一方向上延伸之線形。該等閘極結構提供於基板200上，使得該等閘極結構具有高於基板200之頂面的頂面。該等閘極結構中之每一者包括閘極氧化物層250、導電層圖案252及第一硬式遮罩圖案254。隔片256提供於每一閘極結構之側壁上。
在一些例示性實施例中，該等閘極結構可具有填充形成於基板200中之凹陷部之下部部分。亦即，該等閘極結構中之每一者可具有凹陷之閘極形狀。
第一雜質區214a及第二雜質區214b形成於基板200之鄰近於閘極結構的部分處。
下部絕緣中間層258形成於基板200上以覆蓋該等閘極結構。下部絕緣中間層258可具有與第一硬式遮罩圖案254之頂面實質上相同或實質上類似的頂面。即，下部絕緣中間層258之頂面與第一硬式遮罩圖案254之頂面可位於實質上相同之平面上。或者，下部絕緣中間層258之頂面可高於第一硬式遮罩圖案254之頂面。
第一接觸焊墊260a及第二接觸焊墊260b穿過下部絕緣中間層258而形成。第一接觸焊墊260a及第二接觸焊墊260b可分別與第一雜質區214a及第二雜質區214b電連接。
蝕刻終止層218形成於下部絕緣中間層258、第一接觸焊墊260a及第二接觸焊墊260b上。位元線接點224a穿過蝕刻終止層218而形成。位元線接點224a可與第一接觸焊墊260a電接觸。位元線224b形成於蝕刻終止層218及位元線接點224a上。位元線224b及位元線接點224a可整合形成。位元線224a可具有包括金屬矽化物之至少一部分。具有位元線224b及位元線接點224a之位元線結構224可具有與參看圖1所描述之第一佈線之構造實質上相同或實質上類似的構造。第二硬式遮罩圖案222安置於位元線結構224上。
絕緣中間層226安置於鄰近位元線結構224之間。儲存節點接點234穿過絕緣中間層226及蝕刻終止層218而形成。儲存節點接點234可與第二接觸焊墊260b之至少一部分電接觸。包括絕緣材料之側壁隔片232提供於儲存節點接點234之側壁上。
電容器240形成於儲存節點接點234及絕緣中間層226上。電容器240可具有圓柱形結構或堆疊結構。
圖25至圖27為說明製造圖24中之DRAM裝置之方法的橫截面圖。
參看圖25，藉由隔離製程在基板上形成隔離層圖案204以界定基板200之作用區及隔離區。基板200可包括一半導體材料，例如單晶矽。
在基板200之作用區中形成閘極氧化物層250。在閘極氧化物層250上形成閘極電極之導電層。在該導電層上形成一第一硬式遮罩層。可使用例如氮化矽之氮化物形成該第一硬式遮罩層。
藉由光微影製程蝕刻該第一硬式遮罩層以在該導電層上形成第一硬式遮罩圖案254。第一硬式遮罩圖案254可具有跨越作用區延伸之線形。在例示性實施例中，可在一個作用區中提供兩個第一硬式遮罩圖案254。
可使用第一硬式遮罩圖案254作為蝕刻遮罩來蝕刻該導電層，使得在閘極氧化物層250上形成導電層圖案252。導電層252可充當字線中之閘極電極。當導電層圖案252形成時，在作用區中形成一閘極結構。該閘極結構包括閘極氧化物層250、導電層圖案252及第一硬式遮罩圖案254。
在基板200上形成一隔片形成層以覆蓋導電層圖案252及第一硬式遮罩圖案254。該隔片形成層可沿著該閘極結構之輪廓以保形方式形成。各向異性地蝕刻該隔片形成層以在該閘極結構之一側壁上形成隔片256。
將雜質植入至基板200之鄰近於該閘極結構的部分中，以使得在基板200之該等部分處形成第一雜質區214a及第二雜質區214b。
在基板200上形成下部絕緣中間層258以填補鄰近閘極結構之間的間隙。可藉由在形成覆蓋閘極結構之氧化物層之後部分地移除該氧化物層，直至第一硬式遮罩圖案254曝露為止來獲得下部絕緣中間層258。
藉由光微影製程部分地蝕刻下部絕緣中間層258以形成分別曝露第一雜質區214a及第二雜質區214b之接觸孔。用一導電材料填充該等接觸孔，且接著部分地移除該導電材料，直至下部絕緣中間層258曝露為止。因此，在該等接觸孔中形成接觸焊墊260a及260b。接觸焊墊260a及260b與第一雜質區214a及第二雜質區214b接觸。
在例示性實施例中，在第一雜質區214a上定位填充一接觸孔之第一接觸焊墊260a。亦即，第一接觸焊墊260a可經由下部絕緣中間層258與第一雜質區214a接觸。類似地，填充另一接觸孔之第二接觸焊墊260b可經由下部絕緣中間層258與第二雜質區214b接觸。
參看圖26，在下部絕緣中間層258、第一接觸焊墊260a及第二接觸焊墊260b上形成蝕刻終止層218。藉由光微影製程部分地蝕刻該蝕刻終止層218以穿過蝕刻終止層218形成第一接觸孔。該第一接觸孔可曝露第一接觸焊墊260a。
在蝕刻終止層218上形成一多晶矽層以填補該第一接觸孔。在該多晶矽層上形成用於位元線之第二硬式遮罩圖案222。
使用第二硬式遮罩圖案222作為蝕刻遮罩，蝕刻該多晶矽層以形成一初步導電圖案。在該初步導電圖案、蝕刻終止層218及第二硬式遮罩圖案222上形成一金屬層。對該金屬層及該初步導電圖案進行矽化製程，使得在該初步導電圖案處形成金屬矽化物。在此，可矽化該初步導電圖案之至少一部分。因此，在基板200上形成具有位元線接點224a及位元線224b之位元線結構。
在例示性實施例中，用於形成該初步導電圖案及該位元線結構之製程可與參看圖18所描述之彼等製程實質上相同或實質上類似。
參看圖27，在蝕刻終止層218上形成絕緣中間層226以填補鄰近位元線之間的間隙。部分地蝕刻絕緣中間層226，且接著亦部分地蝕刻該蝕刻終止層218以穿過絕緣中間層226及蝕刻終止層218形成一第二接觸孔。該第二接觸孔可曝露第二接觸焊墊260b之至少一部分。亦即，可藉由該第二接觸孔部分地或完全地曝露第二接觸焊墊260b。用於形成絕緣中間層226及該第二接觸孔之製程可與參看圖19至圖21所描述之彼等製程實質上相同或實質上類似。
在該第二接觸孔之側壁上形成側壁隔片232。接著，在該第二接觸孔中形成一導電材料以形成填充該第二接觸孔之儲存節點接點234。如圖24中所說明，形成電容器240以與儲存節點接點234電連接。
圖28為說明根據第五實施例之DRAM裝置的橫截面圖。圖28中之DRAM裝置包括具有與參看圖14所描述之DRAM裝置之單位單元之構造實質上相同或實質上類似的構造之單位單元。該DRAM裝置包括周邊電路區域中之平面電晶體。
參看圖28，該DRAM裝置包括單元區域中之單位單元，其與參看圖14所描述之DRAM裝置之彼等單位單元實質上相同或實質上類似。因此，可省略對單元區域中之單位單元之詳細描述，且將描述形成於周邊電路區域中之元件。
隔離層圖案204形成於基板200之周邊電路區域中以界定作用區及隔離區。一第二閘極結構提供於基板200之周邊電路區域上。該第二閘極結構包括閘極絕緣層302、第二閘極電極304及第三硬式遮罩圖案306。在此，第二閘極電極304包括多晶矽圖案304a及金屬矽化物304b。此外，第三雜質區310a及第四雜質區310b形成於基板200之鄰近於該第二閘極結構的部分處。第三雜質區310a及第四雜質區310b可充當源極區/汲極區。
在例示性實施例中，除了閘極絕緣層302形成於基板200上之外，周邊電路區域中之該第二閘極結構可具有與單元區域中由位元線接點224a、位元線224b及第二硬式遮罩圖案222構成之構造實質上相同或實質上類似的構造。舉例而言，第二閘極電極304包括位元線接點224a中所含有之一材料及位元線224b中所包括之另一材料。因此，第二閘極電極304可具有包括金屬矽化物之至少一部分，藉此確保第二閘極電極302之低電阻。第三硬式遮罩圖案306可包括與定位於位元線224b上之第二硬式遮罩圖案222中之材料實質上相同的材料。舉例而言，第三硬式遮罩圖案306可包括諸如氮化矽之氮化物。第二硬式遮罩圖案222之頂面與第三硬式遮罩圖案306之頂面可位於相同平面上。
絕緣中間層226經形成以填補鄰近第二閘極結構之間的間隙。絕緣中間層226可包括與單元區域中之絕緣中間層之材料實質上相同的材料。
第二接觸插塞312穿過絕緣中間層226而形成。第二接觸插塞312可分別電接觸第三雜質區310a及第四雜質區310b。絕緣圖案235形成於鄰近第二接觸插塞312之間。上部絕緣中間層314提供於第二接觸插塞312及絕緣中間層226上。
圖29至圖34為說明製造圖28中之DRAM裝置之方法的橫截面圖。
參看圖29，在具有單元區域及周邊電路區域之基板200上形成隔離層圖案204。隔離層圖案204可藉由淺溝槽隔離製程形成。
經由與參看圖15及圖16所描述之彼等製程實質上相同或實質上類似的製程在單元區域中形成一包括內埋於基板200中之閘極之選擇電晶體。
在具有該選擇電晶體之基板200上形成蝕刻終止層218。部分地蝕刻該蝕刻終止層218以穿過蝕刻終止層218形成第一開口219a。可藉由光微影製程形成第一開口219a。在例示性實施例中，可在基板200之單元區域中提供一曝露第一雜質區214a之接觸孔，且可在基板200之周邊電路區域中形成一開口。該開口可曝露基板200之形成有一閘極電極的一部分。
熱氧化第一開口219a之底部以在第一開口219a之底部上形成閘極絕緣層302。在閘極絕緣層302上形成初步多晶矽層303以保護閘極絕緣層302。初步多晶矽層303可具有約50至約200之厚度。
參看圖30，在初步多晶矽層303上形成一光阻圖案。該光阻圖案可選擇性地曝露基板200之單元區域。使用該光阻圖案作為蝕刻遮罩來移除單元區域中的初步多晶矽層303及閘極絕緣層302之部分。因此，單元區域中的基板200之一部分經由該接觸孔曝露。
在單元區域及周邊電路區域中之蝕刻終止層218上形成上部多晶矽層219以填補第一開口219a。在下文中，將剩餘之初步多晶矽層303及上部多晶矽層219稱為多晶矽層220。
多晶矽層220之一部分可與單元區域中的基板200之曝露部分接觸。在周邊電路區域中，多晶矽層220之一部分可定位於該開口中之初步多晶矽層303上。因此，多晶矽層220不接觸周邊電路區域中之基板200，而多晶矽層220與周邊電路區域中之閘極絕緣層302接觸。
在單元區域及周邊電路區域中之多晶矽層220上形成硬式遮罩圖案222及306。單元區域中之硬式遮罩圖案222可充當用於形成位元線之蝕刻遮罩，且周邊電路區域中之硬式遮罩圖案306可起用於形成電晶體之閘極的蝕刻遮罩之作用。
參看圖31，使用硬式遮罩圖案222及306作為蝕刻遮罩來蝕刻多晶矽層220，使得在第一開口219a中形成初步導電圖案220a。初步導電圖案220a中之每一者可自蝕刻終止層218突出。
單元區域中之初步導電圖案220a可具有包括接點及線型圖案之結構。此外，周邊電路區域中之初步導電圖案220a可具有線形或分離形狀。
在蝕刻終止層218、初步導電圖案220a以及硬式遮罩圖案222及306上形成金屬層308。當對金屬層308執行矽化製程時，可使用具有實質上小於金屬氮化物之電阻的電阻之材料形成金屬層308。舉例而言，金屬層308可包括鈷、鈦、鉭、鎳、鉑或其類似者。金屬層308可與初步導電圖案220a之側面部分直接接觸。
參看圖32，熱處理金屬層308，使得在初步導電圖案220a之部分處形成金屬矽化物。因此，在基板200之單元區域中形成包括金屬矽化物之位元線結構224。位元線結構224包括位元線接點224a及位元線224b。另外，在周邊電路區域中形成包括金屬矽化物之第二閘極電極304。第二閘極電極304包括多晶矽圖案304a及金屬矽化物304b。位元線結構224及第二閘極電極304中的金屬矽化物之厚度可藉由調整矽化製程之製程條件來改變。此外，位元線結構224及第二閘極電極304可根據金屬矽化物之厚度之變化來確保所要低電阻。接著，移除金屬層308之未反應部分。
根據例示性實施例，可藉由一矽化製程來獲得包括金屬矽化物之位元線結構224及用於周邊電路的包括金屬矽化物之第二閘極電極304。因此，可經由簡化製程來製造DRAM裝置。
參看圖33，選擇性地移除蝕刻終止層218之在周邊電路區域中的部分，使得蝕刻終止層218僅餘留在單元區域中。
將雜質摻雜至周邊電路區域中之基板200之鄰近於第二閘極電極304的部分中以形成第三雜質區310a及第四雜質區310b。第三雜質區310a及第四雜質區310b可充當用於周邊電路的電晶體中之源極區/汲極區。
在一些例示性實施例中，在形成第三雜質區310a及第四雜質區310b之前或在形成第三雜質區310a及第四雜質區310b之後，可在第二閘極電極304之側壁上形成一額外隔片。或者，在形成第三雜質區310a及第四雜質區310b時，可在第二閘極電極304之側壁上提供該額外隔片。
參看圖34，形成絕緣中間層226以完全覆蓋硬式遮罩圖案222及306。接著，部分地移除絕緣中間層226，直至硬式遮罩圖案222及306曝露為止。
穿過絕緣中間層226之處於單元區域中的一部分形成儲存節點接點234。用於形成儲存節點接點234之製程可與參看圖19至圖21所描述之彼等製程實質上相同或實質上類似。
藉由部分地蝕刻周邊電路區域中之絕緣中間層226來形成接觸孔，且接著用一導電材料填充該等接觸孔。因此，在周邊電路區域中形成第三接觸插塞312。第三接觸插塞312可與第三雜質區310a及第四雜質區310b電接觸。
如圖28中所說明，形成上部絕緣中間層314以覆蓋周邊電路區域。另外，在單元區域中形成接觸儲存節點接點234之電容器240。電容器240可具有圓柱形結構或堆疊結構。
圖35為說明根據第六實施例之DRAM裝置的橫截面圖。圖35中之DRAM裝置包括具有與參看圖14所描述之DRAM裝置之單位單元之構造實質上相同或實質上類似的構造之單位單元。該DRAM裝置包括周邊電路區域中之平面電晶體。
參看圖35，該DRAM裝置包括單元區域中之單位單元，其與參看圖14所描述之DRAM裝置之彼等單位單元實質上相同或實質上類似。因此，可省略對單元區域中之單位單元之詳細描述，且將描述形成於周邊電路區域中之元件。
隔離層圖案204形成於基板200之周邊電路區域中以界定作用區及隔離區。一第二閘極結構提供於基板200之周邊電路區域上。該第二閘極結構包括閘極絕緣層330及第二閘極電極339。然而，該第二閘極結構不包括任何硬式遮罩圖案。第三雜質區336a及第四雜質區336b形成於基板200之鄰近於該第二閘極結構的部分處。第三雜質區336a及第四雜質區336b可充當源極區/汲極區。側壁隔片334提供於該第二閘極結構之側壁上。
在例示性實施例中，周邊電路區域中之該第二閘極結構可具有包括多晶矽圖案332及金屬矽化物338之堆疊結構。額外金屬矽化物342a及342b形成於鄰近於隔片334之第三雜質區336a及第四雜質區336b上。金屬矽化物338、342a及342b可包括與單元區域中之位元線結構中之金屬矽化物實質上相同或實質上類似的材料。
絕緣中間層226經形成以填補周邊電路區域中之鄰近第二閘極結構之間的間隙。絕緣中間層226可包括與單元區域中之絕緣中間層之材料實質上相同的材料。
第三接觸插塞346穿過絕緣中間層226而形成。第三接觸插塞346可分別電接觸第三雜質區336a及第四雜質區336b。上部絕緣中間層348安置於第三接觸插塞346及絕緣中間層226上。
圖36至圖39為說明製造圖35中之DRAM裝置之方法的橫截面圖。參看圖36，在包括單元區域及周邊電路區域之基板200上形成隔離層圖案204。隔離層圖案204可藉由隔離製程(例如，淺溝槽隔離製程)形成。
經由與參看圖15及圖16所描述之彼等製程實質上相同或實質上類似的製程在單元區域中形成一包括內埋於基板200中之閘極之選擇電晶體。在基板200之周邊電路區域中形成一初步閘極結構。該初步閘極結構包括閘極絕緣層330及多晶矽層圖案332。
在該初步閘極結構之側壁上形成隔片334。接著，將雜質摻雜至基板200之鄰近於該初步閘極結構的部分中以在基板200之處於周邊電路區域中的部分處形成第三雜質區336a及第四雜質區336b。因此，一初步電晶體提供於周邊電路區域中。該初步電晶體包括該初步閘極結構、隔片334、第三雜質區336a及第四雜質區336b。
在具有單元區域及周邊電路區域之基板200上形成蝕刻終止層218。蝕刻終止層218之處於單元區域中的一部分可覆蓋具有內埋式閘極之選擇電晶體。蝕刻終止層218之處於周邊電路區域中的另一部分可覆蓋該初步電晶體。
參看圖37，部分地蝕刻單元區域中之蝕刻終止層218以穿過蝕刻終止層218形成接觸孔219。接觸孔219可藉由光微影製程形成。接觸孔219曝露單元區域中之第一雜質區214a。
在蝕刻終止層218上形成一多晶矽層以填補單元區域中之接觸孔219。在該多晶矽層之定位於單元區域中的一部分上形成硬式遮罩圖案222。然而，無硬式遮罩圖案提供於該多晶矽層之處於周邊電路區域中的另一部分上。單元區域中之硬式遮罩圖案可充當用於形成位元線之蝕刻遮罩。
使用硬式遮罩圖案作為蝕刻遮罩，蝕刻該多晶矽層以在單元區域中形成初步導電圖案220a。初步導電圖案220a填充接觸孔219。初步導電圖案220a可自蝕刻終止層218突出。在此，自蝕刻終止層218完全移除周邊電路中之該多晶矽層。
蝕刻終止層218之處於周邊電路區域中的一部分係藉由光微影製程完全移除。因此，該初步閘極結構在周邊電路區域中曝露。此外，在移除周邊電路區域中之蝕刻終止層218之後，基板200之靠近該初步閘極結構的部分亦曝露。
參看圖38，在具有單元區域及周邊電路區域之基板200上形成金屬層340。金屬層340可沿著單元區域及周邊電路區域中之所得結構之輪廓以保形方式形成。舉例而言，金屬層340可沿著單元區域中的蝕刻終止層218、初步導電圖案220a及硬式遮罩圖案222之輪廓均勻地形成。在周邊電路區域中，金屬層340可沿著該初步閘極結構之輪廓以保形方式形成。在對金屬層340執行矽化製程之後，可使用具有實質上小於金屬氮化物之電阻的電阻之材料形成金屬層340。
參看圖39，熱處理金屬層340以在單元區域中的初步導電圖案220a之一部分處形成金屬矽化物。同時，金屬矽化物亦在周邊電路區域中形成於多晶矽圖案332、第三雜質區336a及第四雜質區336b之部分處。因此，在基板200之單元區域中形成包括金屬矽化物之位元線結構。該位元線結構包括位元線接點224a及位元線224b。另外，在周邊電路區域中形成包括金屬矽化物338之第二閘極電極339，且分別在第三雜質區336a及第四雜質區336b中形成金屬矽化物342a及342b。該位元線結構及第二閘極電極339中之金屬矽化物之厚度以及第三雜質區336a及第四雜質區336b上之金屬矽化物之厚度可藉由調整矽化製程之製程條件來改變。因此，該位元線結構及第二閘極電極339可根據金屬矽化物之厚度之變化來確保所要低電阻。此外，充當用於周邊電路的電晶體中之源極區/汲極區之第三雜質區336a及第四雜質區336b可具有減小之電阻。接著，移除金屬層340之未反應部分。
根據例示性實施例，可藉由使用僅一個矽化製程而獲得包括金屬矽化物之位元線結構、包括金屬矽化物342a及342b之第三雜質區336a及第四雜質區336b及用於周邊電路的包括金屬矽化物之第二閘極電極339。
如圖33中所說明，形成絕緣中間層226以完全覆蓋單元區域中之位元線結構及周邊電路區域中之第二閘極電極339。部分地移除絕緣中間層226，直至單元區域中之硬式遮罩圖案222曝露為止。
穿過絕緣中間層226之處於單元區域中的一部分形成儲存節點接點234。用於形成儲存節點接點234之製程可與參看圖19至圖21所描述之彼等製程實質上相同或實質上類似。
藉由部分地蝕刻周邊電路區域中之絕緣中間層226來形成接觸孔，且接著用一導電材料填充該等接觸孔。因此，在周邊電路區域中形成第三接觸插塞346。第三接觸插塞346可與定位於第三雜質區336a及第四雜質區336b上之金屬矽化物342a及342b電接觸。在形成上部絕緣中間層348以覆蓋周邊電路區域之後，在單元區域中形成接觸儲存節點接點234之電容器240。
圖40為說明根據第七實施例之佈線結構的透視圖。在圖41中，左邊部分說明沿著圖40中之線I-I'截取的佈線結構，且右邊部分說明沿著圖40中之線II-II'截取的佈線結構。圖40及圖41中所說明之佈線結構可不包括第一佈線上之硬式遮罩圖案，其不同於參看圖1及圖2A所描述之佈線之硬式遮罩圖案。
參看圖40及圖41，蝕刻終止層102及下部絕緣中間層142安置於基板100上。第一接觸孔143穿過蝕刻終止層102而形成，且與第一接觸孔143連通之溝槽146形成於下部絕緣中間層142上。溝槽146可具有在下部絕緣中間層142上延伸之線形。
第一接觸插塞150a形成於第一接觸孔143中。導電線150b安置於下部絕緣中間層142上之溝槽146中。第一接觸插塞150a及導電線150b可整合形成。導電線150b可具有高於下部絕緣中間層142之頂面的頂面。或者，導電線150b之頂面與下部絕緣中間層142之頂面可位於實質上相同之平面上。第一佈線150包括第一接觸插塞150a及導電線150b。第一佈線150可具有包括金屬矽化物S之至少一部分。然而，無遮罩圖案提供於導電線150b上。
在例示性實施例中，金屬矽化物(S)可包括矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化鉑或其類似者。此等金屬矽化物可單獨或混合使用。
絕緣中間層152經形成以覆蓋包括導電線150b之第一佈線150及下部絕緣中間層142。絕緣中間層152可具有高於導電線150b之頂面的頂面，使得絕緣中間層152可覆蓋導電線150b。
第二接觸插塞160穿過絕緣中間層152、下部絕緣中間層142及蝕刻終止層102而形成。側壁隔片158可提供於第二接觸插塞160之側壁上。側壁隔片158可包括諸如氧化矽之氧化物或如氮化矽之氮化物。
圖42至圖46為說明形成圖41中之佈線結構之方法的橫截面圖。在圖42至圖46中，左邊部分說明沿著圖40中之線I-I'截取的佈線結構，且右邊部分說明沿著圖40中之線II-II'截取的佈線結構。
參看圖42，蝕刻終止層102及下部絕緣中間層142安置於基板100上。部分地蝕刻下部絕緣中間層142及蝕刻終止層102以形成曝露基板100之一部分的第一接觸孔143。第一接觸孔143可藉由光微影製程形成。
在第一接觸孔143中形成一犧牲層。該犧牲層可使用含碳之聚合物形成。該犧牲層可藉由灰化製程及/或剝離製程容易地移除。
部分地移除該犧牲層，直至下部絕緣中間層142曝露為止，使得一犧牲層圖案144形成於第一接觸孔143中。犧牲層圖案144可藉由CMP製程獲得。
參看圖43，在下部絕緣中間層142及犧牲層圖案144上形成一光阻圖案。該光阻圖案可具有線形。在該光阻圖案下方的犧牲層圖案144可曝露。
使用該光阻圖案作為蝕刻遮罩，部分地蝕刻下部絕緣中間層142以在下部絕緣中間層142上形成溝槽146。接著，自下部絕緣中間層142移除該光阻圖案。在此，可同時移除犧牲層圖案144。因此，第一接觸孔143穿過蝕刻終止層102而形成，且溝槽146亦提供於下部絕緣中間層142上。溝槽146可與第一接觸孔143連通。
參看圖44，在下部絕緣中間層142上形成一多晶矽層以填補第一接觸孔143及溝槽146。部分地移除該多晶矽層，直至下部絕緣中間層142曝露為止。該多晶矽層可藉由CMP製程及/或回蝕製程移除。因此，在第一接觸孔143及溝槽146中形成初步導電圖案148。初步導電圖案148包括初步接觸插塞及初步線型圖案。該初步接觸插塞可填補第一接觸孔143，且該初步線型圖案可位於該初步接觸插塞上。該初步線型圖案可與該初步接觸插塞整合形成。
部分地移除下部絕緣中間層142至一預定深度，以使得初步導電圖案148自下部絕緣中間層142突出。下部絕緣中間層142可藉由回蝕製程或濕式蝕刻製程部分地移除。或者，可完全移除下部絕緣中間層142，使得蝕刻終止層102可曝露，或下部絕緣中間層142不能被另外蝕刻。
參看圖45，在初步導電圖案148及下部絕緣中間層142上形成一金屬層。對該金屬層執行矽化製程，使得根據該金屬層中之金屬與初步導電圖案148中之多晶矽之間的反應形成金屬矽化物(S)。亦即，可藉由熱處理該金屬層及初步導電圖案148而在該金屬層與初步導電圖案148之間形成金屬矽化物(S)。因此，在基板100上形成包括金屬矽化物(S)之第一佈線150。第一佈線150包括第一接觸插塞150a及導電線150b。第一接觸插塞150a可填補第一接觸孔143，且導電線150b可與第一接觸插塞150a整合形成。
在例示性實施例中，可藉由使該金屬層與初步導電圖案148之上部部分及側面部分反應來獲得金屬矽化物(S)。金屬矽化物(S)可具有藉由控制矽化製程之製程條件改變之厚度。用於形成金屬矽化物(S)之製程可與參看圖7所描述之彼等製程實質上相同或實質上類似。
參看圖46，形成絕緣中間層152以覆蓋第一佈線150及下部絕緣中間層142。絕緣中間層152可填補鄰近第一佈線150之間的間隙。絕緣中間層152可具有高於第一佈線150之頂面的頂面。在一些例示性實施例中，可藉由平坦化製程來平坦化絕緣中間層152，使得絕緣中間層152可具有齊平之頂面。
在絕緣中間層152上形成光阻圖案154。光阻圖案154可曝露絕緣中間層152之形成有第二接觸插塞的一部分。光阻圖案154可不具有線形。
使用光阻圖案154作為蝕刻遮罩來蝕刻由光阻圖案154曝露的絕緣中間層152之該部分。接著，部分地蝕刻下部絕緣中間層102及蝕刻終止層142以穿過絕緣中間層152、下部絕緣中間層142及蝕刻終止層102形成第二接觸孔156。可藉由灰化製程及/或剝離製程自絕緣中間層152移除光阻圖案154。
如圖41中所說明，藉由在第二接觸孔156之側壁上沈積一絕緣材料而在第二接觸孔156之側壁上形成隔壁隔片158。
在用一導電材料填充第二接觸孔156之後，移除該導電材料，直至絕緣中間層152曝露為止。因此，在第二接觸孔156中形成第二接觸插塞160。
根據例示性實施例，可藉由簡化製程形成半導體裝置中之佈線結構，同時確保佈線結構之低電阻。該佈線結構可包括具有一第一接觸插塞及一藉由一沈積製程與該第一接觸插塞整合形成之導電線的第一佈線，使得該第一接觸插塞與該導電線之間的接觸電阻可顯著減小。此外，該佈線結構可包括具有低電阻之金屬矽化物，以使得即使該佈線結構具有減小之高度，該佈線結構仍可確保一所要低電阻。
圖47為說明包括圖40及圖41中之佈線結構之DRAM裝置的橫截面圖。參看圖47，作用區及隔離區界定於基板200上。一內埋型電晶體形成於基板200上。用於形成內埋型電晶體之製程可與參看圖15及圖16所描述之彼等製程實質上相同或實質上類似。
蝕刻終止層270安置於基板200、隔離層圖案204及該內埋型電晶體上。下部絕緣中間層271提供於蝕刻終止層270上。一第一接觸孔穿過蝕刻終止層270而形成以曝露作用區中之第一雜質區214a。
位元線接點272a形成於該第一接觸孔中，且位元線272b安置於位元線接點272a上。位元線272b可與位元線接點272a整合形成。位元線272b可包括含有金屬矽化物S之至少一部分。舉例而言，金屬矽化物(S)可包括矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化鉑或其類似者。此等金屬矽化物可單獨或混合使用。然而，任何硬式遮罩圖案未提供於位元線272b上。
在例示性實施例中，包括位元線接點272a及位元線272b之位元線結構272可具有與參看圖41所描述之佈線結構之構造實質上相同或實質上類似的構造。
絕緣中間層274經形成以填補位元線結構272之間的間隙。絕緣中間層274可覆蓋位元線結構272。儲存節點接點278穿過絕緣中間層274、下部絕緣中間層271及蝕刻終止層270而形成。儲存節點接點278可與基板200之一部分電接觸。包括一絕緣材料之側壁隔片276安置於儲存節點接點278之側壁上。
電容器280位於儲存節點接點278上。電容器280可具有圓柱形結構以用於改良其儲存容量。或者，電容器280可具有其他結構，例如，堆疊結構。
在製造圖47中之DRAM裝置之方法中，該內埋型電晶體可經由與參看圖15及圖16所描述之彼等製程實質上相同或實質上類似的製程而形成於基板200上。位元線結構272及儲存節點接點278可經由與參看圖42及圖46所描述之彼等製程實質上相同或實質上類似的製程形成。
舉例而言，位元線結構272可藉由與用於形成佈線結構之彼等製程實質上相同或實質上類似的製程獲得。位元線結構272可電連接至該內埋型電晶體之第一雜質區214a。此外，儲存節點接點278可經由與用於形成第二接觸插塞之彼等製程實質上相同或實質上類似的製程獲得。
儲存節點接點278可與該內埋型電晶體之第二雜質區214b電連接。在電容器280形成於儲存節點接點278上之後，圖47中所說明之DRAM裝置提供於基板200上。
圖48為說明根據第八實施例之DRAM裝置的橫截面圖。圖48中所說明之DRAM裝置包括具有與參看圖41所描述之佈線結構之構造實質上相同或實質上類似的構造之佈線結構。
參看圖48，在作用區及隔離區界定於基板200上之後，一平面電晶體形成於基板200上。該平面電晶體可具有與參看圖24所說明之平面電晶體之構造實質上相同或實質上類似的構造。
第一下部絕緣中間層258安置於基板200上以覆蓋隔離層圖案204及該平面電晶體。第一接觸焊墊260a及第二接觸焊墊260b穿過第一下部絕緣中間層258而形成。第一接觸焊墊260a及第二接觸焊墊260b可分別與第一雜質區214a及第二雜質區214b接觸。
蝕刻終止層270及第二下部絕緣中間層271形成於第一下部絕緣中間層258、第一接觸焊墊260a及第二接觸焊墊260b上。一第一接觸孔穿過蝕刻終止層270而形成，且一溝槽形成於第二下部絕緣中間層271上。該第一接觸孔可曝露第一接觸焊墊260a。該溝槽可具有線形且可與該第一接觸孔連通。
位元線接點272a安置於該第一接觸孔中，且填充該溝槽之位元線272b位於位元線接點272a上。位元線接點272a可與位元線272b整合形成。位元線接點272a與第一接觸焊墊260a接觸。位元線272b可自第二下部絕緣中間層271突出。或者，位元線272b可具有定位成與該溝槽之頂面之位置實質上相同或實質上類似的頂面。
位元線272b可具有包括金屬矽化物之至少一部分。金屬矽化物之實例可包括矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化鉑或其類似者。此等金屬矽化物可單獨或混合使用。位元線272b上不存在硬式遮罩圖案。
在例示性實施例中，包括位元線接點272a及位元線272b之位元線結構272可具有與參看圖41所描述之佈線結構之構造實質上相同或實質上類似的構造。
絕緣中間層274經形成以在填充位元線272之間的間隙時覆蓋位元線272。儲存節點接點278穿過絕緣中間層274、第二下部絕緣中間層271及蝕刻終止層270而形成。儲存節點接點278可與第二接觸焊墊260b電接觸。
電容器280位於儲存節點接點278上。電容器280可具有圓柱形結構以用於改良其儲存容量。或者，電容器280可具有另一結構，諸如，堆疊結構。
在製造圖48中所說明之DRAM裝置之方法中，該平面電晶體、第一接觸焊墊260a及第二接觸焊墊260b可經由與參看圖25所描述之彼等製程實質上相同或實質上類似的製程而形成於基板200上。
位元線結構272及儲存節點接點278可經由與參看圖42及圖46所描述之彼等製程實質上相同或實質上類似的製程形成。舉例而言，位元線結構272可藉由與用於形成第一佈線之彼等製程實質上相同或實質上類似的製程獲得。位元線結構272可電連接至第一接觸焊墊260a。此外，儲存節點接點278可經由與用於形成第二接觸插塞160之彼等製程實質上相同或實質上類似的製程獲得。儲存節點接點278可與第二接觸焊墊260b電連接。
在電容器280形成於儲存節點接點278上之後，圖47中所說明之DRAM裝置提供於基板200上。根據例示性實施例，該佈線結構可說明性地用於DRAM裝置中。然而，本發明概念之佈線結構亦可用作各種半導體裝置中之具有接觸插塞及導電圖案之各種佈線。
圖49為說明根據第九實施例之DRAM裝置的橫截面圖。圖49中之DRAM裝置可包括單元區域中之單位單元，其與參看圖47所描述之DRAM裝置之單位單元實質上相同或實質上類似。圖49中所說明之DRAM裝置進一步包括周邊電路區域中之平面電晶體。
參看圖49，該DRAM裝置包括單元區域中之單位單元，其與參看圖47所描述之DRAM裝置之單位單元實質上相同或實質上類似。因此，可省略對單元區域中之單位單元之詳細描述，且將描述形成於周邊電路區域中之元件。
隔離層圖案204形成於基板200之周邊電路區域中以界定作用區及隔離區。一第二閘極結構提供於基板200之周邊電路區域上。該第二閘極結構包括閘極絕緣層250、第二閘極電極252及硬式遮罩圖案254。側壁隔片356提供於該第二閘極結構之側壁上。此外，第三雜質區358a及第四雜質區358b形成於基板200之鄰近於第二閘極結構的部分處。第三雜質區358a及第四雜質區358b可充當源極區/汲極區。
蝕刻終止層270沿著第二閘極結構及隔片356之輪廓形成於周邊電路區域中之基板200上。周邊電路區域中之蝕刻終止層270可包括與單元區域中之蝕刻終止層270之材料實質上相同的材料。
下部絕緣中間層271形成於周邊電路區域中之蝕刻終止層270(其實質上類似於單元區域中之蝕刻終止層270)上。接觸焊墊372穿過下部絕緣中間層271及周邊電路區域中之蝕刻終止層270而形成。接觸焊墊372可分別電接觸第三雜質區358a及第四雜質區358b。接觸焊墊372中之每一者可自下部絕緣中間層271突出。或者，接觸焊墊372之頂面與下部絕緣中間層271之頂面可定位於相同平面上。
在例示性實施例中，周邊電路區域中之接觸焊墊372中之每一者可具有與單元區域中之位元線接點272a及位元線272b之構造實質上相同或實質上類似的構造。亦即，接觸焊墊372中之每一者可具有包括金屬矽化物370之至少一部分。舉例而言，接觸焊墊372可包括堆疊在基板200上之多晶矽圖案368及金屬矽化物370。由於接觸焊墊372包括金屬矽化物370，故每一接觸焊墊372可具有所要低電阻。
絕緣中間層274亦提供於周邊電路區域中之基板200上以覆蓋實質上類似於單元區域中之接觸焊墊的接觸焊墊372。上部絕緣中間層374提供於周邊電路區域中之絕緣中間層274上。
圖50至圖53為說明製造圖49中之DRAM裝置之方法的橫截面圖。參看圖50，在一具有一單元區域及一周邊電路區域之基板上形成隔離層圖案204。隔離層圖案204可藉由隔離製程(例如，淺溝槽隔離製程)形成。
可經由與參看圖15及圖16所描述之彼等製程實質上相同或實質上類似的製程形成具有內埋於基板200之單元區域中之閘極的選擇電晶體。
在於基板200上形成該選擇電晶體之後，在基板200之周邊電路區域中形成一閘極結構。該閘極結構包括順序堆疊在基板200上之閘極絕緣層350、多晶矽圖案352及硬式遮罩圖案354。
在於該閘極結構之側壁上形成隔片356之後，在基本200之鄰近於該等閘極結構的部分處形成第三雜質區358a及第四雜質區358b。可藉由將雜質摻雜至基板200之該等部分中來形成第三雜質區358a及第四雜質區358b。因此，在基板200之周邊電路區域中形成一周邊電路電晶體。該周邊電路電晶體包括該閘極結構、隔片356、第三雜質區358a及第四雜質區358b。
在具有單元區域及周邊電路區域之基板200上形成蝕刻終止層270。蝕刻終止層270之一部分可覆蓋單元區域中之選擇電晶體，且蝕刻終止層270之另一部分可覆蓋周邊電路區域中之周邊電路電晶體。
在蝕刻終止層270上形成下部絕緣中間層271。部分地移除下部絕緣中間層271，直至周邊電路中的蝕刻終止層270之一部分曝露為止。
參看圖51，部分地蝕刻下部絕緣中間層271及蝕刻終止層270以在單元區域中形成曝露第一雜質區214a之第一接觸孔360。第一接觸孔360可藉由光微影製程形成。在形成第一接觸孔360時，同時穿過周邊電路區域中之下部絕緣中間層271及蝕刻終止層270形成第二接觸孔362。第二接觸孔362可分別曝露第三雜質區358a及第四雜質區358b。此外，可在第一接觸孔360及第二接觸孔362之側壁上形成犧牲層圖案。
部分地蝕刻下部絕緣中間層271以形成與第一接觸孔360連通之溝槽364。溝槽364可延伸為線形。在於下部絕緣中間層271上形成溝槽364之後，可自第一接觸孔360及第二接觸孔362移除該等犧牲層圖案。
參看圖52，在下部絕緣中間層271上形成一多晶矽層以填補溝槽364、第一接觸孔360及第二接觸孔362。部分地移除該多晶矽層以在第一接觸孔360、溝槽364及第二接觸孔362中形成第一多晶矽層圖案366a、第二多晶矽層圖案366b及第三多晶矽層圖案366c。
部分地移除下部絕緣中間層271，直至第一多晶矽層圖案336a、第二多晶矽層圖案336b及第三多晶矽層圖案336c之上部側面部分曝露為止。可藉由濕式蝕刻製程部分地蝕刻下部絕緣中間層271。
參看圖53，在下部絕緣中間層271、蝕刻終止層270及第一多晶矽層圖案366a、第二多晶矽層圖案366b及第三多晶矽層圖案366c之曝露上部側面上上形成一金屬層。
熱處理該金屬層以在單元區域及周邊電路區域中在第一多晶矽層圖案366a、第二多晶矽層圖案366b及第三多晶矽層圖案366c之部分處形成金屬矽化物。即，第一多晶矽層圖案366a、第二多晶矽層圖案366b及第三多晶矽層圖案366c中之每一者可包括至少一矽化部分。因此，位元線結構272形成於單元區域中，且接觸焊墊372提供於周邊電路區域中。包括金屬矽化物(S)之位元線結構272具有位元線接點272a及位元線272b。接觸焊墊372亦包括金屬矽化物370。可自第一多晶矽層圖案366a、第二多晶矽層圖案366b及第三多晶矽層圖案366c移除該金屬層之未反應部分。藉由調整矽化製程之製程條件，位元線結構272及接觸焊墊372中之金屬矽化物(S)及金屬矽化物370可具有如上所述之適當厚度。
根據例示性實施例，可藉由一矽化製程形成包括金屬矽化物S之位元線結構272及包括金屬矽化物370之接觸焊墊372。接觸焊墊372可與該周邊電路電晶體之源極區/汲極區電連接。
如圖49中所說明，在下部絕緣中間層271上形成絕緣中間層274以覆蓋位元線結構272及接觸焊墊372。穿過絕緣中間層274形成接觸插塞278。接觸插塞278可電連接至單元區域中之第二雜質區214b。
形成上部絕緣中間層374以覆蓋基板200之周邊電路區域。形成電容器280以與基板200之單元區域中的儲存節點接點234接觸。電容器280可具有圓柱形結構或堆疊結構。
圖54為說明根據例示性實施例之包括DRAM裝置之記憶體系統的方塊圖。參看圖54，記憶體系統包括主機382、記憶體控制器384及DRAM裝置386。
記憶體控制器384可充當主機382與DRAM裝置386之間的介面。記憶體控制器384包括緩衝記憶體。記憶體控制器384可另外包括中央處理單元(CPU)、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、介面區塊及其類似者。
DRAM裝置386包括單元陣列、X解碼器、Y解碼器及時序暫存器。
在例示性實施例中，資料、位址信號及寫入命令可自主機382傳送至記憶體控制器384中。記憶體控制器384可根據輸入命令控制DRAM裝置386以用於將資料寫入至DRAM裝置386之單元陣列中。另外，記憶體控制器384可基於自主機382傳送之讀取命令控制DRAM裝置386以用於讀取儲存於單元陣列中之資料。
DRAM裝置386之單元陣列包括複數個記憶體單元。DRAM裝置386之X解碼器可與單元陣列中之字線電連接。DRAM裝置386之Y解碼器可與單元陣列中之位元線電連接。X解碼器可接收來自記憶體控制器384之X位址信號，且接著X解碼器可在解碼該等X位址信號之後選擇字線中之一者。Y解碼器可接收來自記憶體控制器384之Y位址信號，且接著Y解碼器可在解碼該等Y位址信號之後選擇位元線中之一者。
在例示性實施例中，DRAM裝置386可具有與上述DRAM裝置之構造實質上相同或實質上類似的構造。當DRAM裝置386具有確保高整合度及效能之此構造時，包括該DRAM裝置之記憶體系統亦可具有改良之整合度及增強之效能。
圖55為說明根據例示性實施例的包括DRAM晶片之圖形系統的方塊圖。圖56為說明圖55中之圖形晶片及DRAM晶片的方塊圖。
參看圖55，該圖形系統包括CPU 400、圖形晶片450、DRAM晶片500、顯示裝置550、記憶體控制器600及主記憶體650。CPU 400可將原始命令傳送至圖形晶片450。圖形晶片450可分析該等原始命令，且接著可產生對應於該等原始命令之命令及資料位元。圖形晶片450可另外控制顯示裝置550以顯示由DRAM晶片500解碼之資料。
如圖56中所說明，圖形晶片450包括圖形引擎452、命令產生器454、鎖存器456、組對偵測器458及時序產生器460。當圖形晶片450接收該等控制信號時，圖形引擎452可產生圖形資料。回應於此等操作，命令產生器454可根據該圖形資料產生用於將預定資料寫入至DRAM晶片500中的命令。可將該等產生之命令傳送至鎖存器456、組對偵測器458及時序產生器460。
DRAM晶片500包括X解碼器504、時序產生器508、記憶體單元陣列502及Y解碼器506。記憶體單元陣列502可包括與位元線及字線電連接之複數個單元。X解碼器504可與字線電連接，且Y解碼器506可與位元線電連接。X解碼器504可解碼來自鎖存器456之所產生之現行命令，且接著可啟動字線。Y解碼器506亦可解碼現行命令，且接著可啟動位元線。時序產生器508可指示對應於現行命令之組對，且接著可產生時序信號。
圖形晶片450中之DRAM晶片500可具有與上述DRAM裝置之構造實質上相同或實質上類似的構造。由於DRAM裝置500具有確保高整合度及效能之此構造，故包括DRAM裝置500之圖形晶片450亦可具有改良之整合度及增強之效能。
根據本發明概念，一佈線結構可包括一接觸插塞及連接至該接觸插塞之導電線。此佈線結構可廣泛用於各種半導體裝置中。
在申請專利範圍中，任何構件附加功能子句意欲涵蓋本文中描述為執行所列舉功能之結構，且不僅有結構等效物，而且有等效結構。因此，應理解，前述內容說明本發明概念且不應被解釋為限於所揭示之特定實施例，且對所揭示例示性實施例以及其他例示性實施例之修改意欲包括在附加之申請專利範圍的範疇內。本發明概念藉由以下申請專利範圍定義，且申請專利範圍之等效物包括於其中。
本發明之此等及其他特徵可由一般熟習相關技術者基於本文中之教示容易地確定。雖然已參看隨附圖式在本文中描述說明性實施例，但應理解，本發明不限於彼等精確實施例，且一般熟習相關技術者可在不脫離本發明之範疇或精神的情況下在其中實現各種其他改變及修改。所有此等改變及修改意欲包括於如附加之申請專利範圍中所闡述的本發明之範疇內。
10．．．N型金屬氧化物半導體(NMOS)電晶體
12．．．電容器
100．．．基板
102．．．絕緣層
104．．．接觸孔
106．．．多晶矽層
108．．．硬式遮罩圖案
109．．．初步導電線
109a．．．初步接觸插塞
109b．．．初步線型圖案
110．．．第一佈線
110a．．．第一接觸插塞
110b．．．導電線
112．．．金屬層
116．．．絕緣中間層
120．．．光阻圖案
122．．．第二接觸孔
124．．．側壁隔片
126．．．第二接觸插塞
142．．．下部絕緣中間層
143．．．第一接觸孔
144．．．犧牲層圖案
146．．．溝槽
148．．．初步導電圖案
150．．．第一佈線
150a．．．第一接觸插塞
150b．．．導電線
152．．．絕緣中間層
154．．．光阻圖案
156．．．第二接觸孔
158．．．側壁隔片
160．．．第二接觸插塞
200．．．基板
202．．．隔離溝槽
204．．．隔離層圖案
206．．．溝槽
208．．．閘極氧化物層/閘極絕緣層
210．．．導電層圖案
212．．．第一硬式遮罩圖案
214a．．．第一雜質區
214b．．．第二雜質區
218．．．蝕刻終止層
219．．．第一接觸孔
219a．．．第一開口
220．．．多晶矽層
220a．．．初步導電圖案
222．．．第二硬式遮罩圖案
224．．．位元線結構
224a．．．位元線接點
224b．．．位元線
226．．．絕緣中間層
228．．．光阻圖案
228a．．．光阻圖案
230．．．第二接觸孔
232．．．側壁隔片
233．．．初步儲存節點接點
234．．．儲存節點接點
235．．．絕緣圖案
240．．．電容器
250．．．閘極氧化物層
252．．．導電層圖案
254．．．第一硬式遮罩圖案
256．．．隔片
258．．．第一下部絕緣中間層
260a．．．第一接觸焊墊
260b．．．第二接觸焊墊
270．．．蝕刻終止層
271．．．第二下部絕緣中間層
272．．．位元線結構
272a．．．位元線接點
272b．．．位元線
274．．．絕緣中間層
276．．．側壁隔片
278．．．儲存節點接點
280．．．電容器
302．．．閘極絕緣層
303．．．初步多晶矽層
304．．．第二閘極電極
304a．．．多晶矽圖案
304b．．．金屬矽化物
306．．．第三硬式遮罩圖案
308．．．金屬層
310a．．．第三雜質區
310b．．．第四雜質區
312．．．第二接觸插塞
314．．．上部絕緣中間層
330．．．閘極絕緣層
332．．．多晶矽圖案
334．．．側壁隔片
336a．．．第三雜質區
336b．．．第四雜質區
338．．．金屬矽化物
339．．．第二閘極電極
340．．．金屬層
342a．．．額外金屬矽化物
342b．．．額外金屬矽化物
346．．．第三接觸插塞
348．．．上部絕緣中間層
350．．．閘極絕緣層
352．．．多晶矽圖案
354．．．硬式遮罩圖案
356．．．側壁隔片
358a．．．第三雜質區
358b．．．第四雜質區
360．．．第一接觸孔
362．．．第二接觸孔
364．．．溝槽
366a．．．第一多晶矽層圖案
366b．．．第二多晶矽層圖案
366c．．．第三多晶矽層圖案
368．．．多晶矽圖案
370．．．金屬矽化物
372．．．接觸焊墊
374．．．上部絕緣中間層
382．．．主機
384．．．記憶體控制器
386．．．動態隨機存取記憶體(DRAM)裝置
400．．．中央處理單元(CPU)
450．．．圖形晶片
452．．．圖形引擎
454．．．命令產生器
456．．．鎖存器
458．．．組對偵測器
460．．．時序產生器
500．．．動態隨機存取記憶體(DRAM)晶片
502．．．記憶體單元陣列
504．．．X解碼器
506．．．Y解碼器
508．．．時序產生器
550．．．顯示裝置
600．．．記憶體控制器
650．．．主記憶體
A-A'．．．線
B-B'．．．線
B/L．．．位元線
C．．．單位單元
C-C'．．．線
I-I'．．．線
II-II'．．．線
S．．．金屬矽化物
S/A．．．鎖存器類型之位元線感測放大器
W/L．．．字線
圖1為說明根據本發明之一例示性實施例之佈線結構的透視圖；
圖2A為說明根據本發明之一例示性實施例之佈線結構的橫截面圖；
圖2B為說明根據本發明之另一例示性實施例之佈線結構的橫截面圖；
圖2C為說明根據本發明之另一例示性實施例之佈線結構的橫截面圖；
圖3至圖8、圖10及圖11為說明形成圖2A中之佈線結構之方法的橫截面圖；
圖9為說明形成圖2A中之佈線結構之方法的透視圖；
圖12為說明DRAM裝置之單位單元的電路圖；
圖13為說明包括圖1中之佈線結構之DRAM裝置的平面圖；
圖14為說明圖13中之DRAM裝置的橫截面圖；
圖15至圖18、圖19A、圖20A及圖21為說明製造圖13中之DRAM裝置之方法的橫截面圖；
圖19B及圖20B為說明根據本發明之其他例示性實施例的用於形成儲存節點接點之製程的橫截面圖；
圖22為說明根據本發明之另一例示性實施例之DRAM裝置的橫截面圖；
圖23為說明根據本發明之另一例示性實施例之DRAM裝置的橫截面圖；
圖24為說明根據本發明之另一例示性實施例之DRAM裝置的橫截面圖；
圖25至圖27為說明製造圖24中之DRAM裝置之方法的橫截面圖；
圖28為說明根據本發明之另一例示性實施例之DRAM裝置的橫截面圖；
圖29至圖34為說明製造圖28中之DRAM裝置之方法的橫截面圖；
圖35為說明根據本發明之另一例示性實施例之DRAM裝置的橫截面圖；
圖36至圖39為說明製造圖35中之DRAM裝置之方法的橫截面圖；
圖40為說明根據本發明之另一例示性實施例之佈線結構的透視圖；
圖41為說明圖40中之佈線結構的橫截面圖；
圖42至圖46為說明形成圖41中之佈線結構之方法的橫截面圖；
圖47為說明包括圖40及圖41中之佈線結構之DRAM裝置的橫截面圖；
圖48為說明根據本發明之另一例示性實施例之DRAM裝置的橫截面圖；
圖49為說明根據本發明之另一例示性實施例之DRAM裝置的橫截面圖；
圖50至圖53為說明製造圖49中之DRAM裝置之方法的橫截面圖；
圖54為說明根據本發明之一例示性實施例的包括DRAM裝置之記憶體系統的方塊圖；
圖55為說明根據本發明之例示性實施例的包括DRAM晶片之圖形系統的方塊圖；及
圖56為說明圖55中之圖形晶片及DRAM晶片的方塊圖。
100．．．基板
102．．．絕緣層
104．．．接觸孔
108．．．硬式遮罩圖案
110．．．第一佈線
110a．．．第一接觸插塞
110b．．．導電線
116．．．絕緣中間層
124．．．側壁隔片
126．．．第二接觸插塞
I-I'．．．線
II-II'．．．線

Claims (40)

  1. 一種半導體記憶體佈線方法，其包含：接收一具有一單元區域及一周邊電路區域之基板；在該基板上沈積一第一絕緣層；在該單元陣列區中形成一第一接觸插塞，該第一接觸插塞包含一延伸穿過該第一絕緣層之第一導電材料；實質上在形成該第一接觸插塞的同時形成一第一細長導電線，該第一細長導電線包含直接覆蓋該第一接觸插塞且與該第一接觸插塞整合的該第一導電材料；實質上在形成該第一接觸插塞的同時在該周邊電路區域中形成一第二接觸插塞，該第二接觸插塞包含延伸穿過該第一絕緣層之該第一導電材料；實質上在形成該第二接觸插塞的同時形成一第二細長導電線，該第二細長導電線包含直接覆蓋該第二接觸插塞且與該第二接觸插塞整合的該第一導電材料；以及同時矽化該第一細長導電線及該第二細長導電線之至少側向部分。
  2. 如請求項1之方法，其中該第一導電線及該第二導電線實質上彼此平行。
  3. 如請求項1之方法，其中該第一絕緣層以及該第一接觸插塞及該第二接觸插塞具有安置於實質上相同之平面中之上表面。
  4. 如請求項1之方法，其進一步包含同時矽化該第一接觸插塞、該第一細長導電線、該第二接觸插塞及該第二細 長導電線。
  5. 如請求項1之方法，其進一步包含在該基板中形成至少一細長溝槽。
  6. 如請求項5之方法，其中該至少一細長溝槽平行於該第一細長導電線而定向。
  7. 如請求項5之方法，其進一步包含在鄰近於該第一接觸插塞安置之該至少一溝槽中形成一閘極電極。
  8. 如請求項7之方法，其進一步包含：穿過該第一絕緣層形成至少一第三接觸插塞，該第三接觸插塞安置於該閘極電極之一與該第一接觸插塞相對的側上，其中該第三接觸插塞延伸高出該第一細長導電線。
  9. 如請求項8之方法，其進一步包含直接在該至少一第三接觸插塞上形成一電容器。
  10. 一種半導體記憶體佈線結構，其包含：一具有一單元區域及一周邊電路區域之基板；一安置於該基板上之第一絕緣層；一第一接觸插塞，其安置於該單元陣列區中且包含一延伸穿過該第一絕緣層之第一導電材料；一第一細長導電線，其安置於該單元區域中、沿著一第一水平路徑延伸且包含直接覆蓋該第一接觸插塞且與該第一接觸插塞整合的該第一導電材料；一第二接觸插塞，其安置於該周邊電路區域中且包含延伸穿過該第一絕緣層之該第一導電材料； 一第二細長導電線，其安置於該周邊電路區域中、沿著一第二水平路徑延伸且包含直接覆蓋該第二接觸插塞且與該第二接觸插塞整合的該第一導電材料；一第一源極/汲極電極，其安置於該單元陣列區中且包含該第一接觸插塞及該第一細長導電線；一第二源極/汲極電極，其安置於該周邊電路區中且包含該第二接觸插塞及該第二細長導電線；以及一垂直隔片，其安置於該第二源極/汲極電極之至少一側壁上，其中該第二源極/汲極電極包括具有一多晶矽圖案之該第二接觸插塞及具有一金屬矽化物之該第二細長導電線。
  11. 如請求項10之結構，其中該第一絕緣層及該第一接觸插塞具有安置於實質上相同之平面中之上表面。
  12. 如請求項10之結構，其中該第一絕緣層及該第一接觸插塞具有實質上相同之厚度。
  13. 如請求項10之結構，其中該第一導電線直接安置於該第一絕緣層上。
  14. 如請求項10之結構，其中除了矽化之外，該第一接觸插塞及該第一導電線包含相同材料。
  15. 如請求項10之結構，其中該第一細長導電線及該第二細長導電線之至少側向部分包含矽化物。
  16. 如請求項10之結構，其中該第一接觸插塞、該第一細長導電線、該第二接觸插塞及該第二細長導電線均包含矽 化物。
  17. 如請求項10之結構，其進一步包含一平行於該第一細長導電線而定向且鄰近於該第一接觸插塞之細長閘極電極。
  18. 如請求項17之結構，其進一步包含：至少一第三接觸插塞，其延伸穿過該絕緣層且安置於該閘極電極之一與該第一接觸插塞相對的側上，該第三接觸插塞延伸高出該第一細長導電線；及一電容器，其直接安置於該至少一第三接觸插塞上。
  19. 一種半導體記憶體佈線方法，其包含：接收一基板；在該基板上沈積一第一絕緣層；在該基板之一作用區中穿過該第一絕緣層蝕刻一第一接觸孔；同時在該第一接觸孔中形成一第一接觸插塞及形成一直接覆蓋該第一接觸插塞且與該第一接觸插塞整合的導電層，該第一接觸插塞及該導電層均具有一第一導電材料；沿著該導電層上之一第一水平路徑形成一覆蓋該第一接觸插塞之細長罩蓋圖案；移除該導電層之在該細長罩蓋圖案外延伸的一部分以沿著該第一水平路徑形成一直接覆蓋該第一接觸插塞且與該第一接觸插塞整合的第一細長導電線；形成一細長光阻圖案，該細長光阻圖案沿著一與該第 一水平路徑實質上垂直之第二水平路徑延伸；以及矽化該第一細長導電線之側向部分。
  20. 如請求項19之方法，其中該細長光阻圖案直接安置於該罩蓋圖案上。
  21. 如請求項19之方法，其中該第一接觸插塞之上邊界及該第一絕緣層之上邊界以及該第一細長導電線之一下邊界安置於實質上相同之水平面中。
  22. 如請求項19之方法，其進一步包含同時矽化該第一接觸插塞及該第一細長導電線。
  23. 如請求項19之方法，其中該第一接觸孔安置於該基板之一單元陣列區中，該方法進一步包含：在該基板之一周邊電路區中穿過該第一絕緣層蝕刻一第二接觸孔；及同時在該第二接觸孔中形成一第二接觸插塞及形成直接覆蓋該第二接觸插塞且與該第二接觸插塞整合的該導電層，該第二接觸插塞及該導電層均具有該第一導電材料。
  24. 如請求項19之方法，其進一步包含：在該基板中形成至少一細長溝槽，且該至少一細長溝槽平行於該第一細長導電線而定向；及在鄰近於該第一接觸插塞安置之該至少一溝槽中形成一閘極電極。
  25. 如請求項24之方法，其進一步包含：穿過該絕緣層形成至少一第三接觸插塞，該第三接觸 插塞安置於該閘極電極之一與該第一接觸插塞相對的側上，其中該第三接觸插塞延伸高出該第一細長導電線。
  26. 如請求項25之方法，其進一步包含直接在該至少一第三接觸插塞上形成一電容器。
  27. 一種半導體記憶體佈線結構，其包含：一基板；一安置於該基板上之第一絕緣層；一第一接觸插塞，其包含一延伸穿過該第一絕緣層之第一導電材料；一第一細長導電線，其沿著一第一水平路徑延伸且包含直接覆蓋該第一接觸插塞且與該第一接觸插塞整合的該第一導電材料；一在該導電層上之細長罩蓋圖案，其覆蓋該第一接觸插塞；以及一第一源極/汲極電極，其包括該第一接觸插塞及該第一細長導電線。
  28. 如請求項27之結構，其中該第一絕緣層及該第一接觸插塞具有安置於實質上相同之平面中之上表面。
  29. 如請求項27之結構，其中該第一接觸插塞之上邊界及該第一絕緣層之上邊界以及該第一細長導電線之一下邊界安置於實質上相同之水平面中。
  30. 如請求項27之結構，其中該第一絕緣層及該第一接觸插塞具有實質上相同之厚度。
  31. 如請求項27之結構，其中該第一導電線直接安置於該第一絕緣層上。
  32. 如請求項27之結構，其中除了矽化之外，該第一接觸插塞及該第一導電線包含相同材料。
  33. 如請求項27之結構，其中該第一細長導電線之至少側向部分包含矽化物。
  34. 如請求項27之結構，其中該第一接觸插塞及該第一細長導電線均包含矽化物。
  35. 如請求項27之結構，其進一步包含安置於該第一源極/汲極電極之至少一側壁上的至少一垂直隔片。
  36. 如請求項27之結構，其中該接觸插塞具有一多晶矽圖案且該第一細長導電具有一金屬矽化物。
  37. 如請求項27之結構，其進一步包含一平行於該第一細長導電線而定向且鄰近於該第一接觸插塞之細長閘極電極。
  38. 如請求項37之結構，其進一步包含：至少一第三接觸插塞，其延伸穿過該絕緣層且安置於該閘極電極之一與該第一接觸插塞相對的側上，該第三接觸插塞延伸高出該第一細長導電線；及一電容器，其直接安置於該至少一第三接觸插塞上。
  39. 如請求項37之結構，其中該細長閘極電極安置於該基板中。
  40. 如請求項37之結構，其中該細長閘極電極安置於該絕緣層中。
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