JP2010141107A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】隣接する活性領域間が狭くなった場合においても、コンタクトプラグと拡散層とのコンタクト抵抗を低く抑えることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｘ方向に延在する活性領域１０２内に設けられたゲートトレンチ１０３ｇｔ_１、１０３ｇｔ_２及びダミーゲートトレンチ１０３ｄｇｔと、活性領域１０２を横切るＹ方向に延在し、各トレンチ１０３ｇｔ_１、１０３ｇｔ_２、１０３ｄｇｔ内にそれぞれ少なくとも一部が埋め込まれたゲート電極１０４ｇ_１、１０４ｇ_２及びダミーゲート電極１０４ｄｇとを有し、ゲート電極１０４ｇ_１とその両側に設けられた拡散層１０５ａ_１，１０５ａ_２とからなるトランジスタ１０９と、ゲート電極１０４ｇ_２とその両側に設けられた拡散層１０５ｂ_１，１０５ｂ_２とからなるトランジスタ１１０は、拡散層１０５ａ_２と拡散層１０５ｂ_１との間に配置されたダミーゲート電極１０４ｄｇにより絶縁分離される。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、トレンチゲート型（リセスチャネル型ともいう）（特許文献１〜３参照）のトランジスタを有する半導体装置及びその製造方法に関する。

一般に、半導体装置の製造方法においては、フォトリソグラフィ及びドライエッチングにより微細パターンの形成が行われている。

図２６は、一般的なＤＲＡＭのメモリセルトランジスタの構造を示す図であり、（ａ）が略平面図、（ｂ）が（ａ）のＢ−Ｂ線における略断面図である。

図２６に示すように、フォトリソグラフィ及びドライエッチングにより半導体基板４００にＳＴＩ（Shallow Trench Isolation）領域４０１が形成され、これにより、活性領域４０２が区画形成されている。上面をキャップ絶縁膜４０５で覆われ側面をサイドウォール絶縁膜４０６で覆われたゲート電極が活性領域４０２と交差するように設けられている。そして、ゲート電極の両側に設けられた拡散層４０４上にこれと接続するコンタクトプラグ４０７が形成されている。本例では、図示のとおり、活性領域４０２がゲート電極４０３の両側に十分な広さをもって形成されているため、拡散層４０４も十分な大きさで形成されている。これにより、コンタクトプラグ４０７と拡散層４０４とが十分な面積で接続されることから、コンタクト抵抗は低く抑えられている。
特開２００５−３２２８８０号公報 特開２００６−１７３４２９号公報 特開２００６−２６１６２７号公報

しかしながら、半導体素子の微細化に伴い、フォトリソグラフィ及びドライエッチングによる微細パターンの形成が困難となってきている。例えば、ＤＲＡＭのメモリセルのように、最小化工寸法で形成される領域において、ＳＴＩ領域で囲まれる活性領域を形成する際、以下のような問題が生じる。

図２７は、隣接する活性領域間が狭くなった場合のメモリセルトランジスタの構造を示す図であり、（ａ）が略平面図、（ｂ）が（ａ）のＢ−Ｂ線における略断面図である。なお、図２７において、図２６と同一の構成要素については、同一の参照番号を付してその説明を省略する。

図２７では、隣接する活性領域間が狭くなったことにより、フォトリソグラフィ及びドライエッチングが良好に行われず、ＳＴＩ領域５０１によって区画形成された活性領域５０２の面積が縮小されてしまっている。これにより、拡散層５０４が目減りし、図２７に点線で示すように、コンタクトプラグ４０７と拡散層５０４との接触面積が非常に小さくなってしまう。したがって、コンタクト抵抗が非常に高くなってしまうという問題が生じる。

以上、ＤＲＡＭのメモリセル領域を例に従来の問題を説明したが、ＤＲＡＭの周辺領域やその他半導体装置における微細パターンの形成においても同様に生じうる問題である。

本発明による半導体装置は、半導体基板に設けられＳＴＩ領域により区画形成され第１の方向に延在する活性領域と、活性領域内に設けられた第１のゲートトレンチ、第２のゲートトレンチ、及びダミーゲートトレンチと、活性領域を横切る第２の方向に延在し、第１のゲートトレンチ、第２のゲートトレンチ、及びダミーゲートトレンチ内にそれぞれ少なくとも一部が埋め込まれた第１のゲート電極、第２のゲート電極、及びダミーゲート電極と、第１のゲート電極の両側にそれぞれ設けられた第１及び第２の拡散層と、第２のゲート電極の両側にそれぞれ設けられた第３及び第４の拡散層とを備え、第１のゲート電極と第１及び第２の拡散層とにより第１のトランジスタが構成され、第２のゲート電極と第３及び第４の拡散層とにより第２のトランジスタが構成され、ダミーゲート電極は第２の拡散層と第３の拡散層との間に配置され、第１のトランジスタと第２のトランジスタとを絶縁分離することを特徴とする。

本発明による半導体装置の製造方法は、半導体基板に第１の方向に延在する複数の溝を形成する第１の工程と、溝を絶縁膜で埋め込むことによりＳＴＩ領域を形成する第２の工程と、ＳＴＩ領域により区画形成され第１の方向に延在する活性領域内に第１のゲートトレンチ、第２のゲートトレンチ、及びダミーゲートトレンチを形成する第３の工程と、活性領域を横切る第２の方向に延在し第１のゲートトレンチ、第２のゲートトレンチ、及びダミーゲートトレンチ内にそれぞれ少なくとも一部が埋め込まれた第１のゲート電極、第２のゲート電極、及びダミーゲート電極を形成する第４の工程と、第１のゲート電極の両側にそれぞれ第１及び第２の拡散層を形成して第１のゲート電極と第１及び第２の拡散層からなる第１のトランジスタを形成するとともに第２のゲート電極の両側にそれぞれ第３及び第４の拡散層を形成して第２のゲート電極と第３及び第４の拡散層からなる第２のトランジスタを形成する第５の工程とを備え、ダミーゲート電極は第２の拡散層と第３の拡散層との間に形成され、第１のトランジスタと第２のトランジスタとを絶縁分離することを特徴とする。

本発明によれば、第１のトランジスタと第２のトランジスタとをＳＴＩ領域によって絶縁分離するのではなく、第１及び第２のゲート電極が形成される活性領域内にダミーゲートトレンチを設け、そこにダミーゲート電極を形成し、これを第１のトランジスタの拡散層と第２のトランジスタの拡散層との間に配置することにより、ダミーゲート電極を素子分離領域として機能させている。したがって、ＳＴＩ領域形成のためのフォトリソグラフィ及びドライエッチングの対象は、第１の方向に延在するラインアンドスペースパターンとすることができる。ラインアンドスペースパターンは、フォトリソグラフィにおける解像が比較的容易であることから、第１の方向において、活性領域のパターンが縮小してしまうことを防止でき、したがって、拡散層が目減りし、コンタクトプラグと拡散層との接触面積が小さくなることを抑制することができる。これにより、コンタクト抵抗を十分に低く抑えることが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置１０の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線における略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線における略断面図である。本実施形態による半導体装置１０はＤＲＡＭであり、図１は、拡散層に接続するコンタクトプラグの形成が終了した時点での構造を示している。

図１に示すように、本実施形態による半導体装置１０は、半導体基板１００に設けられＳＴＩ領域１０１により区画形成されＸ方向（第１の方向）に延在する活性領域１０２と、活性領域１０２内に設けられた第１のゲートトレンチ１０３ｇｔ_１、第２のゲートトレンチ１０３ｇｔ_２、及びダミーゲートトレンチ１０３ｄｇｔと、活性領域１０２を横切るＹ方向（第２の方向）に延在し、第１のゲートトレンチ１０３ｇｔ_１、第２のゲートトレンチ１０３ｇｔ_２、及びダミーゲートトレンチ１０３ｄｇｔ内にそれぞれ少なくとも一部が埋め込まれた第１のゲート電極１０４ｇ_１、第２のゲート電極１０４ｇ_２、及びダミーゲート電極１０４ｄｇとを備えて構成されている。そして、ダミーゲート電極１０４ｄｇは第１のゲート電極１０４ｇ_１と第２のゲート電極１０４ｇ_２との間に配置されている。

第１及び第２のゲート電極１０４ｇ_１、１０４ｇ_２の各両側にはソース／ドレイン領域となる第１〜第４の拡散層１０５ａ_１、１０５ａ_２、１０５ｂ_１、１０５ｂ_２が設けられている。第１及び第２のゲート電極１０４ｇ_１、１０４ｇ_２、ならびにダミーゲート電極１０４ｄｇそれぞれの上面上にはキャップ絶縁膜１０６が設けられ、また、それぞれの両側面にはサイドウォール絶縁膜１０７が設けられている。コンタクトプラグ１０８は、拡散層１０５ａ_１、１０５ａ_２、１０５ｂ_１、１０５ｂ_２それぞれと接続し、これにより上層に設けられるビットコンタクトや容量コンタクト（図示せず）と拡散層とを電気的に接続する。

第１のゲート電極１０４ｇ_１、第１及び第２の拡散層１０５ａ_１、１０５ａ_２により第１のトランジスタ１０９が構成され、第２のゲート電極１０４ｇ_２、第３及び第４の拡散層１０５ｂ_１、１０５ｂ_２により第２のトランジスタ１１０が構成され、図１（ｂ）に破線矢印で示すように半導体基板１００と反対導電型のチャネルが形成されるように、第１及び第２のゲート電極１０４ｇ_１、１０４ｇ_２それぞれに所定のバイアスをかけることによりトランジスタ動作が行われる。

一方、ダミーゲート電極１０４ｄｇが第２の拡散層１０５ａ_２と第３の拡散層１０５ｂ_１との間に配置されることにより、ダミーゲート電極１０４ｄｇと第２及び第３の拡散層１０５ａ_２、１０５ｂ_１はトランジスタの構成となっている。しかしながら、ダミーゲート電極１０４ｄｇには常に上記所定のバイアスとは逆のバイアスがかけられており、拡散層１０５ａ_２と拡散層１０５ｂ_１との間にはチャネルは形成されない。すなわち、ダミーゲート電極１０４ｄｇと前記第２及び第３の拡散層１０５ａ_２、１０５ｂ_１とにより構成されるトランジスタは常時オフ状態となっている。したがって、ダミーゲート電極１０４ｄｇは、第１のトランジスタ１０９と第２のトランジスタ１１０とを絶縁分離する素子分離領域として機能する。

次に、本発明の第１の実施形態による半導体装置１０の製造方法について説明する。

図２〜図６は、本実施形態による半導体装置の製造方法の各製造工程を示す図であり、各図において（ａ）は略平面図を、（ｂ）は（ａ）におけるＢ−Ｂ線に沿った略断面図を、（ｃ）は（ａ）におけるＣ−Ｃ線に沿った略断面図を示している。

まず、図２に示すように、半導体基板１００上に、活性領域１０２となる領域を覆うようにラインアンドスペースパターンの第１のマスク層１１１を形成する。次に、図３に示すように、マスク層を用いて、半導体基板１００をエッチングし、ＳＴＩ用トレンチ１０１ｔを形成した後、ＳＴＩ用トレンチ１０１ｔを絶縁膜で埋め込むことにより、ＳＴＩ領域１０１を形成する。

第１のマスク層１１１を除去した後、図４に示すように、半導体基板１００の活性領域１０２上に、第１のマスク層１１１を除去した後、第１のゲートトレンチ１０３ｇｔ_１、第２のゲートトレンチ１０３ｇｔ_２、及びダミーゲートトレンチ１０３ｄｇｔが形成される領域を露出する第２のマスク層１１２を形成する。そして、第２のマスク層１１２を用いて半導体基板１００をエッチングすることにより、図５に示すように、第１のゲートトレンチ１０３ｇｔ_１、第２のゲートトレンチ１０３ｇｔ_２、及びダミーゲートトレンチ１０３ｄｇｔを形成する。

次に、第１のゲートトレンチ１０３ｇｔ_１、第２のゲートトレンチ１０３ｇｔ_２、及びダミーゲートトレンチ１０３ｄｇｔ内を埋め込むように全面に導電材料を形成した後、図６に示すように、キャップ絶縁膜１０６を形成し、キャップ絶縁膜１０６をマスクとして導電材料をパターニングする。これにより、第１のゲートトレンチ１０３ｇｔ_１、第２のゲートトレンチ１０３ｇｔ_２、及びダミーゲートトレンチ１０３ｄｇｔにそれぞれ少なくとも一部が埋め込まれた第１のゲート電極１０４ｇ_１、第２のゲート電極１０４ｇ_２、及びダミーゲート電極１０４ｄｇが形成される。

続いて、第１及び第２のゲート電極１０４ｇ_１、１０４ｇ_２、ダミーゲート電極１０４ｄｇ及びキャップ絶縁膜１０６をマスクに半導体基板１００に不純物をイオン注入することにより、第１〜第４の拡散層１０５ａ_１、１０５ａ_２、１０５ｂ_１、１０５ｂ_２を形成する。次に、第１及び第２のゲート電極１０４ｇ_１、１０４ｇ_２、ダミーゲート電極１０４ｄｇ及びキャップ絶縁膜１０６の側面にサイドウォール絶縁膜１０７を形成する。続いて、拡散層１０５ａ_１、１０５ａ_２、１０５ｂ_１、１０５ｂ_２それぞれと接続するコンタクトプラグ１０８を形成することにより、図１に示す構造を得る。

以上説明したように、本実施形態によれば、Ｙ方向（図１参照）の素子分離はＳＴＩ領域１０１で行い、Ｘ方向の素子分離はダミーゲート電極１０４ｄｇにより行われる。したがって、活性領域１０２のパターンをフォトリソグラフィの高い解像度を得ることが可能な一方向（Ｘ方向）に延在するラインアンドスペースパターンとすることができ、活性領域１０２の縮小を防止できる。これにより、拡散層１０５ａ_１、１０５ａ_２、１０５ｂ_１、１０５ｂ_２が目減りすることを防止し、コンタクトプラグ１０８と拡散層との接触面積を十分に確保することができ、コンタクト抵抗を低く抑えることが可能となる。

次に、本発明の好ましい第２の実施形態につき説明する。第２の実施形態は、メモリセルトランジスタとして、ゲートトレンチの側面に半導体基板の一部からなりチャネル領域を構成するフィン状部を有する所謂ダブルフィン構造のトランジスタを用いるものである。また、素子分離領域として機能するダミーゲートトレンチの側面にはフィン状部を設けないものである。

図７は、本発明の好ましい第２の実施形態による半導体装置２０の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線における略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線における略断面図、（ｄ）は（ａ）におけるＤ−Ｄ線に沿った略断面図である。本実施形態において、上記第１の実施形態による半導体装置１０と同一の構成要素については同一の番号を付しその説明を省略する。

図７（ｄ）に示すように、本実施形態による半導体装置２０は、第１及び第２のゲートトレンチ２０３ｇｔ_１、２０３ｇｔ_２のＸ方向に沿った側面の下部に半導体基板２００の一部からなりチャネル領域の一部をなすフィン状部２１１がそれぞれ設けられている。ＳＴＩ領域２０１で区画された一点鎖線で示す領域が活性領域２０２である。第１のトランジスタ２０９と第２のトランジスタ２１０においては、第１及び第２のゲート電極２０４ｇ_１，２０４ｇ_２に所定のバイアスをかけたときに形成されるチャネル領域が、第１及び第２のゲートトレンチ２０３ｇｔ_１、２０３ｇｔ_２のＹ方向に沿った側面及び底面に形成されるだけでなく、Ｘ方向に沿った側面に設けられたフィン状部２１１にも形成される。これにより、第１及び第２のトランジスタ２０９、２１０の閾値電圧を低くすることができる。一方、図７（ｃ）に示すように、ダミーゲートトレンチ２０３ｄｇｔのＸ方向に沿った側面にはフィン状部は形成されていない。すなわち、ダミーゲートトレンチ２０３ｄｇｔのＸ方向に沿った側面は半導体基板２００の一部を介さずにＳＴＩ領域２０１に接している。これにより、ダミーゲート電極２０４ｄｇを有するトランジスタの閾値電圧を第１及び第２のトランジスタ２０９、２１０よりも高くすることができる。したがって、ダミーゲート電極２０４ｄｇが第１及び第２のトランジスタ２０９、２１０間の素子分離領域としてより確実に機能することができる。

なお、第１及び第２のゲートトレンチ２０３ｇｔ_１、２０３ｇｔ_２のＸ方向に沿った側面の上部には、側壁絶縁膜２１２が設けられており、したがって、第１及び第２のゲートトレンチ２０３ｇｔ_１、２０３ｇｔ_２の上部は、側壁絶縁膜２１２を介してＳＴＩ領域２０１に接している。フィン状部２１１を第１及び第２のゲートトレンチ２０３ｇｔ_１、２０３ｇｔ_２の上部の方まで高くすることも可能ではあるが、閾値制御が困難になるという問題が生じやすいため、図示のようにしている。

次に、本発明の第２の実施形態による半導体装置２０の製造方法について説明する。

図８〜図１７は、本実施形態による半導体装置の製造方法の各製造工程を示す図であり、各図において（ａ）は略平面図を、（ｂ）は（ａ）におけるＢ−Ｂ線に沿った略断面図を、（ｃ）は（ａ）におけるＣ−Ｃ線に沿った略断面図を、（ｄ）は（ａ）におけるＤ−Ｄ線に沿った略断面図を示している。なお、Ｄ−Ｄ線に沿った略断面図がＣ−Ｃ線に沿った略断面図と同一の場合は、図（ｄ）は省略している。

まず、図８に示すように、半導体基板２００上に、ラインアンドスペースパターンの第１のマスク層２１３を形成する。一点鎖線で示す領域は、後に活性領域２０２となる領域であり、本実施形態では、第１のマスク層２１３は、活性領域２０２よりも幅を狭く形成する。そして、第１のマスク層２１３を用いて半導体基板２００をエッチングし溝を形成する。

次に、図９に示すように、全面に絶縁膜を形成した後、これをエッチバックすることにより、第１のマスク層２１３の側面に側壁絶縁膜２１２を形成する。続いて、図１０に示すように、第１のマスク層２１３及び側壁絶縁膜２１２をマスクとして半導体基板２００をエッチングして上記溝をさらに掘り下げ、ＳＴＩ用トレンチ２０１ｔを形成する。

次に、図１１に示すように、ＳＴＩ用トレンチ２０１ｔを絶縁膜で埋め込むことにより、ＳＴＩ領域２０１を形成する。こうして、ＳＴＩ領域２０１によって活性領域２０２が区画形成される。

続いて、図１２に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、半導体基板２００の上面が露出するまで平坦化を行う。続いて、図１３に示すように、第１のゲートトレンチ２０３ｇｔ_１、第２のゲートトレンチ２０３ｇｔ_２、及びダミーゲートトレンチ２０３ｄｇｔが形成される領域を露出する第２のマスク層２１４を形成する。そして、第２のマスク層２１４、側壁絶縁膜２１２、及びＳＴＩ領域２０１をマスクとして半導体基板２００をエッチングする。これにより、第１のゲートトレンチ２０３ｇｔ_１、第２のゲートトレンチ２０３ｇｔ_２、及びダミーゲートトレンチ２０３ｄｇｔが形成される。また、これと同時に、各トレンチ２０３ｇｔ_１、２０３ｇｔ_２、及び２０３ｄｇｔそれぞれの側面の側壁絶縁膜２１２の下部に半導体基板２００の一部からなるフィン状部２１１が形成される。

次に、図１４に示すように、第２のマスク層２１４を残した状態で、ダミーゲートトレンチ２０３ｄｇｔ上を露出する開口２１５ｏｐを有するフォトレジスト２１５を形成する。そして、図１５に示すように、フォトレジスト２１５及び第２のマスク層２１４をマスクとしてダミーゲートトレンチ２０３ｄｇｔの側面に形成されたフィン状部２１１を除去するエッチングを行う。このとき、ダミーゲートトレンチ２０３ｄｇｔは、Ｘ方向（図７参照）及び高さ方向に少し拡がる。

次に、図１６に示ように、フォトレジスト２１５及び第２のマスク層２１４を除去する。その後は、上記第１の実施形態と同様にして、キャップ絶縁膜１０６、第１のゲートトレンチ２０３ｇｔ_１、第２のゲートトレンチ２０３ｇｔ_２、及びダミーゲートトレンチ２０３ｄｇｔにそれぞれ少なくとも一部が埋め込まれた第１のゲート電極２０４ｇ_１、第２のゲート電極２０４ｇ_２、及びダミーゲート電極２０４ｄｇ、第１〜第４の拡散層１０５ａ_１、１０５ａ_２、１０５ｂ_１、１０５ｂ_２、サイドウォール絶縁膜１０７、及びコンタクトプラグ１０８を順次形成することにより、図１７に示す構造を得る。

以上説明したように、本実施形態によれば、上記第１の実施形態と同様の効果が得られるとともに、第１及び第２のゲート電極２０４ｇ_１、２０４ｇ_２のＸ方向に沿った側面それぞれの少なくとも一部（下側側面）にフィン状部２１１が形成されていることにより、第１及び第２のトランジスタ２０９、２１０のオン状態において、このフィン状部２１１もチャネル領域となることから、第１及び第２のトランジスタ２０９、２１０の閾値電圧を低くすることができる。また、ダミーゲートトレンチ２０３ｄｇｔのＸ方向に沿った側面にはフィン状部は形成されていない（図１５の工程において除去される）ことから、ダミーゲート電極２０４ｄｇを有するトランジスタの閾値電圧を第１及び第２のトランジスタ２０９、２１０よりも高くすることができる。したがって、ダミーゲート電極２０４ｄｇが第１及び第２のトランジスタ２０９、２１０間の素子分離領域としてより確実に機能することができる。

次に、本発明の好ましい第３の実施形態につき説明する。第３の実施形態は、上記第２の実施形態の変形例であり、ダミーゲートトレンチの側面にフィン状部を設けないようにするための製造プロセスが異なるものである。そしてこれにより構造上も多少異なる部分があるが、機能的にはほぼ同等のものである。

図１８は、本発明の好ましい第３の実施形態による半導体装置３０の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線における略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線における略断面図、（ｄ）は（ａ）におけるＤ−Ｄ線に沿った略断面図である。本実施形態において、上記第１の実施形態による半導体装置１０と同一の構成要素については同一の番号を付しその説明を省略する。

図１８（ｄ）に示すように、本実施形態による半導体装置３０は、第１及び第２のゲートトレンチ３０３ｇｔ_１、３０３ｇｔ_２のＸ方向に沿った側面の下部に半導体基板３００の一部からなりチャネル領域の一部をなすフィン状部３１１がそれぞれ設けられている。また、第１及び第２のゲートトレンチ３０３ｇｔ_１、３０３ｇｔ_２のＸ方向に沿った側面の上部には、側壁絶縁膜３１２が設けられており、したがって、第１及び第２のゲートトレンチ３０３ｇｔ_１、３０３ｇｔ_２の上部は、側壁絶縁膜３１２を介してＳＴＩ領域２０１に接している。第１のトランジスタ３０９と第２のトランジスタ３１０においては、第１及び第２のゲート電極３０４ｇ_１，３０４ｇ_２に所定のバイアスをかけたときに形成されるチャネル領域が、第１及び第２のゲートトレンチ３０３ｇｔ_１、３０３ｇｔ_２のＹ方向に沿った側面及び底面に形成されるだけでなく、Ｘ方向に沿った側面に設けられたフィン状部３１１にも形成される。これにより、第１及び第２のトランジスタ３０９、３１０の閾値電圧を低くすることができる。一方、図１８（ｃ）に示すように、ダミーゲートトレンチ３０３ｄｇｔのＸ方向に沿った側面にはフィン状部は形成されていない。以上の構成は上記第２の実施形態による半導体装置２０と同様である。

次に、第２の実施形態と本実施形態との相違点につき説明する。本実施形態の半導体装置３０においては、図１８（ｃ）に示すように、ダミーゲートトレンチ３０３ｄｇｔのＸ方向に沿った側面はその全面が半導体基板３００の一部を介さずにＳＴＩ領域３０１に接している。すなわち、ダミーゲートトレンチ３０３ｄｇｔのＸ方向に沿った側面の上部には、側壁絶縁膜３１２は形成されていない。かかる構成により、図１８（ａ）に示すように、ＳＴＩ領域３０１により区画形成された活性領域３０２は、ダミーゲート電極３０４ｄｇの周辺において、Ｘ方向における幅が狭くなっている。また、ダミーゲートトレンチ３０３ｄｇｔの高さ方向の幅は、上部から下部まで同一である。

本実施形態は、第２の実施形態に対し、以上のような構成上の相違はある。しかし、フィン状部３１１の存在により、ダミーゲート電極３０４ｄｇを有するトランジスタの閾値電圧を第１及び第２のトランジスタ３０９、３１０よりも高くすることができ、ダミーゲート電極３０４ｄｇが第１及び第２のトランジスタ３０９、３１０間の素子分離領域としてより確実に機能することができるという効果は、本実施形態と第２の実施形態とで同様である。

次に、本発明の第３の実施形態による半導体装置３０の製造方法について説明する。

図１８〜図２５は、本実施形態による半導体装置の製造方法の各製造工程を示す図であり、各図において（ａ）は略平面図を、（ｂ）は（ａ）におけるＢ−Ｂ線に沿った略断面図を、（ｃ）は（ａ）におけるＣ−Ｃ線に沿った略断面図を、（ｄ）は（ａ）におけるＤ−Ｄ線に沿った略断面図を示している。なお、Ｄ−Ｄ線に沿った略断面図がＣ−Ｃ線に沿った略断面図と同一の場合は、図（ｄ）は省略している。

まず、図１９に示すように、半導体基板３００上に、ラインアンドスペースパターンの第１のマスク層３１３を形成する。一点鎖線で示す領域は、後に活性領域３０２となる領域であり、本実施形態では、第１のマスク層３１３は、活性領域３０２の最大幅よりも幅を狭く形成する。そして、第１のマスク層３１３を用いて半導体基板３００をエッチングし溝を形成する。

次に、図２１に示すように、第１のマスク層３１３を残した状態で、ダミーゲートトレンチ３０３ｄｇｔが形成される領域上を露出する開口３１４ｏｐを有するフォトレジスト３１４を形成する。そして、フォトレジスト３１４をマスクとして、側壁絶縁膜３１２に対してエッチングを行う。これにより、ダミーゲートトレンチ３０３ｄｇｔが形成される領域に形成されていた側壁絶縁膜のみ除去される。

フォトレジスト３１４を除去した後、図２２に示すように、第１のマスク層３１３及び側壁絶縁膜３１２をマスクとして半導体基板３００をエッチングすることにより、上記溝を掘り下げ、ＳＴＩ用トレンチ３０１ｔを形成する。

次に、第１のマスク層３１３を除去した後、図２３に示すように、ＳＴＩ用トレンチ３０１ｔを絶縁膜で埋め込み、平坦化を行うことにより、ＳＴＩ領域３０１を形成する。こうして、ＳＴＩ領域３０１によって活性領域３０２が区画形成される。

続いて、図２４に示すように、第１のゲートトレンチ３０３ｇｔ_１、第２のゲートトレンチ３０３ｇｔ_２、及びダミーゲートトレンチ３０３ｄｇｔが形成される領域を露出する第２のマスク層３１５を形成する。そして、第２のマスク層３１５、側壁絶縁膜３１２、及びＳＴＩ領域３０１をマスクとして半導体基板３００をエッチングする。これにより、第１のゲートトレンチ３０３ｇｔ_１、第２のゲートトレンチ３０３ｇｔ_２、及びダミーゲートトレンチ３０３ｄｇｔが形成される。また、これと同時に、第１のゲートトレンチ３０３ｇｔ_１、第２のゲートトレンチ３０３ｇｔ_２それぞれの側面の側壁絶縁膜３１２の下部に半導体基板３００の一部からなるフィン状部３１１が形成される。

次に、上記第１及び第２の実施形態と同様にして、キャップ絶縁膜１０６、第１のゲートトレンチ３０３ｇｔ_１、第２のゲートトレンチ３０３ｇｔ_２、及びダミーゲートトレンチ３０３ｄｇｔにそれぞれ少なくとも一部が埋め込まれた第１のゲート電極３０４ｇ_１、第２のゲート電極３０４ｇ_２、及びダミーゲート電極３０４ｄｇ、第１〜第４の拡散層１０５ａ_１、１０５ａ_２、１０５ｂ_１、１０５ｂ_２、サイドウォール絶縁膜１０７、及びコンタクトプラグ１０８を順次形成することにより、図２５に示す構造を得る。

以上説明したように、本実施形態によれば、上記第２の実施形態とは異なる製造プロセスにより、上記第１及び第２の実施形態と同様の効果が得られる半導体装置３０を形成することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態において、ダミーゲート電極を半導体基板と同一導電型（例えばＰ型）のポリシリコンで形成し、第１及び第２のゲート電極を半導体基板と異なる導電型（例えばＮ型）のポリシリコンで形成するようにしてもよい。かかる構成によれば、仕事関数差からダミーゲート電極を有するトランジスタの閾値電圧をより一層高くすることが可能となる。なお、上記のような構成とするには、ゲートトレンチ及びダミートレンチに埋め込むように全面にノンドープのポリシリコン膜を形成した後、ダミートレンチを覆うマスク層を用いてゲートトレンチのポリシリコン膜に例えばＮ型の不純物をイオン注入し、次に、ゲートトレンチを覆う別のマスク層を形成し、ダミートレンチのポリシリコン膜に例えばＰ型の不純物をイオン注入し、その後ポリシリコン膜をゲート電極及びダミーゲート電極形状にパターニングすることにより、Ｎ＋ポリシリコンからなるゲート電極とＰ＋ポリシリコンからなるダミーゲート電極を形成することができる。

本発明の好ましい第１の実施形態による半導体装置１０の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線における略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線における略断面図である。 第１の実施形態による半導体装置１０の一製造工程（第１のマスク層１１１の形成）を示す略平面図及び略断面図である。 第１の実施形態による半導体装置１０の一製造工程（ＳＴＩ領域１０１の形成）を示す略平面図及び略断面図である。 第１の実施形態による半導体装置１０の一製造工程（第２のマスク層１１２の形成）を示す略平面図及び略断面図である。 第１の実施形態による半導体装置１０の一製造工程（第１のゲートトレンチ１０３ｇｔ_１、第２のゲートトレンチ１０３ｇｔ_２、及びダミーゲートトレンチ１０３ｄｇｔの形成）を示す略平面図及び略断面図である。 第１の実施形態による半導体装置１０の一製造工程（第１のゲート電極１０４ｇ_１、第２のゲート電極１０４ｇ_２、及びダミーゲート電極１０４ｄｇの形成）を示す略平面図及び略断面図である。 本発明の好ましい第２の実施形態による半導体装置２０の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線における略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線における略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線における略断面図である。 第２の実施形態による半導体装置２０の一製造工程（第１のマスク層２１３の形成）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（側壁絶縁膜２１２の形成）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（ＳＴＩ用トレンチ２０１ｔの形成）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（ＳＴＩ領域２０１の形成）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（第１のマスク層２１３の除去）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（第１のゲートトレンチ２０３ｇｔ_１、第２のゲートトレンチ２０３ｇｔ_２、ダミーゲートトレンチ２０３ｄｇｔ、及びフィン状部２１１の形成）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（フォトレジスト２１５の形成）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（ダミーゲートトレンチ２０３ｄｇｔ側面のフィン状部２１１の除去）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（フォトレジスト２１５及び第２のマスク層２１４の除去）を示す略平面図及び略断面図である。 第２の実施形態による半導体装置２０の一製造工程（第１のゲート電極２０４ｇ_１、第２のゲート電極２０４ｇ_２、及びダミーゲート電極２０４ｄｇの形成）を示す略平面図及び略断面図である。 本発明の好ましい第３の実施形態による半導体装置３０の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線における略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線における略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線における略断面図である。 第３の実施形態による半導体装置３０の一製造工程（第１のマスク層３１３の形成及び半導体基板３００のエッチング）を示す略平面図及び略断面図である。 第３の実施形態による半導体装置３０の一製造工程（側壁絶縁膜３１２の形成）を示す略平面図及び略断面図である。 第３の実施形態による半導体装置３０の一製造工程（フォトレジスト３１４の形成）を示す略平面図及び略断面図である。 第３の実施形態による半導体装置３０の一製造工程（ＳＴＩ用トレンチ３０１ｔの形成）を示す略平面図及び略断面図である。 第３の実施形態による半導体装置３０の一製造工程（ＳＴＩ領域３０１の形成）を示す略平面図及び略断面図である。 第３の実施形態による半導体装置３０の一製造工程（第２のマスク層３１５の形成及び第１のゲートトレンチ３０３ｇｔ_１、第２のゲートトレンチ３０３ｇｔ_２、及びダミーゲートトレンチ３０３ｄｇｔの形成）を示す略平面図及び略断面図である。 第３の実施形態による半導体装置３０の一製造工程（第１のゲート電極３０４ｇ_１、第２のゲート電極３０４ｇ_２、及びダミーゲート電極３０４ｄｇの形成）を示す略平面図及び略断面図である。 一般的なＤＲＡＭのメモリセルトランジスタの構造を示す図であり、（ａ）が略平面図、（ｂ）が（ａ）のＢ−Ｂ線における略断面図である。 図２６のメモリセルトランジスタにおいて隣接する活性領域間が狭くなった場合の構造を示す図であり、（ａ）が略平面図、（ｂ）が（ａ）のＢ−Ｂ線における略断面図である。

符号の説明

１０．２０，３０ 半導体装置
１００，２００，３００，４００ 半導体基板
１０１，２０１，３０１，４０１，５０１ ＳＴＩ領域
１０１ｔ，２０１ｔ，３０１ｔ ＳＴＩ用トレンチ
１０２，２０２，３０２，４０２，５０２ 活性領域
１０３ｇｔ_１，１０３ｇｔ_２，２０３ｇｔ_１，２０３ｇｔ_２，３０３ｇｔ_１，３０３ｇｔ_２ ゲートトレンチ
１０３ｄｇｔ，２０３ｄｇｔ，３０３ｄｇｔ ダミーゲートトレンチ
１０４ｄｇ，２０４ｄｇ，３０４ｄｇ ダミーゲート電極
１０４ｇ_１，１０４ｇ_２，２０４ｇ_１，２０４ｇ_２，３０４ｇ_１，３０４ｇ_２，４０３ ゲート電極
１０５ａ_１，１０５ａ_２，１０５ｂ_１，１０５ｂ_２，４０４，５０４ 拡散層
１０６，４０５ キャップ絶縁膜
１０７，４０６ サイドウォール絶縁膜
１０８，４０７ コンタクトプラグ
１０９，１１０，２０９，２１０，３０９，３１０ トランジスタ
１１１，１１２，２１３，２１４，３１３，３１５ マスク層
２１１，３１１ フィン状部
２１２，３１２ 側壁絶縁膜
２１５，３１４ フォトレジスト
２１５ｏｐ，３１４ｏｐ フォトレジストの開口

Claims (11)

1. 半導体基板に設けられＳＴＩ領域により区画形成され第１の方向に延在する活性領域と、
   前記活性領域内に設けられた第１のゲートトレンチ、第２のゲートトレンチ、及びダミーゲートトレンチと、
   前記活性領域を横切る第２の方向に延在し、前記第１のゲートトレンチ、前記第２のゲートトレンチ、及び前記ダミーゲートトレンチ内にそれぞれ少なくとも一部が埋め込まれた第１のゲート電極、第２のゲート電極、及びダミーゲート電極と、
   前記第１のゲート電極の両側にそれぞれ設けられた第１及び第２の拡散層と、
   前記第２のゲート電極の両側にそれぞれ設けられた第３及び第４の拡散層とを備え、
   前記第１のゲート電極と前記第１及び第２の拡散層とにより第１のトランジスタが構成され、
   前記第２のゲート電極と前記第３及び第４の拡散層とにより第２のトランジスタが構成され、
   前記ダミーゲート電極は前記第２の拡散層と前記第３の拡散層との間に配置され、前記第１のトランジスタと前記第２のトランジスタとを絶縁分離することを特徴とする半導体装置。
2. 前記第１及び第２のゲートトレンチの前記第１の方向に沿った側面の少なくとも一部に接して前記半導体基板の一部からなりチャネル領域の一部をなすフィン状部がそれぞれ設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１及び第２のゲートトレンチの前記側面の上部は側壁絶縁膜を介して前記ＳＴＩ領域に接していることを特徴とする請求項２に記載の半導体装置。
4. 前記ダミーゲートトレンチの前記第１の方向に沿った側面は前記半導体基板の一部を介さずに前記ＳＴＩ領域に接していることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記ダミーゲートトレンチの前記側面の上部は側壁絶縁膜を介して前記ＳＴＩ領域に接していることを特徴とする請求項２又は３に記載の半導体装置。
6. 前記ダミーゲート電極と前記第２及び第３の拡散層とにより構成されるトランジスタは常時オフ状態であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 半導体基板に第１の方向に延在する複数の溝を形成する第１の工程と、
   前記溝を絶縁膜で埋め込むことによりＳＴＩ領域を形成する第２の工程と、
   前記ＳＴＩ領域により区画形成され前記第１の方向に延在する活性領域内に第１のゲートトレンチ、第２のゲートトレンチ、及びダミーゲートトレンチを形成する第３の工程と、
   前記活性領域を横切る第２の方向に延在し前記第１のゲートトレンチ、前記第２のゲートトレンチ、及び前記ダミーゲートトレンチ内にそれぞれ少なくとも一部が埋め込まれた第１のゲート電極、第２のゲート電極、及びダミーゲート電極を形成する第４の工程と、
   前記第１のゲート電極の両側にそれぞれ第１及び第２の拡散層を形成して前記第１のゲート電極と前記第１及び第２の拡散層からなる第１のトランジスタを形成するとともに前記第２のゲート電極の両側にそれぞれ第３及び第４の拡散層を形成して前記第２のゲート電極と前記第３及び第４の拡散層からなる第２のトランジスタを形成する第５の工程とを備え、
   前記ダミーゲート電極は前記第２の拡散層と前記第３の拡散層との間に形成され、前記第１のトランジスタと前記第２のトランジスタとを絶縁分離することを特徴とする半導体装置の製造方法。
8. 前記第１の工程は、
   半導体基板上に前記第１の方向に延在するラインアンドスペースパターンの第１のマスク層を形成する第１のステップと、
   前記第１のマスク層を用いて前記半導体基板に前記溝の一部となる第１のトレンチを形成する第２のステップと、
   少なくとも前記第１及び第２のゲートトレンチが形成される領域において前記第１のトレンチの内側面に側壁絶縁膜を形成する第３のステップと、
   前記第１のマスク層及び前記側壁絶縁膜をマスクとして前記半導体基板の前記第１のトレンチの下に前記溝の一部となる第２のトレンチを形成する第４のステップとを有することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第３の工程は、
   前記第１のゲートトレンチ、前記第２のゲートトレンチ、及び前記ダミーゲートトレンチが形成される領域を露出する第２のマスク層を形成する第５のステップと、
   前記第２のマスク層及び前記側壁絶縁膜をマスクとして前記半導体基板に前記第１のゲートトレンチ、前記第２のゲートトレンチ、及び前記ダミーゲートトレンチを形成することにより前記側壁絶縁膜の下に前記半導体基板の一部からなるフィン状部を形成する第６のステップとを有することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第３の工程は、前記ダミーゲートトレンチが形成される領域に形成された前記フィン状部を除去する除去するステップをさらに有することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記第３のステップにおいて、前記ダミーゲートトレンチが形成される領域においても前記第１のトレンチの内側面に側壁絶縁膜が形成され、
    前記第３のステップと前記第４のステップとの間に、前記ダミーゲートトレンチが形成される領域に形成された前記側壁絶縁膜を除去するステップをさらに備えることを特徴とする請求項８又は９に記載の半導体装置の製造方法。

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