JP2011024023A - 時間ａｄ変換器及び固体撮像装置 - Google Patents

Abstract

【課題】容易な回路構成で環境補正する時間ＡＤ変換器および当該時間ＡＤ変換器を用いた固体撮像装置を提供する。
【解決手段】時間ＡＤ変換器が、ｎ個（ｎは２以上の自然数）の遅延ユニット（不図示）を有するＲＤＬ１０１と、ＲＤＬ１０１の出力を利用してアナログ信号に対応するデジタル信号を生成するデジタル信号生成部１０２と、外部環境信号に応じてｎ個の遅延ユニット（不図示）に入力される電流を制御するＲＤＬ制御部１１０と、を備える。
【選択図】図１

Description

本発明は、時間ＡＤ変換器及び固体撮像装置に関する。

従来の時間ＡＤ変換器の一例として、特許文献1及び２に示す時間ＡＤ変換器が知られている。図２１は、従来の時間ＡＤ変換器の構成を示す図である。時間ＡＤ変換器３は、遅延ユニットとして一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路である１個の否定論理積回路ＮＡＮＤ及び複数のインバータ回路ＩＮＶとをリング状に連結する円環遅延回路１０と、円環遅延回路１０からの出力信号を計測するカウンタ１２及びエンコーダ１４と、カウンタ１２からの出力信号を保持するラッチ回路１６と、エンコーダ１４からの出力信号を保持するラッチ回路１８と、ラッチ回路１６及びラッチ回路１８からの出力信号を加算して保持するラッチ回路２０と、ラッチ回路２０を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する演算器２２を備える。

円環遅延回路１０内の否定論理積回路ＮＡＮＤ及びインバータＩＮＶには、電源ライン１１ａを介して電源が供給される。また、電源ライン１１ａには、ＡＤ変換の対象であるアナログ信号Ｖ_ｉｎの入力端子２ａが接続される。

次に、ＡＤ変換器３の動作を説明する。円環遅延回路１０は、１個の否定論理積回路ＮＡＮＤ及び複数のインバータＩＮＶが連結されたリング状の回路にパルス信号ＳｔａｒｔＰを周回させる。

カウンタ１２は、円環遅延回路１０内におけるパルス信号ＳｔａｒｔＰの周回数をカウントし、二進数のデジタルデータとして出力する。ここで、円環遅延回路１０は、アナログ信号Ｖ_ｉｎ及びクロック（ＣＬＫ）信号ＣＫｓの周期に応じて特性が変わる。これにより、パルス信号ＳｔａｒｔＰの伝播遅延時間は、アナログ信号Ｖ_ｉｎ及びクロック（ＣＬＫ）信号ＣＫｓの周期に応じて変化する。

エンコーダ１４は、円環遅延回路１０内を周回中のパルス信号ＳｔａｒｔＰの位置を検出し、二進数のデジタルデータとして出力する。

ラッチ回路１６は、カウンタ１２から出力されるデジタルデータをラッチする。ラッチ回路１８は、エンコーダ１４から出力されるデジタルデータをラッチする。ラッチ回路２０は、ラッチ回路１６からのデジタルデータを上位ビットとし、ラッチ回路１８からのデジタルデータを下位ビットとして取り込み、これらのデジタルデータを加算することにより、ＣＬＫ信号ＣＫｓの周期におけるアナログ信号Ｖ_ｉｎに応じたに二進数のデジタルデータを生成する。

演算器２２は、ラッチ回路２０に保持された後のデジタルデータと、ラッチ回路２０に保持される前のデジタルデータとの差分を演算し、外部の後段回路に出力する。

図２２は、アナログ信号Ｖ_ｉｎと伝播遅延時間とサンプリング周期を示す図である。図２２（Ａ）は、円環遅延回路１０において、アナログ信号Ｖ_ｉｎに従い、伝播遅延時間が変化することを示している。縦軸はアナログ信号Ｖ_ｉｎ及び伝播遅延時間を示す。横軸は時間を示す。図２２（Ｂ）は、上述のＡＤ変換器３が、デジタルデータＤＴ１，ＤＴ２，ＤＴ３，…，をＣＬＫ信号ＣＫｓに応じて周期的に出力することを示している。

特許文献２には、上述のＡＤ変換器を用いて外部環境（特許文献２では温度）に応じてアナログ信号Ｖ_ｉｎ（信号電圧）とカウント値との関係を補正（以下、「環境補正」と称する）することが述べられている。

特開平５−２５９９０７号公報 特開２００４−２７４１５７号公報

渡辺高元、外２名 著、「Ａｎ ＡＬＬ−Ｄｉｇｉｔａｌ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ Ｗｉｔｈ １２−μＶ／ＬＳＢ Ｕｓｉｎｇ Ｍｏｖｉｎｇ−Ａｖｅｒａｇｅ Ｆｉｌｔｅｒｉｎｇ」、「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３８，ＮＯ．１，ＪＡＮＵＡＲＹ２００３」、２００３年１月、ｐ．１２０−１２５

しかしながら、従来の時間ＡＤ変換器は、時間ＡＤ変換器外で上述の環境補正を行っていた。このため、時間ＡＤ変換器を用いた固体撮像装置は、その回路規模が増大してしまうという問題があった。

本発明は、上記事情に鑑みてなされたものであり、容易な回路構成で環境補正する時間ＡＤ変換器および当該時間ＡＤ変換器を用いた固体撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたものであり、ｎ個（ｎは２以上の自然数）の遅延ユニットを有する円環遅延回路と、前記円環遅延回路の出力を利用してアナログ信号に対応するデジタル信号を生成するデジタル信号生成部と、外部環境信号に応じて前記ｎ個の遅延ユニットに入力される電流を制御する円環遅延回路制御部と、を備えることを特徴とする時間ＡＤ変換器である。

また本発明は、前記外部環境信号が、前記デジタル信号生成部から出力されたカウント値であることを特徴とする時間ＡＤ変換器である。

また本発明は、前記円環遅延回路制御部が、i個（iは２以上の自然数）の前記アナログ信号に対応した電流源と、前記外部環境信号に応じて前記i個の電流源のうちｊ個（ｊは１以上i以下の自然数）の前記電流源の出力を前記ｎ個の前記遅延ユニットに入力するよう制御する電流制御部と、を備えることを特徴とする時間ＡＤ変換器である。

また本発明は、前記円環遅延回路制御部が、アナログ信号入力端子と基準電位端子との間で各々の前記ｎ個の前記遅延ユニットと直列に接続される可変抵抗と、前記外部環境信号に応じて前記可変抵抗の抵抗値を制御する電流制御部と、を備えることを特徴とする時間ＡＤ変換器である。

また本発明は、前記円環遅延回路制御部が、アナログ信号入力端子と基準電位端子との間で対応する前記遅延ユニットと１対１の関係で直列に接続される可変抵抗と、前記外部環境信号に応じて前記可変抵抗の抵抗値を制御する電流制御部と、を備えることを特徴とする時間ＡＤ変換器である。

また本発明は、前記円環遅延回路制御部が、所定の電圧を前記円環遅延回路に入力し、前記円環遅延回路の出力から前記外部環境信号を生成し、前記外部環境信号に応じて前記遅延ユニットに流れる電流を制御する電流制御部、を備えることを特徴とする時間ＡＤ変換器である。

また本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、前記画素信号に応じたアナログ信号をＡＤ変換の対象とする請求項１から６のいずれか１つに記載の時間ＡＤ変換器と、を備えることを特徴とする固体撮像装置である。

本発明によれば、時間ＡＤ変換器は、外部環境変化（温度、電源電圧、プロセス等）に応じ、アナログ信号とデジタル信号との関係を容易な回路構成で環境補正することができる。同様に、当該時間ＡＤ変換器を用いた固体撮像装置は、容易な回路構成で環境補正することができる。

本発明の第１の実施形態における時間ＡＤ変換器の構成例を示す図である。 図１のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成の第１の例を示した図である。 図１のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成の第２の例を示した図である。 図１のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成図を示した第３の例である。 図１のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成図を示した第４の例である。 本発明の第２の実施形態における時間ＡＤ変換器の構成例を示す図である。 図６のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第１の例である。 図６のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成図を示した第２の例である。 図６のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第３の例である。 図６のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第４の例である。 本発明の第３の実施形態における時間ＡＤ変換器の構成例を示す図である。 図１１のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第１の例である。 図１１のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第２の例である。 図１１のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第３の例である。 図１１のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第４の例である。 本発明の第４の実施形態における時間ＡＤ変換器の構成例を示す図である。 本発明の第５の実施形態における（Ｃ）ＭＯＳ固体撮像装置の概略構成図である。 読出電流源部２０５の構成例を示す図である。 アナログ処理部２０７の構成例を示す図である。 入力選択部２０８の構成例を示す図である。 従来の時間ＡＤ変換器の構成を示す図である。 アナログ信号Ｖ_ｉｎと伝播遅延時間とサンプリング周期を示す図である。

[第１の実施形態]
以下、本発明の実施の形態について図を参照しながら説明する。図１は、本発明の第１の実施形態における時間ＡＤ変換器の構成例を示す図である。時間ＡＤ変換器は、ｎ個（ｎは２以上の自然数）の遅延ユニットを有する円環遅延回路であるＲＤＬ（Ｒｉｎｇ Ｄｅｌａｙ Ｌｉｎｅ）１０１と、ＲＤＬ１０１の出力からデジタル信号を生成するデジタル信号生成部１０２と、ＲＤＬ制御部１１０を備える。

ＲＤＬ制御部１１０は、デジタル信号生成部１０２で生成されたデジタル信号を外部環境信号として用いる電流制御部１１５と、可変電流源１１６を備える。以下、外部環境信号は、外部環境変化（温度、電源電圧、プロセス等）に応じて変化するカウント値である。可変電流源１１６は、ＡＤ変換の対象であるアナログ信号に応じた電流を供給するｉ個（ｉは２以上の自然数）の電流源１２０（図２〜図５）を備える。また、可変電流源１１６は、電流制御部１１５からの制御信号に基づいて、ＲＤＬ１０１に電流を供給する電流源１２０（図２〜図５）の個数を制御することで、その個数に応じた電流をＲＤＬ１０１に供給する。

図２は、図１のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成の第１の例を示した図である。図２において、ＲＤＬ１０１は、遅延ユニットである各反転回路（ＮＡＮＤ回路、ＩＮＶ回路）を有する。また、可変電流源１１６は、アナログ信号に応じた電流を供給する３個の電流源１２０を有する。

次に、本実施形態の動作について説明する。説明を容易にするために、ＡＤ変換の対象であるアナログ信号は１〜２［Ｖ］とし、可変電流源１１６からＲＤＬ１０１に供給される電流値と、デジタル信号生成部１０２から出力されるデジタル信号および外部環境信号には比例関係があるものとする。また、可変電流源１１６が備える３個の電流源１２０は、各電流源の電流値が略等しくなるように構成されるものとする。

更に、基準状態（温度：Ｔｙｐｉｃａｌ、電圧：Ｔｙｐｉｃａｌ、プロセス：Ｔｙｐｉｃａｌ）において、可変電流源１１６から電流源１個分の電流がＲＤＬ１０１に供給される場合に、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、１〜２［Ｖ］に応じ、５００〜１０００[カウント]であるものとする。

これより、基準状態、且つ、可変電流源１１６から電流源２個分の電流がＲＤＬ１０１に供給される場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、１０００〜２０００[カウント]となる。また、基準状態、且つ、可変電流源１１６から電流源３個分の電流がＲＤＬ１０１に供給される場合、デジタル信号生成部１０２から出力されるデジタル信号および外部環境信号は、１５００〜３０００[カウント]となる。

いま、基準状態、且つ、可変電流源１１６から電流源２個分の電流がＲＤＬ１０１に供給された状態を状態Ａ（環境Ａ）と定義する。以下、状態Ａ（環境Ａ）、状態Ｂ（環境Ｂ）及び状態Ｃ（環境Ｃ）は、それぞれ異なる状態である。

また、状態Ａ（環境Ａ）から状態Ｃ（環境Ｃ）へ変化したと判定する閾値レベルＣを６６７[カウント]と定義する。また、状態Ａ（環境Ａ）から状態Ｂ（環境Ｂ）へ変化したと判定する閾値レベルＢを４０００[カウント]と定義する。なお、これらの閾値レベルの値は一例である。

ここで、状態Ａ（環境Ａ）から状態Ｂ（環境Ｂ）に変化したことで、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号が閾値レベルＢである４０００[カウント]以上に達したとする。この場合、電流制御部１１５は外部環境信号に基づいて可変電流源１１６に制御信号を出力することで、可変電流源１１６のスイッチ１２１が１個だけ有効となるように制御する。これにより、可変電流源１１６からは電流源１個分の電流がＲＤＬ１０１に供給されるので、ＲＤＬ１０１を流れる電流が状態Ａの場合の半分となり、デジタル信号生成部１０２が出力するデジタル信号も状態Ａの場合の半分となる。

次に、状態Ａ（環境Ａ）から状態Ｃ（環境Ｃ）に変化したことで、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号が閾値レベルＣである６６７[カウント]以下に達したとする。この場合、電流源制御部１１５が外部環境信号に基づいて可変電流源１１６に制御信号を出力することで、可変電流源１１６のスイッチ１２１が３個とも有効になる。これにより、可変電流源１１６からは電流源３個分の電流がＲＤＬ１０１に供給されるので、ＲＤＬ１０１を流れる電流が状態Ａの場合の１．５倍となり、デジタル信号生成部１０２が出力するデジタル信号も状態Ａの場合の１．５倍となる。
尚、環境補正に用いる外部環境信号としては、複数個（望ましくは、統計的処理が可能となる複数個）の外部環境信号およびそれに基づいて判断することが望ましい。

このようにして、電流制御部１１５は、外部環境の変化により著しく増減したデジタル信号を状態Ａ（環境Ａ）に略等しくなるように抑圧（補正）することができる。尚、この動作および制御はあくまでも一例であり、これに限る必要はない。

図３は、図１のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成の第２の例を示した図である。すなわち、図３は、遅延ユニットである各反転回路（ＮＡＮＤ回路１２３、ＩＮＶ回路１２４及び１２５）を有するＲＤＬ１０１と、アナログ信号に応じた電流を供給する５個の電流源１２０を有する可変電流源１１６を示す図である。なお、ＲＤＬ１０１は、図示しない複数のＩＮＶ回路を次段以降にも有し、その最終段（図３の「前段から」）のＩＮＶ回路の出力は、ＮＡＮＤ回路１２３に入力される。

次に、本実施形態の動作について説明する。説明を容易にするために、ＡＤ変換の対象として想定されるアナログ信号は１〜２［Ｖ］とし、ＲＤＬ１０１に流れる電流値とデジタル信号生成部１０２からのデジタル信号および外部環境信号には比例関係があるものとする。

また、可変電流源１１６を構成する５個の電流源１２０は、各電流源の電流値は略等しくなるように構成されるものとする。更に、基準状態（温度：Ｔｙｐｉｃａｌ、電圧：Ｔｙｐｉｃａｌ、プロセス：Ｔｙｐｉｃａｌ）において、可変電流源１１６から電流源１個分の電流がＲＤＬ１０１に供給される場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、５００〜１０００[カウント]となるものする。

これより、可変電流源１１６から電流源２個分の電流がＲＤＬ１０１に供給される場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、１０００〜２０００[カウント] となる。また、可変電流源１１６から電流源３個分の電流がＲＤＬ１０１に供給される場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、１５００〜３０００[カウント] となる。また、可変電流源１１６から電流源４個分の電流がＲＤＬ１０１に供給される場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、２０００〜４０００[カウント] となる。また、可変電流源１１６から電流源５個分の電流がＲＤＬ１０１に供給される場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、２５００〜５０００[カウント]となる。

基準状態、且つ、可変電流源１１６から電流源３個分の電流がＲＤＬ１０１に供給された状態を状態Ａ（環境Ａ）と定義する。また、状態Ａ（環境Ａ）から状態Ｅ（環境Ｅ）へ変化したと判定する閾値レベルＥを９００[カウント] と定義する。また、状態Ａ（環境Ａ）から状態Ｄ（環境Ｄ）へ変化したと判定する閾値レベルＤを１１２５[カウント] と定義する。また、状態Ａ（環境Ａ）から状態Ｂ（環境Ｂ）へ変化したと判定する閾値レベルＢを４５００[カウント] と定義する。また、状態Ａ（環境Ａ）から状態Ｃ（環境Ｃ）へ変化したと判定する閾値レベルＣを９０００[カウント]と定義する。なお、これらの閾値レベルの値は一例である。また、これらの閾値レベルの値は、例えば時間ＡＤ変換器の調整工程でメモリー（不図示）に記憶され、電流制御部１１５がこの値を適時参照するようにしてもよい。

ここで、状態Ａ（環境Ａ）から状態Ｂ（環境Ｂ）に変化したことで、デジタル信号生成部１０２でのデジタル信号及び外部環境信号が閾値レベルＢである４５００[カウント]以上（９０００[カウント]以下）に達したとする。この場合、電流制御部１１５が外部環境信号に基づいて可変電流源１１６に制御信号を出力することで、可変電流源１１６のスイッチ１２１が２個だけ有効になる。これにより、可変電流源１１６からは電流源２個分の電流がＲＤＬ１０１に供給されるので、ＲＤＬ１０１を流れる電流が小さくなり、デジタル信号生成部１０２が出力するデジタル信号も小さくなる。

次に、状態Ａ（環境Ａ）から状態Ｃ（環境Ｃ）に変化したことでデジタル信号生成部１０２でのデジタル信号および外部環境信号が閾値レベルＣである９０００[カウント]以上に達したとする。この場合、電流制御部１１５が外部環境信号に基づいて可変電流源１１６に制御信号を出力することで、可変電流源１１６のスイッチ１２１が１個だけ有効になる。これにより、可変電流源１１６からは電流源１個分の電流がＲＤＬ１０１に供給されるので、ＲＤＬ１０１を流れる電流が更に小さくなり、デジタル信号生成部１０２が出力するデジタル信号も更に小さくなる。

次に、状態Ａ（環境Ａ）から状態Ｄ（環境Ｄ）に変化したことでデジタル信号生成部１０２が出力するデジタル信号および外部環境信号が閾値レベルＤである（９００[カウント]以上）１１２５[カウント]以下に達したとする。この場合、電流制御部１１５が外部環境信号に基づいて可変電流源１１６に制御信号を出力することで、可変電流源１１６のスイッチ１２１が４個だけ有効になる。これにより、可変電流源１１６からは電流源４個分の電流がＲＤＬ１０１に供給されるので、ＲＤＬ１０１を流れる電流が大きくなり、デジタル信号生成部１０２が出力するデジタル信号も大きくなる。

次に、状態Ａ（環境Ａ）から状態Ｅ（環境Ｅ）に変化したことでデジタル信号生成部１０２が出力するデジタル信号および外部環境信号が閾値レベルＥである９００[カウント]以下に達したとする。この場合、電流制御部１１５が外部環境信号に基づいて可変電流源１１６に制御信号を出力することで、可変電流源１１６のスイッチ１２１が５個だけ有効になる。これにより、可変電流源１１６からは電流源５個分の電流がＲＤＬ１０１に供給されるので、ＲＤＬ１０１を流れる電流が更に大きくなり、デジタル信号生成部１０２でのデジタル信号も更に大きくなる。
尚、環境補正に用いる外部環境信号としては、複数個（望ましくは、統計的処理が可能となる複数個）の外部環境信号およびそれに基づいて判断することが望ましい。

これにより、外部環境変化により著しく増減したデジタル信号を状態Ａ（環境Ａ）に略等しくなるように抑圧することができる。尚、この動作および制御はあくまでも一例であり、これに限る必要はない。上記２例では、ｉ＝３個および５個の電流源で可変電流源１１６を構成した場合を示したが、この構成に限る必要はない。また、可変電流源１１６を構成する各電流源は、それぞれ同様の構成である必要もない。

図４は、図１のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成図を示した第３の例である。図４は、ＲＤＬ１０１と可変電流源１１６との接続関係が図２と異なる。すなわち、電流源１２０及びスイッチ１２１は、遅延ユニット（ＮＡＮＤ回路１２３、複数のＩＮＶ回路）の下側電源に接続され、基本的にそれ以外は図２と同様である。

図５は、図１のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成図を示した第４の例である。図５は、ＲＤＬ１０１と可変電流源１１６との接続関係が図３と異なる。すなわち、電流源１２０及びスイッチ１２１は、遅延ユニット（ＮＡＮＤ回路１２３、複数のＩＮＶ回路）の下側電源に接続され、基本的にそれ以外は図３と同様である。

以上説明したように、本提案の構成では、円環遅延回路であるＲＤＬに流れる電流値をデジタル的に制御することで、時間ＡＤ変換器は容易な回路構成で環境補正することが可能となる。

[第２の実施形態]
図６は、本発明の第２の実施形態における時間ＡＤ変換器の構成例を示す図である。時間ＡＤ変換器は、ｎ個（ｎは２以上の自然数）の遅延ユニットを有する円環遅延回路であるＲＤＬ１０１と、ＲＤＬ１０１の出力からデジタル信号を生成するデジタル信号生成部１０２と、ＲＤＬ制御部１１０を備える。

ＲＤＬ制御部１１０は、電流制御部１１５と可変抵抗１１７を備える。電流制御部１１５は、デジタル信号生成部１０２で生成されたデジタル信号を外部環境信号として用いる。可変抵抗１１７は、ＡＤ変換の対象であるアナログ信号をＲＤＬ１０１へ入力するためのアナログ信号入力端子と、基準電位端子との間で各々のｎ個の遅延ユニットと直列に接続される抵抗素子を備える。また、その抵抗値は、電流制御部１１５からの制御信号に基づいて制御される。

図７は、図６のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第１の例である。可変抵抗１１７は、アナログ信号入力端子２ａと基準電位端子（図７では下側電源端子１ｂ）との間に設けられる。

次に、本実施形態の動作について説明する。説明を容易にするために、ＡＤ変換の対象として想定されるアナログ信号は１〜２[Ｖ]とし、ＲＤＬ１０１に流れる電流値を制御する抵抗値とデジタル信号生成部１０２からのデジタル信号および外部環境信号には比例関係があるものとする。

また、可変抵抗１１７の抵抗値は、抵抗値：大、抵抗値：中、抵抗値：小、の３段階に可変されるものとし、更に、基準状態（温度：Ｔｙｐｉｃａｌ、電圧：Ｔｙｐｉｃａｌ、プロセス：Ｔｙｐｉｃａｌ）において、可変抵抗１１７の抵抗値が抵抗値：小の場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、５００〜１０００[カウント] となるものする。

これにより、可変抵抗１１７の抵抗値が抵抗値：中の場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、１０００〜２０００[カウント] となる。また、可変抵抗１１７の抵抗値が抵抗値：小の場合、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号は、１５００〜３０００[カウント]となる。

基準状態、且つ、可変抵抗１１７の抵抗値が抵抗値：中である状態を状態Ａ（環境Ａ）と定義する。また、状態Ａ（環境Ａ）から状態Ｃ（環境Ｃ）へ変化したと判定する閾値レベルＣを６６７[カウント] と定義する。また、状態Ａ（環境Ａ）から状態Ｂ（環境Ｂ）へ変化したと判定する閾値レベルＢを４０００[カウント] と定義する。なお、これらの閾値レベルの値は一例である。

ここで、状態Ａ（環境Ａ）から状態Ｂ（環境Ｂ）に変化したことで、デジタル信号生成部１０２が出力するデジタル信号および外部環境信号が閾値レベルＢである４０００[カウント]以上に達したとする。この場合、電流制御部１１５が外部環境信号に基づいて可変抵抗１１７に制御信号を出力することにより、可変抵抗１１７の抵抗値を抵抗値：大となるよう制御する。これにより、ＲＤＬ１０１を流れる電流が小さくなり、デジタル信号生成部１０２が出力するデジタル信号も小さくなる。

次に、状態Ａ（環境Ａ）から状態Ｃ（環境Ｃ）に変化したことでデジタル信号生成部１０２が出力するデジタル信号および外部環境信号が閾値レベルＣである６６７[カウント]以下に達したとする。この場合、電流源制御部１１５が外部環境信号に基づいて可変抵抗１１７に制御信号を出力することで、可変抵抗１１７の抵抗値を抵抗値：小となるよう制御する。これにより、ＲＤＬ１０１を流れる電流が大きくなり、デジタル信号生成部１０２でのデジタル信号も大きくなる。
尚、環境補正に用いる外部環境信号としては、複数個（望ましくは、統計的処理が可能となる複数個）の外部環境信号およびそれに基づいて判断することが望ましい。

このようにして、電流制御部１１５は、外部環境の変化により著しく増減したデジタル信号を状態Ａ（環境Ａ）に略等しくなるように抑圧することができる。尚、この動作および制御はあくまでも一例であり、これに限る必要はない。本実施形態では、可変抵抗１１７の抵抗値を抵抗値：大／抵抗値：中／抵抗値：小の３通りを想定して説明したが、これに限る必要はない。

図８は、図６のＲＤＬ１０１（の一部分拡大）および可変電流源１１６の詳細構成図を示した第２の例である。図７と異なるのは、可変抵抗１１７にＰＭＯＳトランジスタを用いた点である。尚、可変抵抗１１７にＮＭＯＳトランジスタを用いても構わないし、それ以外のトランジスタを用いても構わない。

図９は、図６のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第３の例である。図９は、可変抵抗１２２がアナログ信号Ｖ_ｉｎの入力端子２ａと下側電源端子１ｂの間に接続されているが、基本的にそれ以外は図７と同様である。また、図１０は、図６のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第４の例である。図１０は、トランジスタ１２６がアナログ信号Ｖ_ｉｎの入力端子２ａと下側電源端子１ｂの間に接続されているが、基本的にそれ以外は図８と同様である。

以上説明したように、本提案の構成では、円環遅延回路であるＲＤＬに流れる電流値の制御に用いる制御素子数を第１の実施形態よりも低減することが可能となる。

[第３の実施形態]
図１１は、本発明の第３の実施形態における時間ＡＤ変換器の構成例を示す図である。時間ＡＤ変換器は、ｎ個（ｎは２以上の自然数）の遅延ユニットを有する円環遅延回路であるＲＤＬ１０１と、ＲＤＬ１０１の出力からデジタル信号を生成するデジタル信号生成部１０２と、ＲＤＬ制御部１１０を備える。

ＲＤＬ制御部１１０は、デジタル信号生成部１０２で生成されたデジタル信号を外部環境信号として用いる電流制御部１１５と、可変抵抗１１７を備える。可変抵抗１１７は、ＡＤ変換の対象であるアナログ信号をＲＤＬ１０１へ入力するためのアナログ信号入力端子と、基準電位端子との間で対応する遅延ユニットと１対１の関係で直列に接続される可変抵抗を備える。また、その抵抗値は、電流制御部１１５からの制御信号に基づいて制御される。

図１２は、図１１のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第１の例である。可変抵抗１１７は、アナログ信号入力端子２ａと基準電位端子（本図では下側電源端子１ｂ）との間に設けられる。本実施形態の動作は、第２の実施形態と同様である。

図１３は、図１１のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第２の例である。図１２と異なるのは、可変抵抗１１７にＮＭＯＳトランジスタを用いた点である。尚、可変抵抗１１７にＰＭＯＳトランジスタを用いも構わないし、それ以外のトランジスタを用いても構わない。

図１４は、図１１のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第３の例である。可変抵抗１１７は、アナログ信号入力端子２ａと基準電位端子（図１４では下側電源端子１ｂ）との間に設けられる。ただし、可変抵抗１１７は、ＲＤＬ１０１を構成する遅延ユニットのうちの対応するＩＮＶ回路にのみ接続される。例えば、可変抵抗１２９はＩＮＶ回路１２４に接続され、可変抵抗１３０はＩＮＶ回路１２５に接続される。本実施形態の動作は、第２の実施形態と同様である。

図１５は、図１１のＲＤＬ１０１（の一部分拡大）および可変抵抗１１７の詳細構成図を示した第４の例である。図１４と異なるのは、可変抵抗１１７にＮＭＯＳトランジスタを用いた点である。尚、可変抵抗１１７にＰＭＯＳトランジスタを用いても構わないし、それ以外のトランジスタを用いても構わない。

以上説明したように、本提案の構成では、円環遅延回路であるＲＤＬを構成する遅延ユニット毎での電流制御が可能となる。

[第４の実施形態]
図１６は、本発明の第４の実施形態における時間ＡＤ変換器の構成例を示す図である。本実施形態では、ＲＤＬ制御部１１０に電圧印加部１１９を設けた点のみが第１〜３の実施形態と異なる。

電圧印加部１１９は、予め決められた所定の電圧であるテスト電圧をＲＤＬ１０１に出力する。予め決められた所定の電圧を用いることで、電流制御部１１５は、外部環境を正確に反映した精度の高い外部環境信号を得ることが可能となる。

次に、本実施形態の環境補正動作について説明する。まず、基準状態（基準環境）において、電圧印加部１１９はＲＤＬ１０１にテスト電圧を入力する。その場合にデジタル信号生成部１０２が出力するデジタル信号を以下、基準デジタル信号と称する。また、基準デジタル信号に基づいた外部環境信号を以下、基準外部信号と称する。なお、外部環境信号は、基準デジタル信号から分岐された信号であるため、基準デジタル信号と等しい。

以下では、説明を容易にするために、外部環境状態を状態Ａ（環境Ａ）、状態Ｂ（環境Ｂ）、及び状態Ｃ（環境Ｃ）の３状態に分類する。状態Ａ（環境Ａ）では、デジタル信号Ａが基準デジタル信号に略等しく、外部環境信号も基準外部環境信号に略等しいものとする。また、状態Ｂ（環境Ｂ）では、デジタル信号Ｂが基準デジタル信号より大きく、外部環境信号も基準外部環境信号より大きいものとする。また、状態Ｃ（環境Ｃ）では、デジタル信号Ｃが基準デジタル信号より小さく、外部環境信号も基準外部環境信号より小さいものとする。

最初に、電流制御部１１５は、環境補正前の状態（環境）で外部環境信号を取得する。このため電流制御部１１５は、電圧印加部１１９からＲＤＬ１０１にテスト電圧を出力させた状態で、外部環境信号を取得する。

次に、電流制御部１１５は、取得した外部環境信号と基準外部環境信号とを比較し、環境補正前の状態が状態Ａ、Ｂ、Ｃのいずれの状態であるかを判定する。さらに電流制御部１１５は、その判定結果に基づいて制御信号を出力し、可変電流源１１６あるいは可変抵抗１１７を制御する。

例えば、状態Ａ（環境Ａ）と判定した場合、現在の制御を維持する。すなわち、電流制御部１１５は、可変電流源１１６あるいは可変抵抗１１７に対して新たな制御をしない。

例えば、状態Ｂ（環境Ｂ）と判定した場合、電流制御部１１５は、ＲＤＬ１０１を流れる電流が低減するよう制御信号により可変電流源１１６あるいは可変抵抗１１７を制御する。これにより、ＲＤＬ１０１を流れる電流が小さくなり、デジタル信号生成部１０２が出力するデジタル信号も小さくなるため、デジタル信号と基準デジタル信号は略等しくなる。

例えば、状態Ｃ（環境Ｃ）と判定した場合、電流制御部１１５は、ＲＤＬ１０１を流れる電流が増加するように制御信号により可変電流源１１６あるいは可変抵抗１１７を制御する。これにより、ＲＤＬ１０１を流れる電流が大きくなり、デジタル信号生成部１０２が出力するデジタル信号も大きくなることで、デジタル信号と基準デジタル信号と略等しくなる。尚、これらの環境補正動作および制御はあくまでも一例であり、これに限る必要はない。

以上説明したように、本提案の構成では、テスト電圧に対応した外部環境信号を取得することができるので、より確度の高い環境補正が可能となる。

[第５の実施形態]
図１７は、本発明の第５の実施形態における（Ｃ）ＭＯＳ固体撮像装置の概略構成図である。固体撮像装置２０１は、撮像部２０２と、垂直選択部２１２と、読出電流源部２０５と、アナログ処理部２０７と、ＡＤ変換部２０９と、水平選択部２１４と、出力部２１７と、制御部２２０を備える。

撮像部２０２には、複数の単位画素２０３が行列状に配置される。各単位画素２０３は、入射される電磁波の大きさに応じた信号を生成且つ出力する。垂直選択部２１２は、撮像部２０２の各行を選択する。読出電流源部２０５は、撮像部２０２の各単位画素２０３が出力した信号（画素信号）を電圧信号として読み出す。

アナログ処理部２０７は、各単位画素２０３が出力した信号（画素信号）に対して、ＣＤＳ(Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ)処理およびその他処理（クランプ処理）を行い、処理された信号を出力する。

ＡＤ変換部２０９は、単位画素２０３の各列に対応する複数のカラム部（回路）２１０を備える。各カラム部２１０は、アナログ処理部２０７で処理された信号を取得し、取得した信号に応じてＡＤ変換を行う。

水平選択部２１４は、各カラム部２１０内にメモリーされたデータ（画素情報）を選択して読み出し、それぞれ出力部２１７に水平信号線２１５を介して出力させる。出力部２１７は、各カラム部２１０から読み出された信号を取得する。

制御部２２０は、ＲＤＬ制御部１１０を備え、上記の各部を制御する。

図１７では、簡単のため４行×６列の単位画素２０３から構成される撮像部２０２の場合について説明しているが、現実には、撮像部２０２の各行や各列には、数十から数千の単位画素２０３が配置されることになる。尚、撮像部２０２を構成する単位画素２０３は、フォトダイオード（不図示）／フォトゲート（不図示）／フォトトランジスタ（不図示）などの光電変換素子、及びトランジスタ回路によって構成されている。

単位画素２０３は、垂直制御線２１１ａ〜２１１ｄを介して垂直選択部２１２と接続される。垂直制御線２１１ａ〜２１１ｄは、行列状に配置された各単位画素２０３を行選択するための制御線である。また、選択された各単位画素２０３が出力した信号（画素信号）は、垂直信号線２１３ａ〜２１３ｆを介して読出電流源部２０５およびアナログ処理部２０７に出力される。

図１８は、読出電流源部２０５の構成例を示す図である。図１８において、読出電流源部２０５は、ＮＭＯＳトランジスタを電流源とする。また、ドレイン端子には、垂直信号線２１３を介して各単位画素２０３が接続される。また、制御端子には、適宜所望の電圧が印加される。また、ソース端子はグランド電位（ＧＮＤ）に接続される。これにより、各単位画素２０３からの信号が電圧モードとして出力されることになる。尚、図１８では、電流源としてＮＭＯＳトランジスタを用いた場合で説明しているが、これに限る必要はない。

図１９は、アナログ処理部２０７の構成例を示す図である。アナログ処理部２０７は、ＣＤＳ(Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング)処理を行うことにより、各単位画素２０３が出力した信号（画素信号）からノイズを除去する。

アナログ処理部２０７は、垂直信号線２１３に接続されたクランプ容量２５４（Ｃｃｌｐ）と、クランプ容量２５４（Ｃｃｌｐ）をクランプバイアス２５７（Ｖｂｉａｓ）にクランプするためクランプスイッチ２５６（ＳＷ＿ｃｌｐ）と、各単位画素２０３が出力した信号をサンプルホールドするためのサンプルホールド容量２５８（Ｃｓｈ）及びサンプルホールドスイッチ２５５（ＳＷ＿ｓｈ）を備える。

アナログ処理部２０７は、制御部２２０から与えられるクランプパルス(ＣＬＰ)とサンプルパルス(ＳＨ)の２つのパルスに同期してＣＤＳ処理を行う。ＣＤＳ処理において、アナログ処理部２０７は、垂直信号線２１３を介して入力された電圧モードの画素信号に対し、画素リセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分処理を行う。これにより、アナログ処理部２０７は、単位画素２０３ごとの固定なバラツキであるＦＰＮ(Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ：固定パターンノイズ)やリセットノイズといわれるノイズ成分を取り除く。尚、アナログ処理部２０７には、ＣＤＳ処理を行うための構成以外に、必要に応じて画素信号を増幅するためのＡＧＣ(Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ)回路やその他の処理を行うための構成を設けてもよい。

図２０は、入力選択部２０８の構成例を示す図である。入力選択部２０８は、ＭＵＸ２５０とバッファ部２５１を備える。ＭＵＸ２５０は、制御部２２０が出力する選択信号（切換信号）に応じて、アナログ処理部２０７が出力する信号と制御部２２０が出力するテスト電圧とを切換えるための選択部である。また、ＭＵＸ２５０の出力は、バッファ部２５１によりインピーダンス等が調整され、ＡＤ変換部２０９に出力される。

ＡＤ変換部２０９の各カラム部２１０は、ＲＤＬ１０１と、カウント部１０３と、メモリー部１０５を備える。カウント部１０３は、第１〜４の実施形態のデジタル信号生成部１０２に相当し、ＲＤＬ１０１から出力されるカウントパルスをカウント処理する。メモリー部１０５は、カウント部１０３が出力したカウント値を保持する。なお、カウント部１０３が備えるカウンタ回路には制御が容易な非同期型カウンタ回路を用いることが望ましいが、同期型カウンタ回路を用いてもよい。

尚、各単位画素２０３から出力される画素信号は、リセットレベルなどの基準レベルと、リセットレベルに重畳された真の信号レベルとで表される。この画素信号から真の信号レベルを抽出するには、リセットレベルと、リセットレベルよりも電位の低い信号レベルとを差分処理することが必要となる。このため、カウント部１０３が備えるカウンタ回路にアップカウントモードとダウンカウントモードを有する所謂「アップ／ダウンカウンタ」を用いれば、カウント部１０３は差分処理を容易に行うことができる。

例えば、カウント部１０３は、リセットレベルを読み出す場合はアップカウントモードでカウント処理を行い、信号レベルを読み出す場合はダウンカウントモードでカウント処理を行うようにすればよい。逆に、リセットレベルを読み出す場合はダウンカウントモードでカウント処理を行い、信号レベルを読み出す場合はアップカウントモードでカウント処理をしても構わない。

尚、差分処理は、必ずしもカウント部１０３で行われなくてもよく、カウント部１０３が備えるカウンタ回路には、必ずしも「アップ／ダウンカウンタ」が用いられなくてもよい。

尚、ＲＤＬ１０１が備える複数の遅延ユニット（反転回路）の各々からの出力信号を検出する検出部、及びその検出された値を保持するメモリーを備えるようにしてもよい。

垂直選択部２１２及び水平選択部２１４は、制御部２２０から与えられる駆動パルスに同期して選択動作を行う。尚、各垂直制御線２１１ａ〜２１１ｄには、各単位画素２０３を駆動するための種々のパルス信号が含まれる。

垂直選択部２１２は、信号を読み出す行の基本的な制御を行う垂直シフトレジスタ（不図示）あるいはデコーダ（不図示）を備える。さらに、垂直選択部２１２は、電子シャッタ用の行制御を行うシフトレジスタ（不図示）あるいはデコーダ（不図示）を備えてもよい。

同様に、水平選択部２１４は、水平シフトレジスタ（不図示）あるいはデコーダ（不図示）を備える。また、水平選択部２１４は、ＡＤ変換部２０９の各カラム回路２１０内にメモリーされたデータを所定の順に選択し、その選択した画素情報を水平信号線２１５に出力する。なお、水平信号線２１５は分岐され、出力部２１７と、制御部２２０（ＲＤＬ制御部１１０）に接続される。これにより、制御部２２０（ＲＤＬ制御部１１０）には、外部環境信号（画素情報）が入力される。

制御部２２０は、本提案によるＲＤＬ制御部１１０と、ＴＧ(Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ：タイミングジェネレータ)（不図示）と、ＴＧと通信を行うための通信部（不図示）を備える。ＴＧは、各部の動作に必要なクロックや所定タイミングのパルス信号を供給する。

なお、制御部２２０は、撮像部２０２や垂直選択部２１２および水平選択部２１４などの各部とは独立して、別の半導体集積回路として提供されてもよい。その場合、撮像部２０２や垂直選択部２１２および水平選択部２１４などからなる撮像デバイスと、制御部２２０とにより、半導体システムの一例である固体撮像装置が構築される。また、この固体撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

出力部２１７は、撮像部２０２から水平信号線２１５を介して出力される各単位画素２０３の画素信号を適当なゲインで増幅した後、撮像信号として外部回路（不図示）に出力する。この出力部２１７は、例えば、バッファリングのみ行う場合もあるが、その前に黒レベル調整、列バラツキ補正、色処理などの信号処理を行ってもよい。更に、ｎビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしてもよい。その場合、例えばＰＬＬ（Ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）等の逓倍回路を固体撮像装置２０１に備えてもよい。

以上説明したように、本提案の固体撮像装置は、容易に環境補正することができる。

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１ａ…上側電源端子 １ｂ…下側電源端子 ２ａ…アナログ信号入力端子 ３…ＡＤ変換器 １０…円環遅延回路 １１ａ…アナログ信号入力端子 １２…カウンタ １４…エンコーダ １６…ラッチ １８…ラッチ ２０…ラッチ ２２…加算部 １０１…ＲＤＬ １０２…デジタル信号生成部 １０３…カウンタ １０５…メモリー １１０…ＲＤＬ制御部 １１５…電流制御部 １１６…可変電流源 １１７…可変抵抗 １１９…電圧印加部 １２０…電流源 １２１…スイッチ １２２…可変抵抗 １２３…ＮＡＮＤ回路 １２４…ＩＮＶ回路 １２５…ＩＮＶ回路 １２６…トランジスタ １３１…トランジスタ １３２…トランジスタ １３３…トランジスタ ２０１…固体撮像装置 ２０２…撮像部 ２０３…単位画素 ２０５…読出電流源部 ２０７…アナログ処理部 ２０８…入力選択部 ２０９…ＡＤ変換部 ２１０…カラム部 ２１１…垂直制御線 ２１３…垂直信号線 ２１４…水平選択部 ２１５…水平信号線 ２１７…出力部 ２２０…制御部 ２５０…ＭＵＸ ２５１…バッファ部 ２５４…クランプ容量 ２５５…サンプルホールドスイッチ ２５６…クランプパルススイッチ ２５７…クランプバイアス ２５８…サンプルホールド容量 ２７９…ドレイン端子 ２８０…ゲート端子 ２８１…ソース端子

Claims (7)

1. ｎ個（ｎは２以上の自然数）の遅延ユニットを有する円環遅延回路と、
   前記円環遅延回路の出力を利用してアナログ信号に対応するデジタル信号を生成するデジタル信号生成部と、
   外部環境信号に応じて前記ｎ個の遅延ユニットに入力される電流を制御する円環遅延回路制御部と、
   を備えることを特徴とする時間ＡＤ変換器。
2. 前記外部環境信号は、前記デジタル信号生成部から出力されたカウント値であることを特徴とする請求項１に記載の時間ＡＤ変換器。
3. 前記円環遅延回路制御部は、i個（iは２以上の自然数）の前記アナログ信号に対応した電流源と、前記外部環境信号に応じて前記i個の電流源のうちｊ個（ｊは１以上i以下の自然数）の前記電流源の出力を前記ｎ個の前記遅延ユニットに入力するよう制御する電流制御部と、を備えることを特徴とする請求項１に記載の時間ＡＤ変換器。
4. 前記円環遅延回路制御部は、アナログ信号入力端子と基準電位端子との間で各々の前記ｎ個の前記遅延ユニットと直列に接続される可変抵抗と、前記外部環境信号に応じて前記可変抵抗の抵抗値を制御する電流制御部と、を備えることを特徴とする請求項１に記載の時間ＡＤ変換器。
5. 前記円環遅延回路制御部は、アナログ信号入力端子と基準電位端子との間で対応する前記遅延ユニットと１対１の関係で直列に接続される可変抵抗と、前記外部環境信号に応じて前記可変抵抗の抵抗値を制御する電流制御部と、を備えることを特徴とする請求項１に記載の時間ＡＤ変換器。
6. 前記円環遅延回路制御部は、所定の電圧を前記円環遅延回路に入力し、前記円環遅延回路の出力から前記外部環境信号を生成し、前記外部環境信号に応じて前記遅延ユニットに流れる電流を制御する電流制御部、を備えることを特徴とする請求項１に記載の時間ＡＤ変換器。
7. 入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、
   前記画素信号に応じたアナログ信号をＡＤ変換の対象とする請求項１から６のいずれか１つに記載の時間ＡＤ変換器と、
   を備えることを特徴とする固体撮像装置。

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