WO2009145119A1 - Ａ／ｄ変換回路および固体撮像装置 - Google Patents

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WO2009145119A1
WO2009145119A1 PCT/JP2009/059428 JP2009059428W WO2009145119A1 WO 2009145119 A1 WO2009145119 A1 WO 2009145119A1 JP 2009059428 W JP2009059428 W JP 2009059428W WO 2009145119 A1 WO2009145119 A1 WO 2009145119A1
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signal
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conversion circuit
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義雄 萩原
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オリンパス株式会社
株式会社デンソー
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Definitions

  • the present invention relates to an A / D conversion circuit that converts an analog signal into a digital signal and a solid-state imaging device including the A / D conversion circuit.
  • This application claims priority based on Japanese Patent Application No. 2008-136355 for which it applied to Japan on May 26, 2008, and uses the content here.
  • FIG. 8 is a diagram showing a configuration of a conventionally known A / D conversion circuit.
  • the A / D conversion circuit 190 has one negative logical product (NAND) circuit 1911 as a starting inversion circuit that operates by receiving a pulse signal StartP at one input terminal, and a plurality of inversion circuits as an inversion circuit.
  • NAND negative logical product
  • a clock generation circuit 191 that connects the inverter (INV) circuit 1912 in a ring shape, a counter 192 and an encoder 193 that measure an output signal from the clock generation circuit 191, and a latch circuit 194 that holds an output signal from the counter 192
  • a latch circuit 195 that holds the output signal from the encoder 193
  • a latch circuit 196 that adds and holds the output signals from the latch circuit 194 and the latch circuit 195, and the latch circuit 196 to And an arithmetic unit 197 for calculating the difference between the two and outputting them to an external subsequent circuit.
  • the power supply line 1913 for supplying power to the NAND circuit 1911, the inverter circuit 1912, and the inverter circuit 1912 in the clock generation circuit 191 has an analog input signal Vin to be A / D converted.
  • the input terminal 198 and the buffer circuit 199 are connected.
  • the encoder 193 and the latches 194 and 195 receive a clock (CLK) signal CKs.
  • the clock generation circuit 191 circulates the pulse signal StartP in a circuit including one NAND circuit 1911 and a plurality of inverter circuits 1912 configured in a ring shape.
  • the counter 192 counts the number of times that the pulse signal StartP, which changes according to the period of the analog input signal Vin and the clock (CLK) signal CKs, circulates the circuit in the clock generation circuit 191, and outputs it as binary digital data.
  • the encoder 193 detects the position where the pulse signal StartP that changes according to the period of the analog input signal Vin and the clock (CLK) signal CKs is circulating, and outputs it as binary digital data To do.
  • the latch circuit 194 holds the digital data output from the counter 192.
  • a latch circuit 195 holds digital data output from the encoder 193.
  • the latch circuit 196 takes in the digital data held by the latch circuit 194 as upper bits, the digital data held by the latch circuit 195 as lower bits, and adds these digital data, thereby adding an analog input signal in the cycle of the clock signal CKs. Binary digital data corresponding to Vin is generated and held.
  • the calculator 197 calculates the difference between the digital data held by the latch circuit 196 and the digital data before the latch circuit 196 holds, and outputs the calculated digital data DT to an external subsequent circuit.
  • FIG. 9 is a diagram showing the relationship between the magnitude of the analog input signal Vin in the A / D conversion circuit 190 and the propagation delay time of the pulse signal StartP traveling in the circuit.
  • the propagation delay time of the pulse signal StartP increases when the analog input signal Vin is low, and the propagation delay time of the pulse signal StartP decreases when the analog input signal Vin is high. Therefore, digital data corresponding to the propagation delay time of the pulse signal StartP is output from the A / D conversion circuit 190.
  • FIG. 10 is a diagram showing the relationship between the sampling period in the A / D conversion circuit 190 and the timing for outputting digital data.
  • the A / D conversion circuit 190 periodically outputs the digital data DT according to the cycle of the clock signal CKs that is a sampling cycle.
  • digital data 2121 is output in the sampling period 2111
  • digital data 2122 is output in the sampling period 2112
  • digital data 2123 is output in the sampling period 2113.
  • the A / D conversion circuit 190 periodically outputs the digital data DT corresponding to the analog input signal Vin according to the cycle of the clock signal CKs.
  • the clock generation circuit included in the A / D conversion circuits described in Patent Document 1 and Non-Patent Document 1 requires a buffer circuit that supplies power according to the analog input signal Vin to be A / D converted. is there. Therefore, the A / D conversion circuit (clock generation circuit) has a problem that the circuit becomes complicated, the circuit area increases, and the power consumption increases.
  • the present invention has been made to solve the above-described problems, and provides an A / D conversion circuit and a solid-state imaging device that can constitute a clock generation circuit without providing a buffer circuit for supplying power.
  • the purpose is to do.
  • a plurality of inverting circuits are connected, and an activation signal for starting clock generation and an output signal from the inverting circuit at a predetermined stage are input to one of the inverting circuits and adjacent to each other.
  • An element whose impedance changes according to the magnitude of the target analog signal to be converted into a digital signal is provided between the inverting circuits, and a clock having a frequency according to the magnitude of the target analog signal is generated.
  • An A / D conversion circuit including a clock generation circuit and a counting unit that counts clocks generated by the clock generation circuit and outputs a count value.
  • an A / D conversion circuit can be configured without providing a buffer circuit for supplying power.
  • it is not necessary to supply power according to the analog signal to be A / D converted as the power supply for the clock generation circuit it is possible to share it with other (constant) power supplies.
  • the element is, for example, a resistance element.
  • the element is, for example, a capacitive element.
  • the resistance element includes, for example, three terminals, a first terminal is connected to an output terminal of the inverting circuit in the previous stage, and a second terminal is the above-mentioned in the subsequent stage.
  • the MOS transistor is connected to an inverting circuit, and the target analog signal is supplied to a control terminal that controls a current flowing between the first terminal and the second terminal.
  • the A / D conversion circuit includes a data generation unit that generates data based on an output signal output from each of the plurality of inversion circuits included in the clock generation circuit, and the data generation unit generates A digital data generation unit that generates digital data corresponding to the magnitude of the target analog signal based on the data and the count value output from the counting unit may be further provided.
  • the present invention provides an imaging unit in which a plurality of pixels that output pixel signals corresponding to the magnitude of incident electromagnetic waves are arranged in a matrix, and the pixel signal output by the pixels included in the imaging unit.
  • a solid-state imaging device including an A / D conversion circuit that converts a digital signal.
  • a solid-state imaging device with a built-in A / D conversion circuit can be realized with an easy configuration.
  • a clock generation circuit can be configured without providing a buffer circuit for supplying power.
  • the A / D (analog / digital) conversion circuit includes a clock generation circuit, a counter (counting unit) and an encoder (data generation unit) that measure an output signal from the clock generation circuit, and an output signal from the counter.
  • a first latch circuit that holds the output signal
  • a second latch circuit that holds the output signal from the encoder
  • a third latch that adds and holds the output signals from the first latch circuit and the second latch circuit
  • a circuit and a calculator digital data generation unit that calculates a difference between the previous signal and the current signal using a third latch circuit and outputs the difference to an external subsequent circuit.
  • the A / D conversion circuit in the present embodiment and the A / D conversion circuit shown in FIG. 8 differ only in the configuration of the clock generation circuit, and each part other than the clock generation circuit is the same as each part shown in FIG. It is the composition.
  • FIG. 1 is a circuit diagram showing a circuit of the clock generation circuit 110 in the present embodiment.
  • the clock generation circuit 110 in the present embodiment includes a NAND (Negative AND) circuit, an inverter (INV) circuit, and a variable resistance element (VR).
  • the clock generation circuit 110 is connected in the order of NAND 111, INV 121 to 134, and NAND 112.
  • the NAND 112 is connected to the NAND 111.
  • variable resistance elements VR141 to 156 are connected between adjacent NAND111, INV121 to 134, and NAND112.
  • the resistance values (impedances) of the variable resistance elements VR141 to VR156 change according to the analog signal Vin that is a target of A / D conversion.
  • the clock generation circuit 110 has one NAND circuit (NAND111) that is a start-up inverting circuit that operates in response to the pulse signal StartP at one input terminal, and 14 inverter circuits (INV121 to INV121-INV) that operate as an inverting circuit. 134) are connected in a ring shape, and only the input end of the NAND 112 is configured to receive the output from the INV 131 as a feedforward loop. This is because the output of each inverting circuit oscillates at a period corresponding to the delay time of each inverting circuit included in the clock generation circuit 110 while the pulse signal StartP is being input. Note that the configuration of the feedforward loop need not be limited to the configuration described above, including the insertion position of the NAND 112.
  • the outputs of the NANDs 111 and 112 and the INVs 121 to 134 are input to the encoder 193, and the output of the INV 127 is input to the counter 192.
  • the operations of the counter 192 and the encoder 193 are the same as those of the counter 192 and the encoder 193 shown in FIG.
  • each inverting circuit constituting the clock generation circuit 110 of the present embodiment is connected to a desired (constant) power supply and a common power supply.
  • FIG. 2 is a partially enlarged view showing a part of the clock generation circuit 110 according to the present embodiment (the part denoted by reference numeral 100 in FIG. 1).
  • the entire configuration of the clock generation circuit 110 in the present embodiment may be configured as shown in FIG.
  • the variable resistance element VR141 is a PMOS transistor and an NMOS transistor.
  • the first terminal P1_1 / N1_1 included in the variable resistance element VR141 is connected to the output terminal of the preceding inverting circuit (NAND111).
  • the second terminal P2_1 / N2_1 is connected to the input terminal of the inverting circuit (INV121) at the subsequent stage.
  • a voltage corresponding to the analog signal Vin to be A / D converted is supplied to the control terminal P1_3 / N1_3 that controls the current flowing between the first terminal P1_1 / N1_1 and the second terminal P1_2 / N1_2. Is done.
  • variable resistance elements VR142 to VR156 are also a PMOS transistor and an NMOS transistor, and are connected in the same manner as each inverting circuit.
  • variable resistance element This makes it possible to realize a variable resistance element with an easy configuration.
  • a PMOS transistor and an NMOS transistor are used as variable resistance elements.
  • a PMOS transistor alone, an NMOS transistor alone, or a diffused resistor alone may be used. , May be combined.
  • a low-pass filter is formed by the variable resistance element and the subsequent capacitor (for example, the input capacitor of the inverting circuit), and a clock having a frequency corresponding to the low-pass filter is output from the clock generation circuit 110. Therefore, an A / D conversion circuit can be realized without providing the clock generation circuit 110 with a buffer circuit that supplies power according to an analog signal to be A / D converted. Thereby, the A / D conversion circuit can be configured with a simple circuit, the area of the circuit can be reduced, and the power consumption can be reduced.
  • the A / D conversion circuit in this embodiment and the A / D conversion circuit 190 shown in FIG. 8 differ only in the configuration of the clock generation circuit, and each part other than the clock generation circuit is the same as each part shown in FIG. It is a configuration.
  • variable capacitance element is used in the present embodiment as an element that changes the impedance included in the clock generation circuit.
  • FIG. 3 is a circuit diagram showing a circuit of the clock generation circuit 130 in the present embodiment.
  • the clock generation circuit 130 in this embodiment includes a NAND circuit, an inverter circuit, and a variable capacitance element (VC).
  • the clock generation circuit 130 is connected in the order of NAND 311, INV 321 to 334, and NAND 312.
  • the NAND 312 is connected to the NAND 311.
  • variable capacitance elements VC341 to 356 are connected between adjacent NANDs 311, INV321 to 334, and NAND312.
  • the variable capacitance elements VC341 to VC356 have capacitance values (impedances) that vary according to the analog signal Vin that is the target of A / D conversion.
  • the clock generation circuit 130 has one NAND circuit (NAND 311) which is a start inverting circuit that operates by receiving a pulse signal StartP at one input terminal, and 14 inverter circuits (INV321 to INV321 to) that operate as an inverting circuit. 334) in a ring shape, and only the input end of the NAND 312 receives the output from the INV 331 as a feed forward loop. This is because the output of each inverting circuit oscillates with a period corresponding to the delay time of each inverting circuit included in the clock generation circuit 130 while the pulse signal StartP is being input. Note that the configuration of the feedforward loop need not be limited to the configuration described above, including the insertion position of the NAND 312.
  • the outputs of the NANDs 311 and 312 and the INVs 321 to 334 are input to the encoder 193, and the output of the INV 327 is input to the counter 192.
  • the operations of the counter 192 and the encoder 193 are the same as those of the counter 192 and the encoder 193 shown in FIG.
  • variable capacitance elements VC341 to 3466 whose capacitance value changes (impedance changes) according to the analog signal Vin to be A / D converted are provided between the inverting circuits.
  • the upper power supply or lower power supply of each inverting circuit constituting the clock generation circuit 130 of the present embodiment is connected to a desired (constant) power supply and a common power supply.
  • a configuration in which a capacitive element other than a resistive element or a variable capacitive element is added between the inverting circuits may be employed.
  • a low-pass filter is formed by the previous stage resistor (for example, the output resistor of the inverting circuit) and the variable capacitance element, and a clock having a frequency corresponding to the low-pass filter is output from the clock generation circuit 130. Therefore, an A / D conversion circuit can be realized without providing the clock generation circuit 130 with a buffer circuit that supplies power according to an analog signal to be A / D converted. Thereby, the A / D conversion circuit can be configured with a simple circuit, the area of the circuit can be reduced, and the power consumption can be reduced.
  • the input impedance of each inverting circuit when viewed from the input terminal of the analog input signal Vin, the input impedance of each inverting circuit is high impedance. For this reason, the signal value is not affected regardless of the drive capability of the analog input signal Vin. Therefore, the buffer circuit required in the prior art is not required in the present embodiment.
  • FIG. 4 is a configuration diagram showing the configuration of the (C) MOS solid-state imaging device in this embodiment.
  • the solid-state imaging device 1 includes an imaging unit 2 in which a plurality of unit pixels 3 that generate a signal according to the magnitude of incident electromagnetic waves and output the generated signal are arranged in a matrix. Yes.
  • a vertical selection unit 12 for selecting each row of the unit pixels 3 included in the imaging unit 2 is provided.
  • a read current source unit 5 for reading a signal output from the imaging unit 2 as a voltage signal is provided.
  • an analog processing unit 7 is provided for performing processing such as CDS (Correlated Double Sampling) processing and clamping processing on the voltage signal read by the read current source unit 5.
  • the A / D conversion part 9 which has the column part 10 for performing A / D conversion according to the voltage signal which the analog process part 7 processed is provided.
  • a horizontal selection unit 14 for selecting and reading data stored in the column unit 10 is provided.
  • an output unit 17 that outputs data read by the horizontal selection unit 14 is provided.
  • the control part 20 which controls each part of the solid-state imaging device 1 is provided.
  • the imaging unit 2 illustrated in FIG. 4 is illustrated as an example configured with 4 rows ⁇ 6 columns of unit pixels 3 for simplicity, but in reality, each row or each column of the imaging unit 2 includes a number. Ten to several thousand unit pixels 3 are arranged.
  • the unit pixel 3 constituting the imaging unit 2 includes a photoelectric conversion element such as a photodiode / photogate / phototransistor, and a transistor circuit.
  • the unit pixel 3 is connected to the vertical selection unit 12 via a vertical control line 11 (11_1 to 4) for row selection.
  • the signal output from the unit pixel 3 is connected to the read current source unit 5 and the analog processing unit 7 via the vertical signal lines 13 (13_1 to 13).
  • FIG. 5 is a circuit diagram showing an example of a circuit of the read current source unit 5 in the present embodiment.
  • the read current source unit 5 is configured using an NMOS transistor.
  • the drain terminal 51 is connected to the vertical signal line 13 from the imaging unit 2, the control terminal 52 (gate terminal) is appropriately applied with a desired voltage, and the source terminal 53 is connected to GND (ground). ing.
  • GND ground
  • a signal from the pixel is output as a voltage mode.
  • the present invention is not limited to this.
  • the 4 includes an RDL 101 (Ring Delay Line, ring delay line), a counter 103, and a memory 105.
  • the RDL 101 is a clock generation unit in which a variable resistance element whose resistance value changes according to the signal Vin from the imaging unit 2 via the analog processing unit 7 is provided between the inverting circuits.
  • the counter 103 performs count processing of count pulses output from the RDL 101.
  • the memory 105 holds the value counted by the counter 103.
  • FIG. 6 is a circuit diagram showing an example of a circuit of the RDL 101 which is a clock generation unit.
  • one NAND circuit (NAND641) which is a starting inversion circuit which starts an operation upon receiving an activation signal StartP at one input terminal
  • a number of inverter circuits (INV621 to 634) which are inversion circuits, Are connected in a ring shape, and the output from the INV 631 is input to either the input 1 or the input 2 of the NAND 612 as a feed forward loop.
  • the feed forward loop configuration including the insertion position of the NAND 612 is not limited to this, and the clock from the RDL 101 to the counter 103 at the subsequent stage need not be limited to the output from the INV 627.
  • variable resistance elements VR641 to 656 whose resistance value changes according to the signal Vin from the imaging unit 2 via the analog processing unit 7 to be A / D converted between the inverting circuits. ).
  • each inverting circuit constituting the RDL 101 in FIG. 6 is commonly connected to a desired (constant) power supply. Further, a configuration in which a resistance element other than the variable resistance element or a capacitance element is separately added between the inverting circuits may be employed. Further, the column unit 10 may include detection means for detecting output signals of a plurality of inverting circuits constituting the RDL 101 and memory means for holding the values.
  • a synchronous counter circuit may be used.
  • the pixel signal output from the imaging unit 2 is represented by a reference level such as a reset level and a true signal level superimposed on the reset level. Therefore, in order to extract the true signal level, It is necessary to process the difference from the signal level.
  • the difference processing can be easily performed by using an up / down counter having an up-count mode and a down-count mode as a counter circuit constituting the counter 103.
  • the count process may be performed in the up-count mode when reading the reset level and in the down-count mode when reading the signal level.
  • the count process may be performed in the down-count mode when reading the reset level and in the up-count mode when reading the signal level.
  • the difference processing does not necessarily have to be performed by the counter 103, it is not necessarily limited to using an up / down counter as a counter circuit constituting the counter 103.
  • FIG. 7 is a circuit diagram showing an example of the analog processing unit 7 in the present embodiment.
  • a CDS processing function is provided as noise removing means.
  • the analog processing unit 7 samples and holds a clamp capacitor 71 (Cclp) connected to the vertical signal line 13, a clamp switch 73 (SW_clp) for clamping the clamp capacitor 71 to a clamp bias 72 (Vclp), and the signal.
  • the analog processing unit 7 receives the voltage mode input via the vertical signal line 13 based on the two pulses of the clamp pulse (CLP) and the sample pulse (SH) given from the control unit 20. Difference processing between the signal level immediately after pixel reset (reset level) and the true signal level is performed on the pixel signal. As a result, noise components called FPN (Fixed Pattern Noise, fixed pattern noise) and reset noise, which are fixed variations for each pixel, are removed.
  • the analog processing unit 7 may be provided with a PGA (Programmable Gain Amplifier) circuit having a signal amplification function, other processing functions, and the like as necessary in addition to the CDS processing function.
  • the vertical selection unit 12 and the horizontal selection unit 14 perform a selection operation in response to a drive pulse given from the control unit 20.
  • Each vertical control line 11_1 to 4 includes various pulse signals for driving the unit pixel 3.
  • the vertical selection unit 12 includes a vertical shift register or decoder that performs basic control of a row from which a signal is read, and includes a shift register or decoder that performs row control for an electronic shutter. It doesn't matter.
  • the horizontal selection unit 14 includes a horizontal shift register or decoder, and selects data stored in the column circuit 10 constituting the A / D conversion unit 9 in a predetermined order and selects the data.
  • the pixel information has a function as a selection unit that outputs the pixel information to the horizontal signal line 15.
  • control unit 20 includes a functional block of a TG (Timing Generator, timing generator) that supplies a clock signal necessary for the operation of each unit and a pulse signal at a predetermined timing, and a functional block for communicating with the TG.
  • TG Timing Generator
  • the control unit 20 may be configured as another semiconductor integrated circuit independently of other functional elements such as the imaging unit 2, the vertical selection unit 12, and the horizontal selection unit 14.
  • an imaging device which is an example of a semiconductor system is constructed by the imaging device including the imaging unit 2, the vertical selection unit 12, the horizontal selection unit 14, and the like and the control unit 20.
  • This imaging apparatus may be configured as an imaging module in which peripheral signal processing, a power supply circuit, and the like are also incorporated.
  • the output unit 17 amplifies the pixel signal of each unit pixel 3 output from the imaging unit 2 via the horizontal signal line 15 with an appropriate gain, and then outputs the amplified signal as an imaging signal to an external circuit.
  • the output unit 17 may include a signal processing function that performs black level adjustment, column variation correction, color processing, or the like when performing only buffering or before buffering.
  • the output unit 17 may convert n-bit parallel digital data into serial data and output the serial data. In that case, for example, a multiplier circuit such as a PLL (Phase Locked Loop) may be built in the solid-state imaging device 1.
  • PLL Phase Locked Loop
  • a solid-state imaging device can be realized with an easy configuration.
  • the present invention is suitable for use in an A / D conversion circuit that converts an analog signal into a digital signal and a solid-state imaging device including the A / D conversion circuit.

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Abstract

　クロック生成回路は、反転回路が複数段連結され、反転回路の１つに対して、クロックの生成を開始させる起動信号と所定段の反転回路からの出力信号とが入力されると共に、隣接する反転回路同士の間に、デジタル信号への変換の対象となる対象アナログ信号の大きさに応じてインピーダンスが変化する素子を設け、対象アナログ信号の大きさに応じた周波数のクロックを生成する。カウンタは、クロック生成回路が生成したクロックを計数し、計数値を出力する。

Description

Ａ／Ｄ変換回路および固体撮像装置
　本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路およびＡ／Ｄ変換回路を備える固体撮像装置に関する。
　本願は、２００８年５月２６日に日本国に出願された特願２００８－１３６３５５号に基づき優先権を主張し、その内容をここに援用する。
　従来、Ａ／Ｄ（アナログ／デジタル）変換回路の一例として、図８に示す構成が知られている（例えば、非特許文献１参照）。図８は、従来知られているＡ／Ｄ変換回路の構成を示した図である。
　図示する例では、Ａ／Ｄ変換回路１９０は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路としての１個の否定論理積（ＮＡＮＤ）回路１９１１と、反転回路としての複数のインバータ（ＩＮＶ）回路１９１２とをリング状に連結するクロック生成回路１９１と、クロック生成回路１９１からの出力信号を計測するカウンタ１９２およびエンコーダ１９３と、カウンタ１９２からの出力信号を保持するラッチ回路１９４と、エンコーダ１９３からの出力信号を保持するラッチ回路１９５と、ラッチ回路１９４およびラッチ回路１９５からの出力信号を加算して保持するラッチ回路１９６と、ラッチ回路１９６を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する演算器１９７とを含んでいる。
　また、図示する例では、クロック生成回路１９１内のＮＡＮＤ回路１９１１、インバータ回路１９１２およびインバータ回路１９１２に電源の供給を行うための電源ライン１９１３は、Ａ／Ｄ変換の対象となるアナログ入力信号Ｖｉｎの入力端子１９８とバッファ回路１９９を介して接続される。また、エンコーダ１９３とラッチ１９４，１９５はクロック（ＣＬＫ）信号ＣＫｓが入力される。
　次に、Ａ／Ｄ変換回路１９０の動作について説明する。図８に示したとおり、クロック生成回路１９１は、パルス信号ＳｔａｒｔＰを、リング状に構成された１個のＮＡＮＤ回路１９１１と複数のインバータ回路１９１２からなる回路内を周回させる。
　カウンタ１９２は、アナログ入力信号Ｖｉｎおよびクロック（ＣＬＫ）信号ＣＫｓの周期に応じて変化するパルス信号ＳｔａｒｔＰがクロック生成回路１９１内の回路を周回した回数をカウントし、二進数のデジタルデータとして出力する。エンコーダ１９３は、クロック生成回路１９１内の回路において、アナログ入力信号Ｖｉｎおよびクロック（ＣＬＫ）信号ＣＫｓの周期に応じて変化するパルス信号ＳｔａｒｔＰが周回中の位置を検出し、二進数のデジタルデータとして出力する。
　ラッチ回路１９４はカウンタ１９２が出力するデジタルデータを保持する。ラッチ回路１９５はエンコーダ１９３が出力するデジタルデータを保持する。ラッチ回路１９６は、ラッチ回路１９４が保持したデジタルデータを上位ビット、ラッチ回路１９５が保持したデジタルデータを下位ビットとして取り込み、これらのデジタルデータを加算することにより、クロック信号ＣＫｓの周期におけるアナログ入力信号Ｖｉｎに応じた二進数のデジタルデータを生成し保持する。
　演算器１９７は、ラッチ回路１９６が保持したデジタルデータと、ラッチ回路１９６が保持する前のデジタルデータとの差分を演算し、演算したデジタルデータＤＴを外部の後段回路に出力する。
　図９は、Ａ／Ｄ変換回路１９０におけるアナログ入力信号Ｖｉｎの大きさと、回路内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間との関係を示した図である。Ａ／Ｄ変換回路１９０では、アナログ入力信号Ｖｉｎが低い場合、パルス信号ＳｔａｒｔＰの伝播遅延時間は大きくなり、アナログ入力信号Ｖｉｎが高い場合、パルス信号ＳｔａｒｔＰの伝播遅延時間は小さくなる。したがって、このパルス信号ＳｔａｒｔＰの伝播遅延時間に応じたデジタルデータがＡ／Ｄ変換回路１９０から出力される。
　図１０は、Ａ／Ｄ変換回路１９０におけるサンプリング周期とデジタルデータを出力するタイミングとの関係を示した図である。Ａ／Ｄ変換回路１９０は、サンプリング周期であるクロック信号ＣＫｓの周期に応じて、デジタルデータＤＴを周期的に出力する。図示する例においては、サンプリング周期２１１１ではデジタルデータ２１２１を出力し、サンプリング周期２１１２ではデジタルデータ２１２２を出力し、サンプリング周期２１１３ではデジタルデータ２１２３を出力している。
　上述したとおり、Ａ／Ｄ変換回路１９０は、アナログ入力信号Ｖｉｎに対応したデジタルデータＤＴを、クロック信号ＣＫｓの周期に応じて周期的に出力する。
　また、Ａ／Ｄ変換回路に含まれるクロック生成回路として、クロック生成回路を構成する反転回路同士の間に遅延素子を設けた構成が知られている（例えば、特許文献１参照）。この構成によれば、遅延素子が無い場合と比較して、クロック生成回路のクロック信号の伝播速度を遅くすることで、配線抵抗や配線容量および寄生素子による影響を受け難くすることにより誤動作の低減が可能となる。
特開２００７－１３４７８６号公報
IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.1,JANUARY2003An ALL=Digital Analog-to-Digital Converter With 12-uV/LSB Using Moving-Average Filtering
　しかしながら、特許文献１および非特許文献１に記載のＡ／Ｄ変換回路に含まれるクロック生成回路は、Ａ／Ｄ変換の対象となるアナログ入力信号Ｖｉｎに応じた電源を供給するバッファ回路が必要である。そのため、Ａ／Ｄ変換回路（クロック生成回路）は、回路が複雑となり、回路の面積も増大し、消費電力も増大してしまうという問題がある。
　本発明は、上記の課題を解決するためになされたものであり、電源を供給するためのバッファ回路を設けることなくクロック生成回路を構成することができるＡ／Ｄ変換回路および固体撮像装置を提供することを目的とする。
　本発明は、反転回路が複数段連結され、前記反転回路の１つに対して、クロックの生成を開始させる起動信号と所定段の前記反転回路からの出力信号とが入力されると共に、隣接する前記反転回路同士の間に、デジタル信号への変換の対象となる対象アナログ信号の大きさに応じてインピーダンスが変化する素子を設け、前記対象アナログ信号の大きさに応じた周波数のクロックを生成するクロック生成回路と、前記クロック生成回路が生成したクロックを計数し、計数値を出力する計数部とを備えるＡ／Ｄ変換回路である。
　これにより、容易な回路で、回路の面積が小さく、消費電力を小さくすることができる。また、電源を供給するためのバッファ回路を設けることなくＡ／Ｄ変換回路を構成することができる。また、クロック生成回路の電源として、Ａ／Ｄ変換の対象となるアナログ信号に応じた電源を供給する必要がなくなるため、他の（定）電源との共通化が可能となる。
　本発明のＡ／Ｄ変換回路において、前記素子は、例えば抵抗素子である。また、本発明のＡ／Ｄ変換回路において、前記素子は、例えば容量素子である。
　また、本発明のＡ／Ｄ変換回路において、前記抵抗素子は、例えば、３つの端子を備え、第１の端子が前段の前記反転回路の出力端子に接続され、第２の端子が後段の前記反転回路に接続され、前記第１の端子と前記第２の端子との間に流れる電流を制御する制御端子に前記対象アナログ信号が供給されるＭＯＳトランジスタである。
　これにより、抵抗素子を容易な構成で実現することが可能となる。
　また、本発明に係るＡ／Ｄ変換回路は、前記クロック生成回路に含まれる複数の前記反転回路の各々が出力する出力信号に基づいてデータを生成するデータ生成部と、前記データ生成部が生成した前記データと、前記計数部が出力する計数値とに基づいて、前記対象アナログ信号の大きさに応じたデジタルデータを生成するデジタルデータ生成部と、を更に備えるものとしてもよい。
　これにより、クロック生成回路を構成する反転回路からの出力をＡ／Ｄ変換の下位ビットのデータ生成に用いることができるため、Ａ／Ｄ変換の分解能が向上する。
　また、本発明は、入射される電磁波の大きさに応じた画素信号を出力する複数の画素が行列状に配された撮像部と、前記撮像部に含まれる前記画素が出力する前記画素信号をデジタル信号に変換するＡ／Ｄ変換回路とを備える固体撮像装置である。
　これにより、容易な構成でＡ／Ｄ変換回路を内蔵した固体撮像装置が実現できる。
　本発明によれば、電源を供給するためのバッファ回路を設けることなくクロック生成回路を構成することができる。
本発明の第一の実施形態におけるクロック生成回路の回路を示した回路図である。 本発明の第一の実施形態におけるクロック生成回路の一部を示した部分拡大図である。 本発明の第二の実施形態におけるクロック生成回路の回路を示した回路図である。 本発明の第三の実施形態における（Ｃ）ＭＯＳ固体撮像装置の構成を示した構成図である。 本発明の第三の実施形態における読出電流源部の回路の一例を示した回路図である。 本発明の第三の実施形態におけるＲＤＬの回路の一例を示した回路図である。 本発明の第三の実施形態におけるアナログ処理部の一例を示した回路図である。 従来知られているＡ／Ｄ変換回路の構成を示した構成図である。 Ａ／Ｄ変換回路におけるアナログ入力信号の大きさと、回路内を走行するパルス信号の伝播遅延時間との関係を示した図である。 Ａ／Ｄ変換回路におけるサンプリング周期とデジタルデータを出力するタイミングとの関係を示した図である。
　以下、図面を参照しつつ、本発明の好適な実施形態について説明する。ただし、本発明は以下の各実施形態に限定されるものではなく、例えばこれら実施形態の構成要素同士を適宜組み合わせてもよい。
　（第一の実施形態）
　以下、図面を参照し、本発明の第一の実施形態を説明する。本実施形態におけるＡ／Ｄ（アナログ／デジタル）変換回路は、クロック生成回路と、クロック生成回路からの出力信号を計測するカウンタ（計数部）およびエンコーダ（データ生成部）と、カウンタからの出力信号を保持する第１のラッチ回路と、エンコーダからの出力信号を保持する第２のラッチ回路と、第１のラッチ回路および第２のラッチ回路からの出力信号を加算して保持する第３のラッチ回路と、第３のラッチ回路を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する演算器（デジタルデータ生成部）とを含んでいる。
　また、本実施形態におけるＡ／Ｄ変換回路と、図８で示したＡ／Ｄ変換回路とは、クロック生成回路の構成のみが異なり、クロック生成回路以外の各部は図８で示した各部と同様の構成である。
　図１は、本実施形態におけるクロック生成回路１１０の回路を示した回路図である。本実施形態におけるクロック生成回路１１０はＮＡＮＤ（否定論理積）回路と、インバータ（ＩＮＶ）回路と、可変抵抗素子（ＶＲ）とを含む。図示する例では、クロック生成回路１１０は、ＮＡＮＤ１１１、ＩＮＶ１２１～１３４、ＮＡＮＤ１１２の順に接続されている。また、ＮＡＮＤ１１２はＮＡＮＤ１１１に接続されている。また、隣接するＮＡＮＤ１１１、ＩＮＶ１２１～１３４、ＮＡＮＤ１１２の間に可変抵抗素子ＶＲ１４１～１５６が接続されている。可変抵抗素子ＶＲ１４１～１５６は、Ａ／Ｄ変換の対象となるアナログ信号Ｖｉｎに応じて抵抗値（インピーダンス）が変化する。
　また、クロック生成回路１１０は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路である１個のＮＡＮＤ回路（ＮＡＮＤ１１１）と、反転回路として動作する１４個のインバータ回路（ＩＮＶ１２１～１３４）とをリング状に連結すると共に、ＮＡＮＤ１１２の入力端のみ、フィードフォワードループとしてＩＮＶ１３１からの出力を受けるように構成したものである。これは、パルス信号ＳｔａｒｔＰが入力されている間、クロック生成回路１１０に含まれる各反転回路の遅延時間に応じた周期で各反転回路の出力が発振するようにするためである。なお、フィードフォワードループの構成としては、ＮＡＮＤ１１２の挿入位置を含め、上述した構成に限る必要はない。
　また、ＮＡＮＤ１１１，１１２とＩＮＶ１２１～１３４との出力はエンコーダ１９３に入力され、ＩＮＶ１２７の出力はカウンタ１９２に入力される。カウンタ１９２とエンコーダ１９３との動作は図８に示したカウンタ１９２とエンコーダ１９３と同様である。
　また、図示していないが、本実施形態のクロック生成回路１１０を構成する各反転回路の上側電源端子あるいは下側電源端子は、所望の（定）電源と共通の電源に接続している。
　なお、各反転回路の間に可変抵抗素子以外の抵抗素子あるいは容量素子を付加した構成としてもよい。具体的な例については第二の実施形態で説明する。
　図２は、本実施形態におけるクロック生成回路１１０の一部（図１における符号１００の部分）を示した部分拡大図である。本実施形態におけるクロック生成回路１１０全体の構成を図２に示す構成としてもよい。
　図２に示す例では、可変抵抗素子ＶＲ１４１はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタである。可変抵抗素子ＶＲ１４１が備える第１の端子Ｐ１＿１／Ｎ１＿１が前段の反転回路（ＮＡＮＤ１１１）の出力端子に接続されている。また、第２の端子Ｐ２＿１／Ｎ２＿１が後段の反転回路（ＩＮＶ１２１）の入力端子に接続されている。また、第１の端子Ｐ１＿１／Ｎ１＿１と第２の端子Ｐ１＿２／Ｎ１＿２との間に流れる電流を制御する制御端子Ｐ１＿３／Ｎ１＿３に、Ａ／Ｄ変換の対象となるアナログ信号Ｖｉｎに応じた電圧が供給される。
　また、他の可変抵抗素子ＶＲ１４２～ＶＲ１５６についてもＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであり、各反転回路と同様に接続している。
　これにより、容易な構成で可変抵抗素子を実現することが可能となる。図示する例では可変抵抗素子としてＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを用いた構成としたが、ＰＭＯＳトランジスタ単独で構成してもよく、ＮＭＯＳトランジスタ単独で構成してもよく、拡散抵抗単独で構成してもよく、組み合わせて構成してもよい。
　上述した構成とすることで、可変抵抗素子と後段の容量（例えば、反転回路の入力容量）とでローパスフィルタが形成され、それに応じた周波数のクロックがクロック生成回路１１０より出力される。そのため、Ａ／Ｄ変換の対象となるアナログ信号に応じた電源を供給するバッファ回路をクロック生成回路１１０に設けることなくＡ／Ｄ変換回路を実現することができる。これにより、Ａ／Ｄ変換回路を容易な回路で構成でき、回路の面積を小さくすることができ、消費電力を小さくすることができる。
　なお、上述した構成では、アナログ入力信号Ｖｉｎの入力端子からみると、各反転回路の入力インピーダンスはハイインピーダンスとなる。このため、アナログ入力信号Ｖｉｎのドライブ能力によらず、信号値は影響されない。よって従来技術では必要であったバッファ回路は本実施形態では必要なくなる。
　（第二の実施形態）
　以下、図面を参照し、本発明の第二の実施形態を説明する。本実施形態におけるＡ／Ｄ変換回路と、図８で示したＡ／Ｄ変換回路１９０とは、クロック生成回路の構成のみが異なり、クロック生成回路以外の各部は図８で示した各部と同様の構成である。
　また、本実施形態と第一の実施形態との違いは、クロック生成回路に含まれるインピーダンスが変化する素子として、本実施形態では可変容量素子を用いたことである。
　図３は、本実施形態におけるクロック生成回路１３０の回路を示した回路図である。本実施形態におけるクロック生成回路１３０はＮＡＮＤ回路と、インバータ回路と、可変容量素子（ＶＣ）とを含む。図示する例では、クロック生成回路１３０は、ＮＡＮＤ３１１、ＩＮＶ３２１～３３４、ＮＡＮＤ３１２の順に接続されている。また、ＮＡＮＤ３１２はＮＡＮＤ３１１に接続されている。また、隣接するＮＡＮＤ３１１、ＩＮＶ３２１～３３４、ＮＡＮＤ３１２の間に可変容量素子ＶＣ３４１～３５６が接続されている。可変容量素子ＶＣ３４１～３５６は、Ａ／Ｄ変換の対象となるアナログ信号Ｖｉｎに応じて容量値（インピーダンス）が変化する。
　また、クロック生成回路１３０は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路である１個のＮＡＮＤ回路（ＮＡＮＤ３１１）と、反転回路として動作する１４個のインバータ回路（ＩＮＶ３２１～３３４）とをリング状に連結すると共に、ＮＡＮＤ３１２の入力端のみ、フィードフォワードループとしてＩＮＶ３３１からの出力を受けるように構成したものである。これは、パルス信号ＳｔａｒｔＰが入力されている間、クロック生成回路１３０に含まれる各反転回路の遅延時間に応じた周期で各反転回路の出力が発振するようにするためである。なお、フィードフォワードループの構成としては、ＮＡＮＤ３１２の挿入位置を含め、上述した構成に限る必要はない。
　また、ＮＡＮＤ３１１，３１２とＩＮＶ３２１～３３４との出力はエンコーダ１９３に入力され、ＩＮＶ３２７の出力はカウンタ１９２に入力される。カウンタ１９２とエンコーダ１９３との動作は図８に示したカウンタ１９２とエンコーダ１９３と同様である。
　本実施形態では、Ａ／Ｄ変換の対象となるアナログ信号Ｖｉｎに応じて容量値が変化する（インピーダンスが変化する）可変容量素子（ＶＣ３４１～３４６）を反転回路の各々の間に設けている。また、図示していないが、本実施形態のクロック生成回路１３０を構成する各反転回路の上側電源あるいは下側電源は、所望の（定）電源と共通の電源に接続している。なお、各反転回路の間に抵抗素子あるいは可変容量素子以外の容量素子を付加した構成としてもよい。
　上述した構成とすることで、前段の抵抗（例えば、反転回路の出力抵抗）と可変容量素子とでローパスフィルタが形成され、それに応じた周波数のクロックがクロック生成回路１３０より出力される。そのため、Ａ／Ｄ変換の対象となるアナログ信号に応じた電源を供給するバッファ回路をクロック生成回路１３０に設けることなくＡ／Ｄ変換回路を実現することができる。これにより、Ａ／Ｄ変換回路を容易な回路で構成でき、回路の面積を小さくすることができ、消費電力を小さくすることができる。
　なお、本実施形態においても第一の実施形態と同様に、アナログ入力信号Ｖｉｎの入力端子からみると、各反転回路の入力インピーダンスはハイインピーダンスとなる。このため、アナログ入力信号Ｖｉｎのドライブ能力によらず、信号値は影響されない。よって従来技術では必要であったバッファ回路は本実施形態では必要なくなる。
　（第三の実施形態）
　以下、図面を参照し、本発明の第三の実施形態を説明する。図４は本実施形態における（Ｃ）ＭＯＳ固体撮像装置の構成を示した構成図である。図示する例では、固体撮像装置１は、入射された電磁波の大きさに応じた信号を生成し、生成した信号を出力する単位画素３が複数、行列状に配された撮像部２を備えている。また、撮像部２に含まれる単位画素３の各行を選択するための垂直選択部１２を備えている。また、撮像部２から出力される信号を電圧信号として読み出すための読出電流源部５を備えている。また、読出電流源部５が読み出した電圧信号をＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ、相関２重サンプリング）処理およびクランプ処理などの処理を行うためのアナログ処理部７を備えている。また、アナログ処理部７が処理を行った電圧信号に応じて、Ａ／Ｄ変換を行うためのカラム部１０を有するＡ／Ｄ変換部９を備えている。また、カラム部１０内に記憶されたデータを選択し読み出すための水平選択部１４を備えている。また、水平選択部１４が読み出したデータを出力する出力部１７を備えている。また、固体撮像装置１の各部の制御を行う制御部２０を備えている。
　なお、図４に示した撮像部２は、簡単のため４行×６列の単位画素３から構成される例を示したが、現実には、撮像部２の各行や各列には、数十から数千の単位画素３が配置されている。また、図示しないが、撮像部２を構成する単位画素３は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、及び、トランジスタ回路によって構成されている。
　単位画素３は、行選択のための垂直制御線１１（１１＿１～４）を介して垂直選択部１２と接続している。また、単位画素３から出力される信号は、垂直信号線１３（１３＿１～６）を介して読出電流源部５およびアナログ処理部７と接続している。
　図５は、本実施形態における読出電流源部５の回路の一例を示した回路図である。図示する例では、読出電流源部５はＮＭＯＳトランジスタを用いて構成されている。ドレイン端子５１には撮像部２からの垂直信号線１３が接続され、制御端子５２（ゲート端子）には適宜所望の電圧が印加され、ソース端子５３はＧＮＤ（グランド）に接続された構成となっている。これにより、画素からの信号が電圧モードとして出力されることになる。なお、図示する例では、読出電流源部５としてＮＭＯＳトランジスタを用いた場合について説明しているがこれに限る必要はない。
　図４に示したカラム部１０は、ＲＤＬ１０１（Ｒｉｎｇ　Ｄｅｌａｙ　Ｌｉｎｅ、リングディレイライン）と、カウンタ１０３と、メモリ１０５とを備える。ＲＤＬ１０１は、アナログ処理部７を介した撮像部２からの信号Ｖｉｎに応じて抵抗値が変化する可変抵抗素子を各反転回路間に設けたクロック生成部である。カウンタ１０３はＲＤＬ１０１が出力するカウントパルスのカウント処理を行う。メモリ１０５はカウンタ１０３がカウントした値を保持する。
　図６は、クロック生成部であるＲＤＬ１０１の回路の一例を示した回路図である。図示する例では、一方の入力端に起動信号ＳｔａｒｔＰを受けて動作を開始する起動用反転回路である１個のＮＡＮＤ回路（ＮＡＮＤ６４１）と、反転回路である多数のインバータ回路（ＩＮＶ６２１～６３４）とをリング状に連結すると共に、フィードフォワードループとしてＩＮＶ６３１からの出力をＮＡＮＤ６１２の入力１あるいは入力２の何れかに入力するように構成したものである。
　なお、ＮＡＮＤ６１２の挿入位置を含め、フィードフォワードループの構成はこれに限る必要はなく、ＲＤＬ１０１から後段のカウンタ１０３へのクロックもＩＮＶ６２７からの出力に限る必要もない。
　本実施形態の特徴として、各反転回路の間にＡ／Ｄ変換の対象となるアナログ処理部７を介した撮像部２からの信号Ｖｉｎに応じて抵抗値が変化する可変抵抗素子（ＶＲ６４１～６５６）を設けている。
　なお、図示しないが、図６のＲＤＬ１０１を構成する各反転回路の上側電源端子あるいは下側電源端子は所望の（定）電源と共通に接続している。また、各反転回路の間に可変抵抗素子以外の抵抗素子あるいは容量素子を別途付加した構成としても構わない。さらに、カラム部１０内に、ＲＤＬ１０１を構成する複数個の反転回路の各々の出力信号を検出する検出手段およびその値を保持するメモリ手段を内蔵するようにしても構わない。
　また、カウンタ１０３としては制御が容易な非同期型カウンタ回路を用いることが望ましいが、同期型カウンタ回路を用いるようにしても構わない。なお、撮像部２から出力される画素信号は、リセットレベルなどの基準レベルとリセットレベルに重畳された真の信号レベルとで表されるので、真の信号レベルを抽出するには、リセットレベルと信号レベルとの差分を処理することが必要となる。
　この差分処理には、カウンタ１０３を構成するカウンタ回路としてアップカウントモードとダウンカウントモードを有するアップ／ダウンカウンタを用いることにより容易に行うことができる。例えば、リセットレベルを読み出す時はアップカウントモード、信号レベルを読み出す時はダウンカウントモードにてカウント処理を行うようにすればよい。なお、リセットレベルを読み出す時はダウンカウントモード、信号レベルを読み出す時はアップカウントモードにてカウント処理をしても構わない。また、差分処理は、必ずしもカウンタ１０３で実施する必要はないので、カウンタ１０３を構成するカウンタ回路としてアップ／ダウンカウンタを用いることに限る必要はない。
　図７は、本実施形態におけるアナログ処理部７の一例を示した回路図である。図示する例では、ノイズ除去手段としてＣＤＳ処理機能を備えるようにした構成である。アナログ処理部７は、垂直信号線１３に接続されたクランプ容量７１（Ｃｃｌｐ）と、クランプ容量７１をクランプバイアス７２（Ｖｃｌｐ）にクランプするためのクランプスイッチ７３（ＳＷ＿ｃｌｐ）と、信号をサンプルホールドするためのサンプルホールド容量７４（Ｃｓｈ）と、サンプルホールドスイッチ７５（ＳＷ＿ｓｈ）とを備えている。
　ＣＤＳ処理を行う場合、アナログ処理部７は、制御部２０から与えられるクランプパルス（ＣＬＰ）とサンプルパルス（ＳＨ）との２つのパルスに基づいて、垂直信号線１３を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分処理を行う。これにより、画素ごとの固定なバラツキであるＦＰＮ（Ｆｉｘｅｄ　Ｐａｔｔｅｒｎ　Ｎｏｉｓｅ、固定パターンノイズ）やリセットノイズといわれるノイズ成分を取り除く。なお、アナログ処理部７は必要に応じて、ＣＤＳ処理機能以外に、信号の増幅機能を有するＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｉｎ　Ａｍｐｌｉｆｉｅｒ、プログラマブルゲインアンプ）回路やその他の処理機能などを設けるようにしても構わない。
　垂直選択部１２や水平選択部１４は、制御部２０から与えられる駆動パルスに応答して選択動作を実施するようになっている。なお、各垂直制御線１１＿１～４には単位画素３を駆動するための種々のパルス信号が含まれる。また、図示しないが、垂直選択部１２は信号を読み出す行の基本的な制御を行う垂直シフトレジスタあるいはデコーダで構成されており、電子シャッタ用の行制御を行うシフトレジスタあるいはデコーダを有していても構わない。また、水平選択部１４も同様に水平シフトレジスタあるいはデコーダを有して構成されており、Ａ／Ｄ変換部９を構成するカラム回路１０内にメモリされたデータを所定の順に選択し、その選択した画素情報を水平信号線１５に出力する選択手段としての機能を有する。
　また、図示しないが、制御部２０は、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するＴＧ（Ｔｉｍｉｎｇ　Ｇｅｎｅｒａｔｏｒ、タイミングジェネレータ）の機能ブロックと、ＴＧと通信を行うための機能ブロックとを備える。なお、制御部２０は、撮像部２、垂直選択部１２および水平選択部１４など、他の機能要素とは独立して別の半導体集積回路として構成しても構わない。その場合、撮像部２、垂直選択部１２および水平選択部１４などからなる撮像デバイスと制御部２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして構成しても構わない。
　出力部１７は、撮像部２から水平信号線１５を介して出力される各単位画素３の画素信号を適当なゲインで増幅した後、撮像信号として外部回路に出力する。この出力部１７は、例えば、バッファリングのみを行う場合や、バッファリングの前に黒レベル調整、列バラツキ補正、色処理などを行う信号処理機能を内蔵しても構わない。さらに、出力部１７は、ｎビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。その場合、例えばＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ、位相同期回路）等の逓倍回路を固体撮像装置１に内蔵するようにしても構わない。
　上述したとおり、クロック生成部に、Ａ／Ｄ変換の対象となる撮像部からの信号に応じた電源を供給するバッファ回路を設ける必要がないので容易な構成で固体撮像装置が実現できる。
　以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
　本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路およびＡ／Ｄ変換回路を備える固体撮像装置に用いて好適である。
　１　　固体撮像装置
　２　　撮像部
　３　　単位画素
　５　　読出電流源部
　７　　アナログ処理部
　９　　Ａ／Ｄ変換部
　１０　　カラム部
　１１　　垂直制御線
　１２　　垂直選択部
　１３　　垂直信号線
　１４　　水平選択部
　１５　　水平信号線
　１７　　出力部
　２０　　制御部
　５１　　ドレイン端子
　５２　　ゲート端子
　５３　　ソース端子
　７１　　クランプ容量
　７２　　クランプバイアス
　７３　　クランプスイッチ
　７４　　サンプルホールド容量
　７５　　サンプルホールドスイッチ
　１０１　　ＲＤＬ
　１０３，１９２　　カウンタ
　１０５　　メモリ
　１１０，１３０，１９１　　クロック生成回路
　１１１，１１２，３１１，３１２，６１１，６１２　　ＮＡＮＤ
　１２１～１３４，３２１～３３４，６２１～６３４　　インバータ
　１４１～１５６，３４１～３５６，６４１～６５６　　可変抵抗素子
　１９０　　Ａ／Ｄ変換回路
　１９３　　エンコーダ
　１９４～１９６　　ラッチ回路
　１９７　　演算器
　１９９　　バッファ回路
　１９１１　　ＮＡＮＤ
　１９１２　　インバータ回路

Claims (10)

  1. 　反転回路が複数段連結され、前記反転回路の１つに対して、クロックの生成を開始させる起動信号と所定段の前記反転回路からの出力信号とが入力されると共に、隣接する前記反転回路同士の間に、デジタル信号への変換の対象となる対象アナログ信号の大きさに応じてインピーダンスが変化する素子を設け、前記対象アナログ信号の大きさに応じた周波数のクロックを生成するクロック生成回路と、
    　前記クロック生成回路が生成したクロックを計数し、計数値を出力する計数部と
    を備えるＡ／Ｄ変換回路。
  2. 　前記素子は抵抗素子である請求項１に記載のＡ／Ｄ変換回路。
  3. 　前記素子は容量素子である請求項１に記載のＡ／Ｄ変換回路。
  4. 　前記抵抗素子は、３つの端子を備え、第１の端子が前段の前記反転回路の出力端子に接続され、第２の端子が後段の前記反転回路に接続され、前記第１の端子と前記第２の端子との間に流れる電流を制御する制御端子に前記対象アナログ信号が供給されるＭＯＳトランジスタである、請求項２に記載のＡ／Ｄ変換回路。
  5. 　前記クロック生成回路に含まれる複数の前記反転回路の各々が出力する出力信号に基づいてデータを生成するデータ生成部と、
    　前記データ生成部が生成した前記データと、前記計数部が出力する計数値とに基づいて、前記対象アナログ信号の大きさに応じたデジタルデータを生成するデジタルデータ生成部と
    を更に備える請求項１から請求項４の何れか一項に記載のＡ／Ｄ変換回路。
  6. 　入射される電磁波の大きさに応じた画素信号を出力する複数の画素が行列状に配された撮像部と、
    　前記撮像部に含まれる前記画素が出力する前記画素信号をデジタル信号に変換する請求項１に記載のＡ／Ｄ変換回路と
    を備える固体撮像装置。
  7. 　入射される電磁波の大きさに応じた画素信号を出力する複数の画素が行列状に配された撮像部と、
    　前記撮像部に含まれる前記画素が出力する前記画素信号をデジタル信号に変換する請求項２に記載のＡ／Ｄ変換回路と
    を備える固体撮像装置。
  8. 　入射される電磁波の大きさに応じた画素信号を出力する複数の画素が行列状に配された撮像部と、
    　前記撮像部に含まれる前記画素が出力する前記画素信号をデジタル信号に変換する請求項３に記載のＡ／Ｄ変換回路と
    を備える固体撮像装置。
  9. 　入射される電磁波の大きさに応じた画素信号を出力する複数の画素が行列状に配された撮像部と、
    　前記撮像部に含まれる前記画素が出力する前記画素信号をデジタル信号に変換する請求項４に記載のＡ／Ｄ変換回路と
    を備える固体撮像装置。
  10. 　入射される電磁波の大きさに応じた画素信号を出力する複数の画素が行列状に配された撮像部と、
    　前記撮像部に含まれる前記画素が出力する前記画素信号をデジタル信号に変換する請求項５に記載のＡ／Ｄ変換回路と
    を備える固体撮像装置。
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