JP2016021749A - 撮像素子 - Google Patents
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Abstract
Description
(画素回路についての説明)
最初に、CMOS型固体撮像装置内の画素部を構成する画素PXについて簡単に説明する。図10は、画素回路の構成を示す図であり、1つの画素PX、垂直信号線VL、及び定電流源TDを示す回路図である。
図10に示す画素回路は、光電変換部としてのフォトダイオードPDと、電荷を受け取って電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンFDと、フローティングディフュージョンFDの電位をリセットするリセットトランジスタRSTと、フローティングディフュージョンFDの電位に応じた信号を垂直信号線VLに供給する選択トランジスタSELと、フォトダイオードPDからフローティングディフュージョンFDに電荷を転送する電荷転送部としての転送トランジスタTXと、フローティングディフュージョンFDの電位に応じた信号を出力する増幅部としての増幅トランジスタSFとを有している。
最初に、第1実施形態のA/D変換回路(ADC12)の概要について説明する。
図1は、本発明の実施形態に係わるA/D変換回路の構成を示す図である。この図1に示す回路は、PGA11の後段に積分型のADC12Cが接続されて構成されており、このPGA11とADC12とは、図9に示す固体撮像装置1において、各列の垂直信号線VLごとに設けられるものである。
なお、図1に示すADC12において、スイッチS9、S10,S11,S12,S13の全てを定常的にオン(接続)にした状態においては、図1に示すADC12と、図11に示す通常のADC12Cとは、結果的に同様の構成(重み付け加算なしのADCの構成)となり、また、動作についても同様となる。
Q1=C1×Sig1、となる。
信号Sig2に対して、コンデンサC2およびC3に保持される電荷Q2は、コンデンサC2およびC3が並列接続されているため、
Q2=(C2+C3)×Sig2、となる。
信号Sig3に対して、コンデンサC4に保持される電荷Q3は、
Q3=C4×Sig2、となる。
Qtotal=C1×Sig1+(C2+C3)×Sig2+C4×Sig3、
となる。
また、コンデンサC1,C2,C3,C4の合計容量Ctotalは、コンデンサC1,C2,C3,C4が並列接続されているため、
Ctotal=C1+(C2+C3)+C4、となる。
Vcm=Qtotal/(C1+C2+C3+C4)、となる。
Qtotal=C×Sig1+2×C×Sig2+C×Sig3、となる。
従って、Vcm=Qtotal/Ctotal、であるので、
Vcm={C×Sig1+2×C×Sig2+C×Sig3}/(4×C)、
このようにして、信号Sig1と、Sig2と、Sig3に対して、「1:2:1」の重み付け加算を行うことができる。
また、ADC12内に設けられているコース変換用のコンデンサC1〜C4を利用して重み付け加算を行うため、レイアウト面積を増やすことなく、アナログによる重み付け加算を行うことができる。
また、重み付け加算する画素信号の数は、3つに限定されず、5つの画素信号や、7つの画素信号(基本的には奇数個号)に対して重み付け加算を行うこともできる(但し、コース変換用に用意されたコンデンサC1〜C8の個数による制限がある)。
次に、図1に示すADC12の構成について詳細に説明する。このADC12は、重み付け加算機能を備える積分型のA/D変換回路であり、このADC12は、固体撮像素子の垂直信号線VLから出力される画素信号をPGA11を介して読み込み、この画素信号に対してA/D変換を行うものである。
コンパレータCP1の正(+)入力には、PGA11から出力される増幅された画素信号がスイッチSPLおよびスイッチS13を介して接続される。また、コンパレータCP1の負(−)入力にはコンパレータCP1の出力がスイッチADC_AZを介して接続されると共に、画素の暗状態の情報(ダーク電位Vdark)を保持するコンデンサC10が接続される。
また、コンデンサC2の一端はスイッチS10を介してノードVcmに接続され、コンデンサC2の他端はスイッチS2aを介して信号線VRTに接続されるとともに、スイッチS2bを介して信号線VRBに接続される。
また、コンデンサC4の一端はスイッチS12を介してノードVcmに接続され、コンデンサC4の他端はスイッチS4aを介して信号線VRTに接続されるとともに、スイッチS4bを介して信号線VRBに接続される。
また、コンデンサC6の一端はノードVcm’に接続され、コンデンサC6の他端はス
イッチS6aを介して信号線VRTに接続されるとともに、スイッチS6bを介して信号線VRBに接続される。
また、コンデンサC7の一端はノードVcm’に接続され、コンデンサC7の他端はス
イッチS7aを介して信号線VRTに接続されるとともに、スイッチS7bを介して信号線VRBに接続される。
また、コンデンサC8の一端はノードVcm’に接続され、コンデンサC8の他端はス
イッチS8aを介して信号線VRTに接続されるとともに、スイッチS8bを介して信号線VRBに接続される。さらに、コンデンサC8の他端はスイッチSXを介して信号線VRAMPに接続される。
そして、ノードVcmとノードVcm’とはスイッチS13により接続されており、このステップS13を介して、ノードVcmとノードVcm’とは選択的に接続状態または開放(切断)状態になる。
最初に、図1に示すADC12において、スイッチS9〜S13を定常的にオン状態に
ままとすることにより、ADC12を通常のA/D変換回路(重み付け加算しないA/D変換回路)として動作させる場合の例について説明する。
その後、時刻T2において、シグナル取込(画素信号の読み込み)が開始され、再度スイッチSPLがオンになると、PGA11から出力される画素信号がノードVcmに電位Vcmとして保持される。そして、このダーク取込が完了すると、スイッチSPLがオフになる。
次に、図3のタイムチャートを参照して、図1に示すADC12が、重み付け加算ありのA/D変換回路として動作する場合の例について説明する。
そして、時刻T2e以降の波形Vcmは、ノードVcm’(コンデンサC5からC8が
接続されるノードVcm’)の電圧波形を示している。但し、時刻T2eから時刻T2fまでは、スイッチS13がオンになることにより、コンデンサC1,C2,C3の充電電荷がコンデンサC1〜C8の間で再分配されることを説明するために、スイッチS13がオンする前のコンデンサC1,C2,C3の充電電位(電圧レベルL1)を模式的に示している。
すなわち、時刻T2eから時刻T2fの間に、スイッチS13をオンにしてノードVc
mとノードVcm’とを接続する際に、ノードVcmの電位(電圧レベルL1)は、コンデンサC1,C2,C3の充電電荷がコンデンサC1〜C8の間で再分配されることにより、時刻T2fにおいて電圧レベルL2に低下する。
ただし、図3に示すタイムチャートでは、コース変換動作をスイッチS5,S6,S7
,S8の4つのスイッチを用いて行う点が、図2に示すタイムチャートと異なる、すなわち、図2に示すタイムチャートでは、コース変換動作をスイッチS1〜S8の8つのスイッチを用いて8段階で行うことにより、A/D変換値の上位ビットを決定するのに対して、図3に示すタイムチャートでは、コース変換動作をスイッチS5〜S8の4つのスイッチを用いて4段階で行うことにより、A/D変換値の上位ビットを決定する。
これは、時刻T3以降のコース変換動作時において、スイッチS13がオフとなり、コ
ンデンサC1,C2,C3,C4がノードVcm’から切り離されており、このコンデンサC1〜C4のそれぞれに繋がるスイッチS1〜S4をコース変換用に使用できないためである。
なお、時刻T2d以降、スイッチS9〜S13をオンのままとすることにより、コース
変換動作をスイッチS1〜S8の8つのスイッチを用いて8段階で行うことも可能である。
上述した第1の実施形態のADC12においては、コース変換処理により画素信号のデジタル値の上位ビットを決定し、ファイン変換処理により画素信号のデジタル値の下位ビットを決定するようにして、A/D変換の高速化を図っている。しかしながら、その分、回路構成が複雑になる。本発明のA/D変換回路においては、コース変換処理を行うことは必ずしも必要ではなく、コース変換処理を行うことなく、ファイン変換処理のみを行う構成にすることもできる。これにより、A/D変換回路の回路構成を簡単化できる。本発明の第2の実施形態として、A/D変換回路において、ファイン変換のみを行う場合の例について説明する。
上記第1および第2実施形態では、ノードVcmに接続されるコンデンサC1〜C8の全てを同じ静電容量のコンデンサとし、画素信号Sig1,Sig2,Sig3の重み付けに応じて、それぞれの信号を保持するコンデンサの個数を割り当てている。例えば、図1に示す例では、画素信号Sig1に1個のコンデンサC1を割り当て、画素信号Sig2に2個のコンデンサC2,C3を割り当て、画素信号Sig3に1個のコンデンサC4を割り当てている。
これに対して、本発明の第3の実施形態では、画素信号Sig1,Sig2,Sig3のそれぞれに対して1個のコンデンサを割り当て、それぞれのコンデンサの静電容量を変更することにより重み付けを行う。
例えば、コンデンサC1,C2,C3の静電容量の比率を「1:2:1」などとする。その他の構成は、図1に示すADC12と同様である。このため、同一の構成には同一の符号を付している。
すなわち、図3に示すタイムチャートでは、コース変換動作をスイッチS5〜S8の4つのスイッチを用いて4段階で行うことにより、A/D変換値の上位ビットを決定するのに対し、図8に示すタイムチャートでは、コース変換動作をスイッチS4〜S8の5つのスイッチを用いて5段階で行うことにより、A/D変換値の上位ビットを決定する。
これは、時刻T3以降のコース変換動作時において、スイッチS13がオフとなり、コ
ンデンサC1,C2,C3がノードVcm’から切り離されており、このコンデンサC1,C2,C3に繋がるスイッチS1,S2,S3をコース変換動作用に使用できず、残りのスイッチS4〜S8を用いてコース変換を行うためである。
このコース変換が終了すると、時刻T9においてファイン変換処理が開始されるが、このファイン変換処理は、図2および図3に示す場合と同様である。
本発明における固体撮像装置は、図9に示す固体撮像装置1が対応し、本発明における
A/D変換回路は、図1に示すADC12等が対応する。また、本発明における画素信号は、図9に示す画素PXで生成され垂直信号線VLを介してADC(A/D変換回路)に入力される画素信号(例えば、信号Sig1,Sig2,Sig3)対応する。また、本発明におけるノードは、ノードVcm(ノードVcmとノードVcm’の両方を含む場合がある)が対応する。また、本発明における所定電位は、暗状態の画素信号の電位(Vdark)であり、より正確には、コンパレータCP1に繋がるコンデンサC10に保持され電圧(ダーク電位Vdark)である。
また、本発明における制御手段は、制御部21が対応し、本発明におけるコース変換手段は、コース変換制御部22が対応し、本発明におけるファイン変換手段は、ファイン変換制御部23が対応する。また、本発明における第1群のコンデンサは、コンデンサC1〜C4が対応し、本発明における第2群のコンデンサは、コンデンサC5〜C8が対応し、本発明における第1群のスイッチは、スイッチS9〜S12が対応し、本発明における第2群のスイッチは、スイッチS13が対応する。
これにより、本実施形態のADC12では、垂直方向の画素信号Sig1,Sig2,
Sig3の重み付け加算をアナログ信号の段階で行うことにより、A/D変換の際に重畳されるノイズ成分による誤差や量子化誤差を含むことなく、重み付け加算を行うことができる。また、重み付け加算をADC12内のコンデンサC1〜C4を利用して行うため、固体撮像装置(チップ)のレイアウト面積を増大させることがない。
これにより、ADC12中のコンデンサC1〜C4を利用して、画素信号Sig1,Sig2,Sig3をアナログ信号の段階において容易に重み付けして加算することができる。また、重み付け加算をADC12内のコンデンサC1〜C4を利用して行うため、レイアウト面積を増大させることがない。
これにより、A/D変換の際に重畳されるノイズ成分による誤差や量子化誤差を含むことなく、重み付け加算を行うことができるという効果に加えて、重み付け加算された画素信号をデジタル値に変換する際のA/D変換速度を速くすることができる。
これにより、コース変換処理を行うことなく、ファイン変換処理のみを行う構成にすることもできる。これにより、A/D変換回路の回路構成を簡単化できる。
これにより、画素信号Sig1,Sig2,Sig3をアナログ信号の段階で重み付け加算することができるとともに、ADC12内のコンデンサC1〜C4を利用して重み付け加算を行うことができる。
これにより、重み付け加算ありのA/D変換と、重み付け加算なしのA/D変換とを選択して実行することができる。
これにより、本発明の固体撮像装置1では、垂直信号線VLから出力される画素信(例えば、信号Sig1,Sig2,Sig3)を重み付け加算してデジタル値(デジタルデータ)として出力する際に、この画素信号の重み付け加算をアナログ信号の段階で行うことができる。このため、画素信号をA/D変換する際に重畳されるノイズ成分等による誤差を含むことなく、重み付け加算されたデジタルデータを出力することができる。また、重み付け加算をADC12内のコンデンサC1〜C4を利用して行うため、レイアウト面積を増大させることがない。
2 画素部
3 垂直走査回路
4 水平走査回路
11 PGA
12 ADC(A/D変換回路)
21 制御部
22 コース変換制御部
23 ファイン変換制御部
24 カウンタ
C1〜C8 コンデンサ
C10,C11,C12 コンデンサ
CP1 コンパレータ
PX 画素
S1a,S4b〜S8a,S8b,SX スイッチ
S9,S10,S11,S12,S13 スイッチ
Sig1,Sig2,Sig3 画素信号
Vcm ノード
Claims (6)
- 光電変換された電荷により生成された第1信号を信号線へ出力する第1画素と、
光電変換された電荷により生成された第2信号を前記信号線へ出力する第2画素と、
前記信号線に出力された前記第1信号と、前記信号線に出力された前記第2信号と、により第3信号を生成する信号処理部と、
前記信号処理部で生成された前記第3信号をデジタル信号に変換する変換部と、
を備える撮像素子。 - 前記信号処理部は、
前記第1信号を保持する第1保持部と、前記第2信号を保持する第2保持部と、を有し、
前記第1保持部に保持された前記第1信号と、前記第2保持部に保持された前記第2信号と、により前記第3信号を生成する
請求項1に記載の撮像素子。 - 前記第1保持部の容量は、
前記第2保持部の容量とは異なる
請求項2に記載の撮像素子。 - 前記信号線に出力された前記第1信号と、前記信号線に出力された前記第2信号と、を増幅する増幅部を備え、
前記信号処理部は、
前記増幅部及び前記変換部の間に配置され、前記増幅部により増幅された前記第1信号と、前記増幅部により増幅された前記第2信号と、により前記第3信号を生成する
請求項1から請求項3のいずれか一項に記載の撮像素子。 - 光電変換された電荷により生成された第4信号を前記信号線へ出力する第3画素を備え、
前記信号処理部は、
前記信号線に出力された前記第1信号と、前記信号線に出力された前記第2信号と、前記信号線に出力された前記第4信号と、により前記第3信号を生成する
請求項1から請求項4のいずれか一項に記載の撮像素子。 - 前記信号処理部は、
前記第4信号を保持する第3保持部を有し、前記第1保持部に保持された前記第1信号と、前記第2保持部に保持された前記第2信号と、前記第3保持部に保持された前記第4信号と、により前記第3信号を生成する
請求項5に記載の撮像素子。
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