JP2005322327A - サンプルホールド回路 - Google Patents
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Abstract
【解決手段】 サンプリング期間中はスイッチ7が閉じられ、入力電圧Vinがリングオシレータ100の電源電圧となる。インバータ101〜131の反転動作時間tdは電源電圧に依存する。通過素子数計数回路4は、クロックCKLの周期Tcごとに、当該1周期中のリングオシレータ100における周回パルス信号のインバータ通過素子数を求め、それをレジスタ5に保持する。ホールド期間中はスイッチ7がオフとされ、帰還電圧生成回路6は、レジスタ5に保持された通過素子数と遂次計測されるレジスタ19の通過素子数とを比較して帰還電圧VFBを生成する。この帰還電圧VFBは、インバータ101〜131の電源電圧になるとともにホールド電圧Vhとなる。
【選択図】 図1
Description
図1は、車載用ECUに搭載された半導体集積回路装置に用いられるサンプルホールド回路の電気的構成を示している。このサンプルホールド回路1は、サンプリング期間において信号入力端子2に印加された入力電圧Vinをサンプリングし、ホールド期間においてそのサンプリング電圧を信号出力端子3からホールド電圧Vhとして出力するものである。サンプルホールド回路1は、リングオシレータ100、通過素子数計数回路4、レジスタ5(保持回路に相当)、帰還電圧生成回路6、スイッチ7(切替回路に相当)、オペアンプ8から構成されており、上記信号入力端子2は、スイッチ7を介して、ボルテージフォロアの接続形態を持つオペアンプ8の非反転入力端子に接続されている。
上述したように、クロックCKLとCKBは互いに逆位相の関係にある一定周期Tcのクロック信号であり、サンプリング期間とホールド期間において定常的に入力されている。これに対して、クロックCKAは、サンプリング期間中はクロックCKBと同じクロック信号であって、ホールド期間中はHレベルまたはLレベルに固定さる信号である。周期Tcは、例えば1μsecに設定してある。以下、サンプリング期間とホールド期間に分けて動作を説明する。
図示しない制御回路により、信号入力端子2に接続されたスイッチ7がオン、積分回路21のスイッチ22と27がオフとされ、周期Tcごとに繰り返し入力電圧Vinのサンプリングが行われる。すなわち、リングオシレータ100において、例えばインバータ101の入力レベルがHレベルからLレベルに変化すると、インバータ101の出力は反転動作時間tdだけ遅延してLレベルからHレベルに変化し、これを受けて次段のインバータ102の出力は、さらに反転動作時間tdだけ遅れてHレベルからLレベルに変化する。
時刻t31においてクロックCKAが立ち上がりHレベルに固定されると、レジスタ5の出力値N4(時刻t10からt20の期間のカウント値)が、時刻t31以後保持される。そして、時刻t40において、図示しない制御回路により、信号入力端子2に接続されたスイッチ7がオフ、積分回路21のスイッチ22と27がオンにされるとホールド動作が開始する。ホールド期間において、積分回路21は、周期Tcごとに更新される比較回路20の出力電圧を積分し、この積分回路から出力される帰還電圧VFBは、バッファ回路として動作するオペアンプ8を通してリングオシレータ100の電源線9、10間に与えられる。
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
コンデンサ11は、ノイズ除去のために適宜設ければよい。
Claims (5)
- 電源電圧により遅延時間が変化する複数の遅延素子がリング状に連結され、パルス信号がこれら遅延素子を周回するパルス周回回路と、
サンプリング期間においては少なくとも1回、ホールド期間においては周期的に、一定の計数時間内に前記パルス周回回路において前記パルス信号が通過した遅延素子数を計数する通過素子数計数回路と、
前記サンプリング期間から前記ホールド期間に移行する前に前記通過素子数計数回路から出力された計数値を保持する保持回路と、
前記ホールド期間において、前記通過素子数計数回路から出力される計数値と前記保持回路に保持された計数値との比較に基づいて帰還電圧を生成する帰還電圧生成回路と、
前記サンプリング期間にあっては入力電圧を前記遅延素子の電源電圧とし、前記ホールド期間にあっては前記帰還電圧を前記遅延素子の電源電圧とするように切り替え制御を行う切替回路とを備えていることを特徴とするサンプルホールド回路。 - 前記帰還電圧生成回路は、
前記ホールド期間において前記通過素子数計数回路から出力される計数値と前記保持回路に保持された計数値とを比較し、その比較結果に応じた電圧を出力する比較回路と、
この比較回路から出力される電圧を積分する積分回路とから構成されていることを特徴とする請求項1記載のサンプルホールド回路。 - 前記帰還電圧生成回路は、
前記ホールド期間において前記通過素子数計数回路から出力される計数値と前記保持回路に保持された計数値との差を演算する差分演算回路と、
この差分演算回路により演算された計数値の差を積分する積分回路とから構成されていることを特徴とする請求項1記載のサンプルホールド回路。 - 前記通過素子数計数回路は、
前記パルス周回回路における前記パルス信号の周回数を計数する周回数計数回路と、
前記パルス周回回路における前記パルス信号の位置を検出する位置検出回路と、
前記一定の計数時間における前記パルス信号の周回数と位置の変化分に基づいて前記パルス信号が通過した遅延素子数を演算する通過素子数演算回路とから構成されていることを特徴とする請求項1ないし3の何れかに記載のサンプルホールド回路。 - 電源電圧により遅延時間が変化する複数の遅延素子がリング状に連結され、パルス信号がこれら遅延素子を周回するリングオシレータと、
サンプリング期間においては少なくとも1回、ホールド期間においては繰り返し、前記リングオシレータにおける前記パルス信号の周回速度を計測する周回速度計測回路と、
前記サンプリング期間において前記周回速度計測回路により計測された周回速度を保持する保持回路と、
前記ホールド期間において、前記周回速度計測回路により計測される周回速度と、前記保持回路に保持された周回速度との比較に基づいて帰還電圧を生成する帰還電圧生成回路と、
前記サンプリング期間にあっては入力電圧を前記遅延素子の電源電圧とし、前記ホールド期間にあっては前記帰還電圧を前記遅延素子の電源電圧とするように切り替え制御を行う切替回路とを備えていることを特徴とするサンプルホールド回路。
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