KR102642021B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

제1 절연막을 포함하는 반도체 소자가 제공된다. 본 발명의 반도체 소자는 얼라인 키가 배치된 스크라이브 영역; 및 반도체 회로 영역을 포함한다. 상기 반도체 회로 영역은, 반도체 기판, 상기 기판 상에 배치된 제1도전형의 웰 영역, 상기 제1도전형의 웰 영역의 좌우 경계선 상에 배치된 복수의 제2 절연막, 2개의 상기 제2 절연막 사이에 배치된 제2도전형의 제1 드리프트 영역 및 제1도전형의 제2 드리프트 영역, 상기 제1 및 제2 드리프트 영역 상에 배치되는 게이트 전극, 상기 제1 및 제2 드리프트 영역 상에 각각 배치되는 제2도전형의 드레인 및 소스 영역 및 상기 게이트 전극 및 드레인 영역 사이에 배치된 오프셋 키를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 오프셋 키(offset key)를 이용하여 고전압 소자를 용이하게 형성하는 반도체 소자 및 그 제조방법에 관한 것이다.
전자 기술의 발달에 힘입어 소형의 다기능 전자기기에 대한 요구가 증가하고 있다. 이에 따라, 시스템 온 칩(System on Chip: SOC) 기술이 도입되고 있다. 시스템 온 칩이란 다른 특성을 갖는 복수 개의 소자가 하나의 칩에 집적되어 하나의 시스템을 구현하는 기술을 의미한다.
이러한 시스템 온 칩에는 고전압에서 동작하는 소자와 저 전압에서 동작하는 소자가 병행하여 사용된다. 그러나 종래에는 고전압에서 동작하는 소자에 대한 공정과 저 전압에서 동작하는 소자에 대한 공정을 별도로 진행하였다는 점에서, 시스템 온 칩에 대한 공정 과정이 복잡하고, 제조 비용도 높았다.
그리고, 고전압-전력 소자를 형성하는 공정에는 고온·장시간의 열 공정이 수행되어야 한다는 점에서, 다른 로직 소자(저 전압에서 동작하는 회로에서 사용됨)에 영향을 주는 문제점도 있었다.
최근에는 동일 공정을 통하여 고전압-전력 소자 및 저 전압- 소자를 형성하기 위하여, 고전압-전력 소자를 EDMOS(Extended Drain MOS) 소자로 구현하고 있다. EDMOS 소자의 고전압 웰(well)을 저 전압 소자의 로직 웰(logic well)로 대체하는 연구가 이루어져 왔다.
그러나, EDMOS 소자의 경우, 실리콘 표면과 인접한 드리프트(Drift) 영역의 길이가 극히 짧아지면서, 항복 전압(breakdown voltage)을 높이기 쉽지 않았으며, 전류 구동력(current drivability)을 높이기도 쉽지 않았다. 또한, EDMOS 소자는 한계 전압 또는 전류가 발생하는 경우, ESD(Electrostatic Discharge) 또는 EOS(Electrical Overstress)가 발생하여 소자가 오작동하거나 손상된다.
EDMOS 소자의 실리사이드(silicide) 영역은 저항을 낮추어 전류 유입을 도와주는 구간이다. 대부분의 소스 영역 상에는 실리사이드 영역이 배치되며, 소스 영역은 드레인 영역에 비하여 게이트 전극과 가까이 위치하므로, 게이트-소스 간 저항이 게이트-드레인 간 저항보다 작다. 따라서, EOS는 게이트-소스 간 저항이 작은 소스 영역 쪽으로 전류가 유입되면서 발생하게 된다.
EOS가 발생하는 문제점을 해결하기 위하여, 도 1의 종래 EDMOS 소자 구조는 드레인 영역에 로코스(LOCOS; Local Oxidation of Silicon)를 형성하여, 소스 영역 쪽으로 향하는 전류를 줄이고 있었으며 동일한 로코스 형성공정을 사용하여 각 소자의 분리를 위한 분리 절연막도 형성 하였다. 그러나 로코스 형성 시 버즈 빅(Bird`s beak)으로 인하여 게이트 길이 및 기판으로부터의 게이트 높이가 증가하게 되며 이는 칩 사이즈 증가 및 액티브(Active) 영역의 면적 감소, 소자의 토폴로지(Topology) 증가 등을 초래한다.
더군다나 기판 하부에 형성되는 로코스 깊이는 공정상 한계가 있기 때문에 소자분리 막으로 사용하기에는 어려움이 있으며, 깊게 로코스를 형성 할 수 있는 경우라도 이로 인하여 소스 쪽으로의 전류의 흐름이 크게 낮아지는 문제점이 있다.
또한 동일한 공정으로 로코스를 형성하기 때문에 각 로코스 깊이를 조정하기 힘들다. 즉, 게이트 전극과 중첩되어 형성되는 로코스 깊이가 다른 영역에 형성되는 로코스 깊이가 같아서, 서로 다른 깊이로 조정할 수 없는 문제점이 있다.
미국 등록특허 제9,595,590호
본 발명의 목적은 상술한 종래기술의 문제점을 극복하기 위한 것으로, 소자의 토폴로지 증가나 액티브 영역의 면적 감소 없이도 소스 쪽으로 향하는 전류를 줄여 EOS 발생을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것이다.
또한, 본 발명의 목적은 상기 목적을 달성하면서도, 다른 소자와의 분리가 용이한 반도체 소자 및 그 제조방법을 제공하는 것이다.
아울러, 본 발명의 목적은 상술한 목적을 모두 달성하면서도, 별도의 추가 시간, 비용 등을 소모하지 않는 반도체 소자 및 그 제조방법을 제공하는 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 반도체 소자의 제조 방법은 기판에 제 1 깊이의 제1 절연막을 형성하는 단계; 상기 제1 절연막과 이격 되고, 상기 제1 깊이보다 깊은 제2 깊이를 갖는 적어도 하나의 제2 절연막을 형성하는 단계; 상기 기판에 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역을 형성하는 단계; 상기 제1 절연막과 중첩되도록 게이트 전극을 형성하는 단계; 상기 바디 영역에 소스 영역을 형성하고, 상기 드리프트 영역에 드레인 영역을 형성하는 단계; 상기 드레인 영역 상에 실리사이드 영역을 형성하는 단계; 및 상기 제1 절연막과 상기 드레인 영역 사이에 논(Non)실리사이드 영역을 형성하는 단계를 포함한다.
상기 제1 절연막은 상기 드리프트 영역 및 게이트 전극과 중첩될 수 있다.
상기 반도체 소자의 제조방법은 상기 기판에 상기 바디 영역 및 드리프트 영역을 감싸는 제1 도전형의 웰 영역을 형성하는 단계;를 더 포함할 수 있다.
상기 제1 절연막은 상기 기판에 얼라인 키를 형성할 때 동시에 형성할 수 있다.
상기 반도체 소자의 제조방법은 상기 논 실리사이드 영역 및 실리사이드 영역 상에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 제2 및 제3 층간 절연막을 형성하는 단계; 및 상기 제1, 제2 및 제3 층간 절연막의 일부분을 식각 하여 컨택 플러그를 형성하는 단계;를 더 포함할 수 있다. 이때 상기 제1 층간 절연막과 상기 제2 층간 절연막은 서로 다른 물질로 형성될 수 있다.
상기 반도체 소자의 제조방법은 상기 제1 도전형의 웰 영역에 제1 도전형의 바디 컨택 영역을 형성하는 단계;를 더 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 반도체 소자는 기판 상에 형성되는 제 1 절연막; 상기 기판 상에 상기 제1 절연막과 이격 되어, 상기 제1 절연막보다 깊게 형성되는 제 2 절연막; 상기 제1 절연막 및 상기 제2 절연막 사이에 형성된 드레인 영역; 상기 제1 절연막 및 상기 드레인 영역을 감싸며 형성된 드리프트 영역; 상기 드리프트 영역과 접하여 형성된 바디 영역; 상기 바디 영역에 형성된 소스 영역; 상기 제1 절연막과 중첩하여 형성되는 게이트 전극; 상기 드레인 영역 상에 형성된 실리사이드 영역; 및 상기 제1 절연막과 상기 드레인 영역 사이에 형성된 논(Non)실리사이드 영역;을 포함한다.
상기 반도체 소자는 상기 바디 영역 및 드리프트 영역을 감싸도록 배치되는 제1 도전형의 웰 영역; 및 상기 제1 도전형의 웰 영역을 감싸도록 배치되는 제2 도전형의 딥 웰 영역;을 더 포함한다.
상기 반도체 소자는 상기 논 실리사이드 영역 및 실리사이드 영역 상에 배치된 제1 층간 절연막; 상기 제1 층간 절연막 상에 배치된 제2 층간 절연막; 및 상기 제1 및 제2 층간 절연막을 관통하여 형성된 컨택 플러그;를 더 포함할 수 있다. 이때 상기 제1 층간 절연막은 상기 기판과 직접 접촉할 수 있다.
상기 제1 및 제2 절연막은 트렌치 형태의 절연막일 수 있다.
상기 제1 절연막은 로코스 산화막이고, 상기 제2 절연막은 트렌치 형태의 절연막일 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 반도체 소자의 제조 방법은 기판에 제1 깊이를 갖는 제1 트렌치를 형성하는 단계; 상기 기판에 제1 도전형의 웰 영역을 형성하는 단계; 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치에 절연물질을 채워서 제1 및 제2 절연막을 형성하는 단계; 상기 제1 도전형의 웰 영역에 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역을 형성하는 단계; 상기 제1 절연막과 중첩되도록 게이트 전극을 형성하는 단계; 상기 바디 영역에 소스 영역을 형성하고, 상기 드리프트 영역에 드레인 영역을 형성하는 단계; 상기 드레인 영역 상에 실리사이드 영역을 형성하는 단계; 및 상기 제1 절연막과 상기 드레인 영역 사이에 논(Non)실리사이드 영역을 형성하는 단계;를 포함한다.
싱기 제 1 절연막은 상기 제2 도전형의 드리프트 영역 및 게이트 전극과 중첩될 수 있다.
상기 반도체 소자의 제조 방법은 상기 논 실리사이드 영역 및 실리사이드 영역 상에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 제2 및 제3 층간 절연막을 형성하는 단계; 및 상기 제1, 제2 및 제3 층간 절연막의 일부분을 식각 하여 컨택 플러그를 형성하는 단계;를 더 포함할 수 있다. 이때 상기 제1 층간 절연막과 상기 제2 층간 절연막은 서로 다른 물질로 형성될 수 있다.
본 발명은 제1 절연막, 즉 오프셋 키를 트렌치 아이솔레이션(Trench Isolation) 방법으로 형성함으로써 소스 쪽으로 향하는 전류를 줄여 EOS 발생을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
또한, 본 발명은 제1 절연막을 제2 절연막 보다 얇게 형성함으로써, 다른 소자와의 분리가 용이한 반도체 소자 및 그 제조방법을 제공한다.
아울러, 본 발명은 간단한 공정으로 별도의 추가 시간, 비용 등이 소모되지 않고, 상술한 효과 모두를 달성할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
도 1은 종래의 EDMOS 반도체 소자의 구조 도이다.
도 2는 본 발명의 일 실시 예에 따른 EDMOS 반도체 소자의 구조 도이다.
도 3은 본 발명의 EDMOS 반도체 소자의 평면도이다.
도 4는 도 3의 점선 영역을 확대한 도면이다.
도 5는 본 발명의 EDMOS 반도체 소자의 제조방법 흐름도이다.
도 6a 내지 도 6h는 도 2에 도시된 EDMOS 반도체 소자의 일 예에 따른 제조방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7h는 도 2에 도시된 EDMOS 반도체 소자의 다른 예에 따른 제조방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 또다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 것이다.
도 9는 본 발명의 또다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 것이다.
도 10은 본 발명의 또다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 것이다.
본 출원에서 사용하는 용어는 단지 특정한 예시를 설명하기 위하여 사용되는 것이다. 때문에 가령 단수의 표현은 문맥상 명백하게 단수여야만 하는 것이 아닌 한, 복수의 표현을 포함한다. 덧붙여, 본 출원에서 사용되는 "포함하다" 또는 "구비하다" 등의 용어는 명세서 상에 기재된 특징, 단계, 기능, 구성요소 또는 이들을 조합한 것이 존재함을 명확히 지칭하기 위하여 사용되는 것이지, 다른 특징들이나 단계, 기능, 구성요소 또는 이들을 조합한 것의 존재를 예비적으로 배제하고자 사용되는 것이 아님에 유의해야 한다.
한편, 다르게 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진 것으로 보아야 한다. 따라서, 본 명세서에서 명확하게 정의하지 않는 한, 특정 용어가 과도하게 이상적이거나 형식적인 의미로 해석되어서는 안 된다.
또한, 본 명세서의 “약”, “실질적으로” 등은 언급한 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본 발명의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
또한, 본 명세서 상에서 “제1 도전형”은 n형 또는 p형을 의미하여, “제2 도전형”은 상기 제1 도전형과는 다른 도전형으로서 p형 또는 n형을 의미한다.
또한, 본 명세서의 “얼라인 키(align key)”는 스테퍼 등에서 전 마스크 패턴과 현 마스크 패턴을 정확하게 중첩하기 위하여 스크라이브 영역 상에 형성하는 패턴으로 해석될 수 있다.
또한, 본 명세서에서 본 발명의 EDMOS 반도체 소자는 DMOS 및 LDMOS 소자가 될 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명을 상세히 설명한다. 그러나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 제공되는 것으로서, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 본 발명의 사상이 반드시 도면에 기재된 사항에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시 예에 따른 EDMOS 반도체 소자의 구조 도이다.
도 2를 참고하면, 반도체 소자는 얼라인 키(210)가 배치된 스크라이브 영역(101)과 반도체 회로 영역(100)으로 구분된다.
반도체 회로 영역(100)은 기판(10), 기판 상에 형성된 제1 깊이를 갖는 제1 절연막(110), 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 절연막(120, 130)을 포함한다. 반도체 회로 영역(100)은 제1 절연막(110) 및 제2 절연막(120) 사이에 형성된 드레인 영역(14)을 더 포함한다. 반도체 회로 영역(100)은 제1 절연막(110) 및 드레인 영역(14)을 감싸며 형성되는 드리프트 영역(13)을 더 포함한다. 반도체 회로 영역(100)은 드리프트 영역(13)과 접하여 형성되는 제1 바디 영역(15), 제1 바디 영역(15)에 형성되는 소스 영역(16), 제1 절연막(110)과 중첩되어 형성되는 게이트 전극(27)을 포함한다.
반도체 회로 영역(100)은 소스 영역(16) 및 드레인 영역(14) 상에 형성된 실리사이드 영역(25)과 게이트 전극(27)에서 소스 영역(16) 방향으로 형성된 논 실리사이드(Non-Silicide) 영역(40)을 포함한다.
논 실리사이드(Non-Silicide) 영역은 반도체 기판에 실리사이드 물질이 형성되지 않는 영역을 말한다. 논 실리사이드(Non-Silicide) 영역은 기판에 실리사이드 층이 없이, 절연막이 바로 기판과 접촉하여 형성된 경우이다.
반도체 회로 영역(100)은 게이트 전극(27)에서 드레인 영역(14) 방향으로 형성된 논 실리사이드(Non-Silicide) 영역(42)을 더 포함한다. 즉, 게이트 전극(27) 표면에는 실리사이드 영역(25)과 논 실리사이드 영역(40, 42)이 모두 배치된다. 게이트 전극(27) 표면에 논 실리사이드 영역을 추가함으로 인해, 게이트-소스 간 저항이 커질 수 있다. EOS는 게이트-소스 사이에서 저항이 작은 소스 영역 쪽으로 전류가 유입되면서 발생하는 것인데, 게이트-소스 간 저항이 증가하면, 반도체 소자에 EOS 전류가 유입되는 것을 막을 수 있다.
반도체 회로 영역(100)은 일 예로 제1 및 제2 바디 영역(15,17) 및 드리프트 영역(13)을 감싸는 제1 도전형의 웰 영역(12)을 더 포함한다.
반도체 회로 영역(100)은 다른 예로 제1 도전형의 웰 영역(12)을 감싸는 제2 도전형의 딥 웰 영역을 더 포함할 수 있다.
또한, 반도체 회로 영역(100)은 제2 절연막(130)과 소스 영역(16) 사이에는 웰 영역(12)에 바이어스 전압을 가하기 위한 제2 바디 영역(17), 제2 바디 컨택 영역(18)을 더 포함할 수 있다. 웰 영역(12), 제1 바디 영역(15), 제2 바디 영역(17), 제2 바디 컨택 영역(18)은 같은 도전형을 갖는다. 예를 들어 P-type 도전형을 가질 수 있다. 제1 절연막(110)은 본 발명에서 드레인 영역(14)에서 소스 영역(16)으로 향하는 전계(electric field)를 낮추어 EOS 발생을 방지하기 위한 구성으로서, 게이트 전극(27) 및 드레인 영역(14) 사이에 배치되고, 드리프트 영역(13) 상에 배치될 수 있다. 또한 제1 절연막(110)는 적어도 일 부분이 게이트 전극(27)과 수직 방향으로 중첩될 수 있다.
본 발명의 제1 절연막(110)은 얼라인 키(210)와 동일한 마스크로 동시에 식각되므로 얼라인 키(210)와 동일한 깊이를 가지며, 제2 절연막(120, 130)보다는 얕게 배치된다. 가령, 제1 절연막(110)과 제2 절연막(120, 130)간의 깊이 비는 1:2~1:10일 수 있다. 바람직하게는 제1 절연막(110)과 제2 절연막(120, 130)간의 깊이 비는 1:5~1:10으로 사용할 수 있다.
본 발명에서 드리프트 영역(13)의 깊이(Xj)는 소스 영역 쪽으로 전류를 전달하기 위하여 얼라인 키(210)와 동일한 깊이를 갖는 제1 절연막(110)보다 깊게 형성한다. 도 2와 같이 제2 절연막(120, 130)은 드리프트 영역(13)과 웰 영역(12)의 정션(junction) 경계선보다 깊게 형성되어 소자간 분리를 용이하게 할 수 있다.
아울러, 경우에 따라서는 항복 전압(Breakdown Voltage)을 높이기 위하여 드리프트 영역(13)의 깊이(Xj)는 제2 절연막(120) 깊이 보다 얕게 형성되는 것을 전제로 다양하게 조절 될 수 있다.
도 3은 본 발명의 EDMOS 반도체 소자의 평면도(Top View)고, 도 4는 도 3의 점선 영역을 확대한 도면이다. 도 3에서 길이는 평면도상 Y축 방향 기준이다. 여기서 X축 방향은 채널 방향이다. Y축 방향의 길이는 너비로도 부를 수 있다.
도 3을 참고하면, 반도체 소자는 스크라이브 영역(101) 및 반도체 회로 영역(100)을 포함한다. 스크라이브 영역(101)에는 복수의 얼라인 키(210)가 배치된다. 반도체 회로 영역(100)은 도 2에 도시한 바와 같이 게이트 전극(27), 소스 영역(16), 드레인 영역(14) 및 제1 절연막(110)을 포함한 적어도 하나의 소자가 포함된다.
반도체 회로 영역(100)에서 제1 절연막(110)은 게이트 전극(27)과 드레인 영역(14) 사이에 배치됨으로써, 드레인 영역(14)으로부터 소스 영역(16)으로 향하는 전계를 감소시킨다.
제1 절연막(110)의 세로 방향(Y축)의 길이 IW는 게이트 전극(27)의 세로 방향의 길이 GW 보다 작다. 그리고 제1 절연막(110)의 세로 방향(Y축)의 길이 IW는 소스 영역(16)의 세로 방향의 길이 SW보다 크다. 마찬가지로, 제1 절연막(110)의 세로 방향(Y축)의 길이 IW는 드레인 영역(14)의 세로 방향의 길이 DW보다 크다. 제1 절연막(110)의 세로 방향의 길이(IW)가 소스 영역(16) 및 드레인 영역(14) 영역의 세로 방향의 길이(SW, DW)보다 길게 형성된 이유는 채널 영역의 전계를 완화시키기 위함이다. 만약 제1 절연막(110)의 세로 방형의 길이(IW)가 소스 영역(16) 및 드레인 영역(14) 영역의 세로 방향의 길이(SW, DW)보다 작게 형성되면 제1 절연막(110)이 끝나는 에지 영역에 전계가 집중된다. 이로 인해 소자가 열화 되는 현상이 발생할 수 있다. 도 3에서 보듯이 제1 절연막(110)이 차지하는 평면적이 소스 영역(16) 또는 드레인 영역(14)이 차지하는 평면적보다 작게 형성한다. 이는 드레인 쪽에 충분한 전류를 확보함으로써 소자의 작동을 원할히 하기 위함이다.
얼라인 키(210)는 반도체 회로 영역(100)에 형성하려는 구성(element)에 대한 마스크 패턴을 정확하게 중첩하기 위한 영역이다. 도 3은 일 예로 반도체 회로 영역(100)을 둘러싸는 스크라이브 영역(101) 외곽 상의 네 꼭지점에 배치되었으나, 실시 예가 이에 한정되는 것은 아니며, 마스크 패턴을 정확하게 중첩하기 위한 목적으로 스크라이브 영역(101) 상의 다양한 위치에 배치될 수 있다.
얼라인 키(210)는 마스크 패턴을 정확하게 중첩하기 위한 목적으로 다각형의 다양한 형태, 예를 들면 정방형 또는 비정방형으로 형성할 수 있다. 일 예로 도 4(a)에 도시된 것처럼 스크라이브 영역은 십자형태의 제1 얼라인 키(210a)가 배치되고, 마스크 패턴은 제1 얼라인 키(210a)에 대응되는 위치에 제2 얼라인 키(210b)가 배치되어, 마스크 패턴 배치 시 제1 얼라인 키(210a)와 제2 얼라인 키(210b)가 전체적으로 중첩될 수 있다.
다른 예로 도 4(b)에 도시된 것처럼 스크라이브 영역에는 십자형태의 제1 얼라인 키(210a)가 배치되고, 마스크 패턴은 제1 얼라인 키(210a)에 대응되는 위치에 제3 얼라인 키(210c)가 배치될 수 있다. 제3 얼라인 키(210c)는 제1 얼라인 키(210a)와 동일한 형상이 아니라, 일부만 중첩되는 형상일 수 있다. 도 4(b)의 실시 예와 같이 마스크 패턴마다 얼라인 키를 각기 다른 형상으로 할 경우 공정상 마스크 패턴을 구분할 수 있다.
도 5는 본 발명의 EDMOS 반도체 소자의 제조방법 흐름도이다.
도 5를 참조하면, EDMOS 반도체 소자는 스크라이브 영역 상에 얼라인 키를 형성하는 단계(S10) 및 반도체 회로 영역 상에 웰 영역을 형성하는 단계(S20), 분리영역을 형성하는 단계(S30), 드리프트 영역을 형성하는 단계(S40), 바디 영역을 형성하는 단계(S50), 게이트를 형성하는 단계(S60), 소스/드레인 영역을 형성하는 단계(S70), 실리사이드를 형성하는 단계(S80)로 제조된다.
제1 실시 예에 따라 스크라이브 영역 상에 얼라인 키를 형성하는 단계(S10)에서 얼라인 키와 제1 절연막을 동시에 형성한다.
또는, 제2 실시 예에 따라 스크라이브 영역 상에 얼라인 키를 형성하는 단계(S10)에서 제1 절연막이 형성될 트렌치를 식각하고, 분리 영역(제2 절연막)을 형성하는 단계(S30)에서 식각된 트렌치에 절연물질을 채워 제1 절연막을 형성할 수 있다. 이하에서는 본 발명의 제조방법에 대하여 도면을 참조하여 상세히 설명한다.
도 6a 내지 도 6h를 참조하여 이상의 제조방법에 대하여 설명한다. 본 발명은 상기 제1 실시 예에 따라, 기판에 제 1 깊이의 제1 절연막을 형성하는 단계, 상기 제1 절연막과 이격 되고, 상기 제1 깊이보다 깊은 제2 깊이를 갖는 적어도 하나의 제2 절연막을 형성하는 단계, 상기 기판에 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역을 형성하는 단계, 상기 제1 절연막과 중첩되도록 게이트 전극을 형성하는 단계, 상기 바디 영역에 소스 영역을 형성하고, 상기 드리프트 영역에 드레인 영역을 형성하는 단계, 상기 드레인 영역 상에 실리사이드 영역을 형성하는 단계 및 상기 제1 절연막과 상기 드레인 영역 사이에 논(Non)실리사이드 영역을 형성하는 단계를 포함할 수 있다. 이때 상기 제1 절연막은 상기 드리프트 영역 및 상기 게이트 전극과 중첩되도록 형성된다.
본 발명의 반도체 소자는 스크라이브 영역(101)과 반도체 회로 영역(100)으로 구분된다. 반도체 회로 영역(100)은 소자가 형성되는 영역이며, 스크라이브 영역(101)은 상기 반도체 회로 영역(100) 간의 경계를 구분하는 영역에 해당한다. 이하에서는 스크라이브 영역(101), 반도체 회로 영역(100)에 대한 자세한 설명은 생략하나, 상술한 설명을 바탕으로 명세서 전체 내에서 해석될 수 있다.
도 6a에 도시된 바와 같이 얼라인 키(210)와 제1 절연막(110)은 각각 기판(10)의 스크라이브(101) 영역과 반도체 회로 영역(100)에서 동시에 형성된다. 얼라인 키(210)와 제1 절연막(110)은 반도체 기판(10) 상면에 배치되고, 상기 기판(10)은 반도체 기판(substrate)으로서, 제1 도전형의 실리콘 박판으로 형성될 수 있다. 동일한 공정으로 수행되므로, 제1 절연막(110)는 얼라인 키(210)와 동일한 깊이로 형성된다.
제1 절연막(110)과 얼라인 키(210)는 약 100~2000Å 깊이로 형성된다. 제 1절연막(110) 과 얼라인 키(210)는 트렌치 형성 후 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 폴리 실리콘(poly-Si) 물질을 채워서 형성할 수 있으며 또한 상기 물질들을 결합하여 형성 할 수도 있다.
제1 절연막(110)은 얼라인 키(210)를 형성하기 위한 마스크와 동일한 마스크를 이용하여 제조될 수 있으므로, 제1 절연막(110)을 제조하기 위하여 별도의 마스크를 반드시 필요로 하지 않는다. 따라서, 별도의 추가 공정 및 비용을 소요하지 않고도 간단하게 제1 절연막(110)을 형성할 수 있다.
도 6b에서 반도체 회로 영역(100)의 반도체 기판(10) 상에 P형 불순물, 즉, 보론(Boron) 또는 BF2를 이용하여 20 ~ 100KeV 에너지로 이온 주입 하여 제1 도전형의 웰 영역(12)이 형성된다. 웰 영역(12)의 도핑 농도는 1.5 ~ 1.5(s/으로 하는 것이 바람직하다. 불순물 주입 시 1차 이온 주입 및 2차 3차 주입하여 형성 할 수 있다. 웰 영역(12)의 깊이는 드레인 전압에 따라 달라 질 수 있다. 웰 영역(12) 형성 후 열 공정(well-driver-in annealing process)을 진행 할 수 있다.
도 6c에서 제1 도전형의 웰 영역(12)의 좌우 경계선 상에 소자 분리영역, 즉, 제2 절연막(120, 130)를 형성할 수 있다. 상기 제2 절연막(120, 130)은 도시된 바와 같이 서로 다른 위치에 복수 개의 트렌치로 형성된다. 또한, 제2 절연막(120, 130)은 소자 분리를 위하여 원하는 깊이를 갖도록 STI(shallow trench isolation), MTI(medium trench isolation), DTI(deep trench isolation)으로 다양하게 구성될 수 있다. STI 또는 MTI로 형성할 경우 제2 절연막(120,130)은 0.3~2um 깊이로 형성 할 수 있다. DTI로 형성할 경우 제2 절연막(120, 130)은 2~20um 깊이로 형성 할 수 있다.
도 6d에서 두 개의 제2 절연막(120,130) 사이에 제2 도전형의 드리프트 영역(13)을 형성 한다. 포토 레지스트(Photo resist)(미 도시)를 도포 후 드리프트 마스크를 이용하여 노광 공정을 진행한다. 구체적으로 설명하면, 드리프트 영역만 오픈 되도록 포토 레지스트 패턴을 형성한다. 그 후 N형의 도펀트를 이온 주입하여 드리프트 영역(13)을 형성한다. 그 후 포토 레지스트 패턴을 제거해 준다. 드레인 전압에 따라 드리프트 이온 공정 주입은 에너지를 각각 달리하여, 1차, 2차 이온 공정 주입을 진행 할 수 있다. 필요하면 더 깊은 깊이를 갖는 3차 이온 공정 주입을 진행 할 수 있다. 드리프트 영역(13)은 소스 영역(16)에 전류를 전달하기 위하여 제1 절연막(110)보다 깊게 형성되는 것을 전제로 다양한 깊이로 형성될 수 있다.
그 후 제1 도전형의 제1 바디 영역(15)을 형성한다. 형성 과정은 제1 바디 영역(15) 만 제외 하고 포토 레지스트를 도포 한다. 그 후 제1 바디 영역 마스크(미도시)를 사용하여 제1 바디 영역(15)만 오픈 되도록 포토 레지스트 패턴을 형성한다. 그리고 P형 도펀트를 이온 주입하여 제1 바디 영역(15)을 형성한다. 그 후 포토 레지스트 패턴을 제거해준다.
본 발명에서 제1 절연막(110)은 얼라인 키(210)와 동일한 깊이로 형성되므로, 드리프트 영역(13)보다 얕게 형성될 수 있다.
제1 바디영역(15)은 P형 웰 영역으로 호칭될 수도 있으며, P형 불순물, 즉, 보론(Boron) 또는 BF2를 이용하여 형성 할 수 있다. 제1 바디영역(15) 깊이는 500~3000 Å 형성 할 수 있다. 또한 제1 바디영역(15) 깊이는 제1 절연막(110)보다 깊고, 제2 절연막(120,130) 깊이 보다는 낮게 형성 될 수 있다.
드리프트 영역(13)은 공정 비용 절감을 위해 필요에 따라 로직(logic) N웰 영역을 형성할 때 동시에 형성할 수 있다. 드리프트 영역은 인(Phosphorous) 또는 비소(Arsenic)를 이용하여 형성 할 수 있다. 드리프트 영역(13) 깊이는 500~3000 Å 로 형성 할 수 있다. 또한 드리프트 영역의 깊이는 제1 절연막(110)보다는 깊고, 제2 절연막(120,130)의 깊이보다는 낮게 형성될 수 있다. 드리프트 영역(13)은 N형 확장 드레인 정션 영역(N-Extended Drain Junction)으로 사용 가능하다.
도 6e에서 제1 바디 영역(15) 근처에, 제1 도전형의 웰 영역(12)에 바이어스 전압을 가하기 위한, 제2 바디 영역(17)을 형성할 수 있다. 제2 바디 영역(17)은 제1 바디 영역(15)보다 깊게 형성할 수 있다. 제2 바디영역(17)은 제1 바디영역(15)과 접촉되어 형성 할 수 있다.
도 6f에서 제1 바디 영역(15) 일부부터 제1 절연막(110) 사이에 게이트 절연막(26), 게이트 전극(27)를 형성한다.
도 6g에서 제1 바디 영역(15), 드리프트 영역(13) 내에 각각 불순물을 더 주입하여 소스 영역(16), 드레인 영역(14)을 형성한다. 그리고 제2 바디 영역(17) 내에 보다 도핑농도가 높은 제2 바디 컨택 영역(18)을 형성할 수 있다.
이어서 반도체 회로 영역(100)에 형성된 반도체 소자 위에 실리사이드 영역(25)을 형성한다. 실리사이드 영역(25)의 물질은 티타늄실리사이드(TiSi), 코발트실리사이드(CoSi), 니켈실리사이드(NiSi) 등의 물질로 형성 할 수도 있다. 실리사이드 영역(25)은 드레인 영역(14), 게이트 전극(27) 일부, 소스 영역(16) 및 제2 바디 컨택 영역(18) 상에 형성된다. 이에 따라 논 실리사이드 영역(Non-silicide, 42)은 게이트 전극(27)과 드레인 영역(14) 사이에 배치되며 게이트 전극(27)과 소스 영역(16) 사이에도 논 실리사이드 영역(Non-silicide, 40)이 배치된다. 또한 논 실리사이드 영역(Non-silicide)은 게이트 전극의 표면 일부에도 형성될 수 있다.
도 6h에서 반도체 소자는 제1 층간 절연막(28)을 형성한다. 제1 층간 절연막(28)은 논-실리사이드 영역(Non-Silicide) 및 실리사이드 영역(25) 상에 형성된다. 제1 층간 절연막(28)은 보더리스 컨택(borderless) 형성을 위한 식각 정지층(etch stop layer)으로도 사용가능하며 실리콘 질화 산화막(SiON), 실리콘 질화막(SiN)으로 증착 할 수 있다. 제1 층간 절연막(28)은 LPCVD 또는 PECVD 방법으로 증착 할 수 있다.
반도체 소자는 제1 층간 절연막(28) 위에 제2 및 제3 층간 절연막(29,30)을 적층 하여 형성할 수 있다. 이때 제1, 제2, 제3 층간 절연막의 두께는 서로 같거나 다를 수 있다. 반도체 소자는 복수의 층간 절연막 일부를 식각 하여 컨택 플러그(16a, 14a)을 형성할 수 있다. 컨택 플러그(16a, 14a) 형성 후 금속 배선(32)을 형성할 수 있다.
이때 제1 층간 절연막과 제2 층간 절연막은 서로 다른 물질로 형성될 수 있다. 제2 층간 절연막(29)은 PECVD 방법으로 USG, PSG, BPSG, 실리콘 산화막(SiO2)을 증착 할 수 있다. 제3 층간 절연막(30)은 TEOS 물질을 이용하여 PECVD 방법으로 증착 할 수 있다. 제3 층간 절연막(30) 형성 후 CMP 공정을 진행하여 제3 층간 절연막을 평탄하게 형성할 수 있다. 컨택 플러그(16a, 14a)는 알루미늄(Al), 텅스텐(W)을 사용하여 형성 할 수 있다. 금속 배선(32)을 알루미늄(Al), 구리(Cu)로 형성 할 수 있다.
본 발명 제조방법의 다른 실시 예로서, 본 발명은 기판에 제1 깊이를 갖는 제1 트렌치를 형성하는 단계, 상기 기판에 제1 도전형의 웰 영역을 형성하는 단계, 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 트렌치를 형성하는 단계, 상기 제1 및 제2 트렌치에 절연물질을 채워서 제1 및 제2 절연막을 형성하는 단계, 상기 제1 도전형의 웰 영역에 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역을 형성하는 단계, 상기 제1 절연막과 중첩되도록 게이트 전극을 형성하는 단계, 상기 바디 영역에 소스 영역을 형성하고, 상기 드리프트 영역에 드레인 영역을 형성하는 단계, 상기 드레인 영역 상에 실리사이드 영역을 형성하는 단계 및 상기 제1 절연막과 상기 드레인 영역 사이에 논 실리사이드(Non-silicide) 영역을 형성하는 단계를 포함한다. 상기 제 1 절연막은 상기 제2 도전형의 드리프트 영역 및 게이트 전극과 중첩되도록 형성된다.
도 7a 내지 도 7h를 참조하여 이상의 다른 실시 예에 따른 제조방법에 대하여 설명한다. 설명의 편의를 위하여 도 6a 내지 도 6h에서 도시한 상기 제1 실시 예와의 차이를 위주로 설명한다.
도 7a에서 제1 및 제2 트렌치(71, 72)를 동일한 깊이로 동시에 형성한다. 제1 트렌치(71)은 스크라이브 영역(101)에 형성되고, 얼라인 키(210)의 트렌치에 해당된다. 제2 트렌치(72)는 반도체 회로 영역(100)에 형성되고, 제1 절연막(110)의 트렌치에 해당된다.
도 7b에서 반도체 회로 영역(100)의 반도체 기판(10) 상에 제1 도전형의 웰 영역(12)를 형성할 수 있다. 그리고 제2 절연막(STI 또는 MTI, DTI)을 위한 제3 및 제4 트렌치(73, 74)를 형성한다. 제3 및 제4 트렌치(73, 74)의 깊이는 제1 및 제2 트렌치(71, 72) 깊이보다 훨씬 깊다. 제1 및 제2 트렌치(71, 72)는 STI, MTI 가 될 수 있다. 다른 실시 예로 제3 및 제4 트렌치(73, 74)를 먼저 형성하고 웰 영역을 형성 할 수 있다.
도 7c에서 제1 및 제2 트렌치(71, 72), 제3 및 제4 트렌치(73, 74)에 절연막을 채워서 얼라인 키(210), 제1 절연막(110) 및 제2 절연막(120,130)을 형성한다. 제1 절연막(110) 및 얼라인 키(210)는 제2 절연막(120,130)보다 얕게 형성된다.
이후의 제조과정도 도 7d 내지 도 7h는 도 6d 내지 도 6h와 동일하게 제조되므로, 각 도면에 대한 설명은 생략하나, 도 6d 내지 도 6h에 기재된 설명을 참조하여 해석될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 것이다.
도 8을 참고하면, 반도체 소자(100)는 도 2의 반도체 소자에 제2 도전형의 딥 웰(11)을 더 포함한다.
제2 도전형의 딥 웰(11)은 제1 도전형의 웰 영역(12)을 형성하기 이전에 기판(10)에 먼저 형성한다. 즉, 제2 도전형의 딥 웰(11) 상에 제1 도전형의 불순물을 주입하여 제1 도전형의 웰 영역(12)을 형성한다. 또한, 제2 도전형의 딥 웰(11)은 제2 컨택 딥 웰 영역(19), 제2 컨택 웰 영역(20), 제2 컨택 영역(21)을 더 포함할 수 있다.
제2 도전형의 딥 웰(11)은 다른 소자(102)와 분리를 해주고 기판(10)과 제1 도전형의 웰 영역(12)과 분리 해주는 역할을 한다. 제2 컨택 딥 웰 영역(19), 제2 컨택 웰 영역(20), 제2 컨택 영역(21)은 제2 도전형의 딥 웰 영역(11)에 바이어스 전압을 가하기 위한 구조이다. 그리고 제2 컨택 영역(19,20,21)을 소스 영역 또는 다른 소자(102)와 분리하기 위한 제2 절연막(22)을 추가적으로 포함할 수 있다. 다른 소자로는 별도의 로직(Logic) 소자나 메모리(Memory)소자를 사용 할 수도 있다.
이외의 다른 구성은 도 2와 동일하므로, 도 8의 반도체 소자 중 도 2의 반도체 소자와 중복되는 구성에 대한 자세한 설명은 도 2에 대한 설명을 참조하여 해석될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 것이다. 이는 복수의 소자를 형성하는 구조이다.
도 9에서는 점선 영역을 기준으로 대칭된 구조를 갖는 반도체 소자에 대하여 도시한다. 도 9를 참조하면, 반도체 회로 영역(100)은 점선 박스 영역 내의 제2 절연막(120)를 기준으로 양쪽이 서로 대칭되는 2개의 반도체 소자를 포함한다. 상기 2개의 반도체 소자 각각은 도 2 또는 도 8과 같은 구조로 형성될 수 있다.
제1 절연막(110)은 드레인 영역(14)에서 소스 영역(16)으로 향하는 전계를 낮추어 EOS 발생을 방지하기 위한 구성으로서, 게이트 전극(27) 및 드레인 영역(14) 사이에 배치되고, 드리프트 영역(13) 상에 배치될 수 있다. 또한 제1 절연막(110)는 적어도 일 부분이 게이트 전극(27)과 수직 방향으로 중첩될 수 있다.
제1 절연막(110)은 얼라인 키(210)와 동일한 마스크로 동시에 식각 되어 형성될 수 있다. 제1 절연막(110)은 얼라인 키(210)와 동일한 깊이를 가질 수 있고, 제2 절연막(120,130,140)보다는 얕게 배치된다. 가령, 제1 절연막(110)와 제2 절연막(120,130,140)간의 깊이 비는 1:2~1:10일 수 있다. 바람직하게는 제1 절연막(110)과 제2 절연막(120,130,140)간의 깊이 비는 1:5~1:10으로 사용할 수 있다.
드리프트 영역(13)의 깊이는 소스 영역 쪽으로 전류를 전달하기 위하여 얼라인 키(210)와 동일한 깊이를 갖는 제1 절연막(110)보다 깊게 형성된다. 도 9의 점선 박스 영역과 같이 드리프트 영역(13)과 웰 영역(12)의 정션 경계선이 제2 절연막(120)보다 얕게 형성 된다.
도 10은 본 발명의 다른 실시 예에 따른 EDMOS 반도체 소자를 나타낸 것이다. 이는 공통 드레인 단자(14a) 및 드레인 영역(14)을 기준으로 대칭된 구조이다.
도 10을 참조하면, 반도체 회로 영역(100)은 공통 드레인 단자(14a) 및 공통 드레인 영역(14)를 기준으로 양쪽이 서로 대칭되는 2개의 반도체 소자를 포함한다. 상기 2개의 반도체 소자 각각은 도 2 또는 도 8과 같은 구조로 형성될 수 있다.
복수의 소자로 형성 할 경우 공통 드레인 단자(14a) 및 공통 드레인 영역을 형성 하여 드리프트 영역(13)을 공통으로 사용하여 칩 면적이 감소 되는 장점이 있다. 마찬가지로, 웰 제1 도전형의 영역(12)도 제1 소자와 제2 소자에 별개로 형성되는 것이 아니라, 하나의 제1 도전형의 웰 영역(12)으로 길게 형성할 수 있다. 제2 도전형의 딥 웰 영역(11)도 마찬가지이다.
제1 절연막(110)은 드레인 영역(14)에서 소스 영역(16)으로 향하는 전계를 낮추어 EOS 발생을 방지하기 위한 구성으로서, 게이트 전극(27) 및 드레인 영역(14) 사이에 배치되고, 드리프트 영역(13) 상에 배치될 수 있다. 또한 제1 절연막(110)는 적어도 일 부분이 게이트 전극(27)과 수직 방향으로 중첩될 수 있다.
제1 절연막(110)은 얼라인 키(210)와 동일한 마스크로 동시에 식각 되어 형성될 수 있다. 제1 절연막(110)은 얼라인 키(210)와 동일한 깊이를 가질 수 있고, 제2 절연막(120,130,140)보다는 얕게 배치된다. 가령, 제1 절연막(110)와 제2 절연막(120,130,140)간의 깊이 비는 1:2~1:10일 수 있다. 바람직하게는 제1 절연막(110)과 제2 절연막(120,130,140)간의 깊이 비는 1:5~1:10으로 사용할 수 있다.
상술한 바와 같이 본 발명은 제1 절연막으로 소스 쪽으로 향하는 전계를 줄여 EOS 발생을 방지하는 반도체 소자 및 그 제조방법을 제공한다.
그리고 본 발명은 EOS 발생을 방지하면서도 제1 절연막을 얼라인 키와 동일한 깊이로 얕게 형성하여, 드리프트 영역과 웰 영역 간의 정션 경계선을 소자간 분리를 위한 제2 절연막보다 얕게 형성할 수 있으므로, 다른 소자와의 분리가 용이한 반도체 소자 및 그 제조방법을 제공한다.
또한 상술한 효과를 모두 달성할 수 있는 본 발명의 제1 절연막은 얼라인 키와 동일한 마스크로 동시에 식각 하여, 얼라인 키와 동시에 형성하거나 또는 제1 절연막과 제2 절연막 을 동시에 같은 절연물질을 채워 형성할 수 있으므로 별도의 추가 공정이나 비용 없이 용이하게 형성할 수 있다. 따라서 본 발명은 간단한 공정으로 별도의 추가 시간, 비용 등이 소모되지 않고, 상술한 효과 모두를 달성할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
이상에서는 본 발명을 여러가지 실시예들을 들어 설명하였으나, 본 발명은 상기한 실시예들에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에게 많은 변형이 가능함은 물론이다.
10 : 기판
11 : 딥 웰 영역
12 : 웰 영역
13 : 드리프트 영역
14 : 드레인 영역
14a, 16a: 컨택 플러그
15 : 제1 바디 영역
16 : 소스 영역
17 : 제2 바디 영역
18 : 바디 컨택 영역
19 : 제2 컨택 딥 웰 영역
20 : 제2 컨택 웰 영역
21 : 제2 컨택 영역
120,130 : 제2 절연막
210 : 얼라인 키
210a : 제1 얼라인 키
210b : 제2 얼라인 키
210c : 제3 얼라인 키
110 : 제1 절연막
25 : 실리사이드
26 : 게이트 절연막
27 : 게이트 전극
28 : 제1 층간 절연막
29 : 제2 층간 절연막
30 : 제3 층간 절연막
32 : 금속 배선
100 : 반도체 회로 영역
101 : 스크라이브 (Scribe) 영역

Claims (12)

  1. 기판에 제1 깊이의 제1 절연막을 형성하는 단계;
    상기 제1 절연막과 이격 되고, 상기 제1 깊이보다 깊은 제2 깊이를 갖는 적어도 하나의 제2 절연막을 형성하는 단계;
    상기 기판에 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역을 형성하는 단계;
    상기 제1 절연막과 중첩되도록 게이트 전극을 형성하는 단계;
    상기 바디 영역에 소스 영역을 형성하고, 상기 드리프트 영역에 드레인 영역을 형성하는 단계;
    상기 드레인 영역 상에 실리사이드 영역을 형성하는 단계; 및
    상기 제1 절연막과 상기 드레인 영역 사이에 논(Non)실리사이드 영역을 형성하는 단계를 포함하고,
    상기 제1 절연막은 상기 드리프트 영역 및 게이트 전극과 중첩되는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 기판에 상기 바디 영역 및 드리프트 영역을 감싸는 제1 도전형의 웰 영역을 형성하는 단계;를 더 포함하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1 절연막은 상기 기판에 얼라인 키를 형성할 때 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 논 실리사이드 영역 및 실리사이드 영역 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제2 및 제3 층간 절연막을 형성하는 단계; 및
    상기 제1, 제2 및 제3 층간 절연막의 일부분을 식각 하여 컨택 플러그를 형성하는 단계;를 더 포함하고,
    상기 제1 층간 절연막과 상기 제2 층간 절연막은 서로 다른 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제2항에 있어서,
    상기 제1 도전형의 웰 영역에 제1 도전형의 바디 컨택 영역을 형성하는 단계;를 더 포함하는 반도체 소자의 제조방법.
  6. 기판 상에 형성되는 제 1 절연막;
    상기 기판 상에 상기 제1 절연막과 이격 되어, 상기 제1 절연막보다 깊게 형성되는 제 2 절연막;
    상기 제1 절연막 및 상기 제2 절연막 사이에 형성된 드레인 영역;
    상기 제1 절연막 및 상기 드레인 영역을 감싸며 형성된 드리프트 영역;
    상기 드리프트 영역과 접하여 형성된 바디 영역;
    상기 바디 영역에 형성된 소스 영역;
    상기 제1 절연막과 중첩하여 형성되는 게이트 전극;
    상기 드레인 영역 상에 형성된 실리사이드 영역; 및
    상기 제1 절연막과 상기 드레인 영역 사이에 형성된 논(Non)실리사이드 영역;
    상기 논(Non) 실리사이드 영역 및 실리사이드 영역 상에 배치된 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치된 제2 층간 절연막; 및
    상기 제1 및 제2 층간 절연막을 관통하여 형성된 컨택 플러그;를 포함하고,
    상기 제1 층간 절연막은 상기 기판과 직접 접촉하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 바디 영역 및 드리프트 영역을 감싸도록 배치되는 제1 도전형의 웰 영역; 및
    상기 제1 도전형의 웰 영역을 감싸도록 배치되는 제2 도전형의 딥 웰 영역;을 더 포함하는 반도체 소자.
  8. 삭제
  9. 제6항에 있어서,
    상기 제1 및 제2 절연막은 트렌치 형태의 절연막인 것을 특징으로 하는 반도체 소자.
  10. 제6항에 있어서,
    상기 제1 절연막은 로코스 산화막이고, 상기 제2 절연막은 트렌치 형태의 절연막인 것을 특징으로 하는 반도체 소자.
  11. 기판에 제1 깊이를 갖는 제1 트렌치를 형성하는 단계;
    상기 기판에 제1 도전형의 웰 영역을 형성하는 단계;
    상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치에 절연물질을 채워서 제1 및 제2 절연막을 형성하는 단계;
    상기 제1 도전형의 웰 영역에 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역을 형성하는 단계;
    상기 제1 절연막과 중첩되도록 게이트 전극을 형성하는 단계;
    상기 바디 영역에 소스 영역을 형성하고, 상기 드리프트 영역에 드레인 영역을 형성하는 단계;
    상기 드레인 영역 상에 실리사이드 영역을 형성하는 단계; 및
    상기 제1 절연막과 상기 드레인 영역 사이에 논(Non)실리사이드 영역을 형성하는 단계;를 포함하고,
    싱기 제 1 절연막은 상기 제2 도전형의 드리프트 영역 및 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 논 실리사이드 영역 및 실리사이드 영역 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제2 및 제3 층간 절연막을 형성하는 단계; 및
    상기 제1, 제2 및 제3 층간 절연막의 일부분을 식각 하여 컨택 플러그를 형성하는 단계;를 더 포함하고,
    상기 제1 층간 절연막과 상기 제2 층간 절연막은 서로 다른 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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