JP2010206335A - 信号発生装置 - Google Patents
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Abstract
積分回路や発振回路の出力の相対的な遅延時間の分解能を高くする。
【解決手段】
信号発生装置(1)は、複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路(111,112)と、前記複数の積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と(121,122)、前記各比較信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と(131,132)、前記各遅延信号、および前記遅延回路によっては遅延されていない比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路(14)とを備える。
【選択図】 図1
Description
図15(A)に示すように、信号発生装置9は、アナログ量/ディジタル量変換回路91と、ディレイ回路92と、第1積分回路93と、第2積分回路94と、目的信号出力回路95とからなる。
第1積分回路93は、参照信号Rを入力してその積分値S1を出力する。第2積分回路94は、第2アナログ量A2を入力してその積分値S2を出力する。信号比較回路95は、1積分回路93と第2積分回路94とがそれぞれしきい値に達するまでの時間を比較し目的信号Stgtを生成する。
信号発生装置9では、第1積分回路93の前段にディレイ回路92が設けられているため、第1積分回路93および第2積分回路94に入力される信号に時間差が生じる。
また、第1積分回路93や第2積分回路94の特性に温度誤差が生じたり製品誤差があるような場合には、各積分回路間の補正や校正の自由度が少ない。
本発明の目的は、少なくとも2つの積分回路を用い、あるいは少なくとも1つの発振回路と少なくとも1つの積分回路を用いて構成した信号発生装置において、積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正を容易にすることである。
本発明の他の目的は、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることである。
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路と、
前記複数の積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路と、
前記各積分信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および前記遅延回路により遅延されていない積分信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
それぞれがパルス信号を発生する少なくとも1つの発振器と、
前記各パルス信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
少なくとも1つのアナログ信号を入力し当該アナログ信号を積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各積分信号を入力し、これらの積分信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも1つの発振器と、
前記各パルス信号を入力し、これらのパルス信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
少なくとも1つのアナログ信号を入力し当該アナログ信号を積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各遅延信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、これらの比較信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
それぞれがパルス信号を発生する少なくとも1つの発振器と、
前記各パルス信号を入力し、これらのパルス信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号およびパルス信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも1つの信号を選んで出力することを特徴とする(1)から(5)の何れかに記載の信号発生装置。
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする(1)から(5)の何れかに記載の信号発生装置。
本発明の信号発生装置では、積分回路や発振回路の補正や校正を容易に行なうことができる。
本発明の信号発生装置では、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることができる。
図1(A)において、信号発生装置1は、2つの積分回路111,112と、2つの比較回路121,122と、遅延回路131,132と、信号処理回路14とを備えている。
積分回路111は、基準アナログ信号A1を入力し、これを積分して積分信号SA1を出力する。積分回路112は、測定アナログ信号A2を入力し、これを積分して積分信号SA2を出力する。
比較回路121は、積分値SA1としきい値TH1とを比較し比較信号SCA1を出力する。比較回路122は、積分値SA1としきい値TH2とを比較し比較信号SCA2を出力する。
図4(A)において、信号発生装置2は、2つの発振回路211,212と、2つの遅延回路231,232と信号処理回路24とを備えている。
発振回路211は、基準セット値SETREF1を入力し、パルスSPLS1を出力する。発振回路212は、基準セット値SETREF2を入力し、パルスSPLS2を出力する。
信号処理回路24は、たとえば、遅延信号SDPLS1,SDPLS2,SDPLS3 のうち、SDPLS1のエッジが一番早ければSC1を出力し、SDPLS2のエッジが一番早ければSC2を出力し、SDPLS3のエッジが一番早ければSC3を出力する。
図5(A)において、信号発生装置3は、発振回路311と、積分回路312と、比較回路321と、遅延回路331,332と、信号処理回路34とを備えている。
発振回路311は、基準セット値SETREFに基づき、周期TREFのパルスSPLSを出力する。積分回路312は、測定アナログ信号Aを入力し、これを積分して積分信号SAを出力する。比較回路321は積分信号SAを入力し、これをしきい値THと比較し、比較信号SCAを出力する。
遅延回路331,332として図2(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
発振回路311,312,313は、基準セット値SETREF1,TREF2,SETREF3に基づき、周期TREF1,周期TREF2,TREF3のパルスSPLS1,SPLS2,SPLS3を出力する。
積分回路314,315は、測定アナログ信号A1,A2を入力し、これらをそれぞれ積分して積分信号SA1,SA2を出力する。比較回路321は、積分信号SA1,SA2を入力し、これをしきい値TH1,TH2とと比較し、比較信号SCA1,SCA2を出力する。
図7において、信号発生装置4は、発振回路40と、2つの積分回路411,412と、比較回路421,422と、遅延回路431,432と、信号処理回路44とを備えている。
発振回路40は、基準セット値SETREFに基づき、周期TREFのパルスSPLSを出力する。パルスSPLSは遅延回路431に入力される。遅延回路431は、パルスSPLSを遅延時間DT1がプログラマブルにセットされるように構成されている。遅延回路414は、パルスSPLSを入力し、パルスSPLSの入力タイミングに応じた遅延信号SDPLSを出力する。遅延信号SDPLSは、積分回路411に入力され、積分回路411は積分信号SADPLSを比較回路421に出力し、比較回路421は比較信号SCADPLSを出力する。
遅延回路431,432として図2(A),(B)に示した、遅延回路81,83と同様の構成の回路を使用することができる。
積分回路511,512、比較回路521,522および遅延回路531,532は、図1(A)の信号発生装置1の積分回路111,112、比較回路121,122および遅延回路131,132と同じである。
信号処理回路54は、2つのカウンタ541,542と、デジタル差分器543とを備えている。
デジタル差分器543は、計数値n1と計数値n2と差を演算し、演算結果をディジタル値DVとしで出力する。本実施形態では、デジタル差分器543は、n2−n2を演算し、t2−t2 に対応する時間をディジタル値DVとしで出力する。
値n1と計数値n2との差の値には正負符号を付とすることもできるし、本実施形態におけるようにn2−n1(すなわち、t2−t2)を行なう場合に n2にオフセット値を設定し、n2−n1が常に正となるようにもできる。また、計数値n1,n2の大小により、差の値出力される端子を変えることもできる。このような動作を行なう回路は、当業者であるなら容易に想定できるので、これ以上の説明はしない。
図10に、積分信号SA1,SA2と、比較信号SCA1,SCA2と、遅延信号SDCA1,SDCA2と、ディジタル値DVとの関係を示す。
発振回路611、積分回路612、比較回路622および遅延回路632は、図5(A)の信号発生装置2の発振回路211、積分回路212、比較回路222および遅延回路232と同じである。
信号処理回路64は、2つのカウンタ641,642と、デジタル差分器643とを備えている。
その他、カウンタ641,642およびデジタル差分器643の動作は、基本的には、図9に示したカウンタ541,542およびデジタル差分器543の動作と同じである。。
図12に、積分信号SAと、比較信号SCAと、遅延信号SDPLS,SDCAと、クロックclkと、ディジタル値DVとの関係を示す。
発振回路70、積分回路711,712、比較回路721,722、遅延回路731,732は、図7の信号発生装置4の発振回路40、積分回路411,412、比較回路421,422、遅延回路431,432と同じである。
信号処理回路74は、2つのカウンタ741,742と、デジタル差分器743とを備えている。
その他、カウンタ741,742およびデジタル差分器743の動作は、基本的には、図9に示したカウンタ541,542およびデジタル差分器543の動作と同じである。。
図15に、積分信号SAと、比較信号SCAと、遅延信号SDPLS,SDCAと、クロックclkと、ディジタル値DVとの関係を示す。
111,112 積分回路
121,122 比較回路
131,132 遅延回路
14 信号処理回路
Claims (7)
- 複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路と、
前記複数の積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および前記遅延回路によっては遅延されていない比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。 - 複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路と、
前記各積分信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および前記遅延回路により遅延されていない積分信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。 - それぞれがパルス信号を発生する少なくとも1つの発振器と、
前記各パルス信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。 - 少なくとも1つのアナログ信号を入力し当該アナログ信号を積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各積分信号を入力し、これらの積分信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも1つの発振器と、
前記各パルス信号を入力し、これらのパルス信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。 - 少なくとも1つのアナログ信号を入力し当該アナログ信号を積分した積分信号をそれぞれ出力する少なくとも1つの積分回路と、
前記各遅延信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、これらの比較信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
それぞれがパルス信号を発生する少なくとも1つの発振器と、
前記各パルス信号を入力し、これらのパルス信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも1つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号およびパルス信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。 - 前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも1つの信号を選んで出力することを特徴とする請求項1から5の何れかに記載の信号発生装置。 - 前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする請求項1から5の何れかに記載の信号発生装置。
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