以下、本発明のデジタルフィルター、レシプロカルカウント値生成回路および物理量センサーを添付図面に示す実施形態に基づいて詳細に説明する。
<第1実施形態>
図1は、本発明のレシプロカルカウント値生成回路の第1実施形態を示すブロック図である。図2は、図1に示すレシプロカルカウント値生成回路のデジタルフィルターを示すブロック図である。図3は、図1に示すレシプロカルカウント値生成回路の動作を説明するためのタイミングチャートである。なお、図1では、回路中のバスを太線で示す(他の図も同様)。
なお、図面には、被測定信号を「Fx」、基準クロック(基準信号)を「Fs」と記載する(他の実施形態の図面も同様)。
また、図面には、位相の異なる各被測定信号を区別するために、「Fx」に、添え字(0、1、・・・、31)を付す(他の実施形態の図面も同様)。
また、図面には、各ラッチ31から出力された信号を「S」と記載し、前記各信号を区別するために、添え字(0、1、・・・、31)を付す(他の実施形態の図面も同様)。
また、以下の説明では、被測定信号の位相を異ならせた信号も「被測定信号」と言う。
また、信号のレベルが「ロー(Low)」の場合を「0」、信号のレベルが「ハイ(High)」の場合を「1」とも言う。
また、信号の反転には、信号の立ち上がり、すなわち、信号が「0」から「1」になる場合のみを表す場合と、信号の立ち下がり、すなわち、信号が「1」から「0」になる場合のみを表す場合と、信号の立ち上がりおよび立ち下がりの両方、すなわち、信号が「0」から「1」になる場合および信号が「1」から「0」になる場合の両方を表す場合とが含まれる。
また、信号の反転エッジは、信号のレベルの反転を表す部分であり、前記の通り、信号の反転エッジには、信号の立ち上がりエッジのみを表す場合と、信号の立ち下がりエッジのみを表す場合と、信号の立ち上がりエッジおよび立ち下がりエッジの両方(両エッジ)を表す場合とが含まれる。
但し、以下の説明では、基準クロック(基準信号)および被測定信号のそれぞれについて、前記のうちの1つを例に挙げて説明を行う。本実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
すなわち、本実施形態では、カウンター3(第1のカウンター)は、基準クロック(Fs)の立ち上がりエッジおよび立ち下がりエッジを用いて、反転エッジの検出を行い、カウンター11(第2のカウンター)は、基準クロック(Fs)の立ち上がりエッジおよび立ち下がりエッジを用いて、基準クロック(Fs)のカウントを行う。
これにより実効的に2倍の周波数をカウントすることになり、SN比を向上させることができる。
より詳細には、本実施形態のレシプロカルカウント値生成回路1は、基準クロック(Fs)の立ち上がりおよび立ち下がりを検出し、基準クロック(Fs)の立ち上がりおよび立ち下がりに同期するパルス信号(P)を生成する検出回路の1例であるエッジ検出部9を備えている。そして、カウンター3(第1のカウンター)は、エッジ検出部9で生成されたパルス信号(P)を用いて、反転エッジの検出を行い、カウンター11(第2のカウンター)は、エッジ検出部9で生成されたパルス信号(P)を用いて、基準クロック(Fs)のカウントを行う。
これにより、簡易な構成で実効的に2倍の周波数をカウントすることになり、SN比を向上させることができる。以下、具体的に説明する。
図1に示すレシプロカルカウント値生成回路1(レシプロカルカウント値生成装置)は、周波数が既知である基準クロック(基準信号)Fsの周波数と被測定信号Fxの周波数との比に対応する値(または前記値を生成するために用いられる値)であるレシプロカルカウント値(レシプロカルカウント値を示す信号)を生成する回路(装置)である。レシプロカルカウント値生成回路1では、レシプロカルカウント方式を採用しており、被測定信号を動作クロックとして用い、その被測定信号の周波数は、基準クロックの周波数よりも低い。
まず、レシプロカルカウント値生成回路1の概要について、特許請求の範囲に対応させて簡単に説明し、その後で詳細に説明する。
レシプロカルカウント値生成回路1は、被測定信号(Fx)で規定されるタイミングで基準クロック(Fs)をカウントする回路(レシプロカルカウント値生成回路)であり、レシプロカルカウント値を生成するレシプロカルカウント値生成部10と、デジタルフィルター6とを備えている。このレシプロカルカウント値生成回路1によれば、簡易な構成で、1次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能である等の後述するデジタルフィルター6の説明で述べる効果が得られる。
本実施形態では、レシプロカルカウント値生成回路1は、被測定信号(Fx)で規定されるタイミングで基準クロック(Fs)をカウントする回路である。このレシプロカルカウント値生成回路1は、電気的に並列に接続され、位相の異なる複数の被測定信号(Fx)がそれぞれ入力され、基準クロック(Fs)を用いて、複数の被測定信号(Fx)のレベルの反転を表す反転エッジを検出する複数の第1のカウンターの1例である複数のカウンター3と、基準クロック(Fs)をカウントする第2のカウンターの1例であるカウンター11と、カウンター11のカウント値等に基づいてレシプロカルカウント値を生成するレシプロカルカウント値生成部10とを備えている。以下、「電気的に接続」を単に「接続」とも言う。
なお、レシプロカルカウント値生成部10の1例としては、例えば、基準クロック(Fs)で規定されるタイミングにおける被測定信号(Fx)の反転エッジの検出数と、前記タイミングにおけるカウンター11のカウント値との積を、被測定信号(Fx)で規定される区間において積算し、レシプロカルカウント値を生成するもの等が挙げられる。
このレシプロカルカウント値生成回路1によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。また、各カウンター3に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができ、これによって、精度を向上させることができる。
また、不感期間無く漏れずにカウントすることができ、1次のノイズシェーピング効果が得られ、ノイズを高周波側に効果的にシフトすることができる。これによって、出力側に設けられたデジタルフィルター6により、ノイズ成分を低減することができ、精度を向上させることができる。また、デジタルフィルター6の構成や処理を簡素化することができる。
また、前記被測定信号の反転エッジの検出数は、複数の被測定信号における信号の立ち上がり数と立ち下がり数の合計値である。これにより、被測定信号の実効入力周波数が2倍になるので、オーバーサンプリング効果によりSN比を向上させることができる。
また、前記被測定信号の反転エッジの検出数は、前記合計値に限らず、複数の被測定信号における信号の立ち上がり数または立ち下がり数であってもよい。これにより、回路構成を簡素化することができる。以下、具体的に説明する。
レシプロカルカウント値生成回路1は、エッジ検出部9と、第2のカウンターの1例であるカウンター11と、少なくとも1つの遅延素子12と、複数の第1のカウンターの1例である複数のカウンター3と、複数のラッチ13と、複数のラッチ14と、加算器4と、デジタルフィルター6とを備えている。各カウンター3は、電気的に並列に接続されている。また、遅延素子12の数は、カウンター3の数よりも1つ少ない。本実施形態では、カウンター3の数を32、遅延素子12の数を31とする。また、ラッチ13およびラッチ14の数は、それぞれ、カウンター3の数と等しく、32である。なお、カウンター3の数は、複数であれば特に限定されないが、その上限は、例えば、1000程度とすることができる。
また、エッジ検出部9と、カウンター11と、各ラッチ14と、加算器4と、デジタルフィルター6とは、入力側から出力側に向って、この順序で接続されている。
カウンター3は、本実施形態では、周波数デルタシグマ変調部(以下、「FDSM(Frequency Delta Sigma Modulator)」と言う)で構成されている。
すなわち、カウンター3は、基準クロック(基準信号)Fsの立ち上がりエッジおよび立ち下がりエッジに同期して被測定信号Fxをラッチして第1データを出力するラッチ31(第1ラッチ)と、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期して前記第1データをラッチして第2データを出力するラッチ32(第2ラッチ)と、前記第1データと前記第2データの排他的論理和を演算して出力データを生成する排他的論理和回路33とを備えている。なお、ラッチ31、ラッチ32としては、それぞれ、例えば、Dラッチ等を用いることができ、ラッチ31およびラッチ32は、例えば、Dフリップフロップ回路等で構成される。
また、エッジ検出部9は、遅延素子91と、排他的論理和回路92とを備えている。遅延素子91の出力端子は、排他的論理和回路92の一方の入力端子に接続されている。また、遅延素子91としては、本実施形態では、バッファーが用いられている。
このエッジ検出部9の出力端子は、カウンター11の入力端子に接続され、カウンター11の出力端子は、各ラッチ14の入力端子に接続されている。そして、ラッチ14の出力端子は、加算器4の入力端子に接続されている。また、カウンター11としては、例えば、アップカウンター等を用いることができる。
また、エッジ検出部9の出力端子は、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、各ラッチ13のクロック入力端子とに、それぞれ、接続されている。また、各ラッチ13の出力端子は、各ラッチ14のクロック入力端子に接続されている。
また、各カウンター3の出力端子は、それぞれ、そのカウンター3に対応するラッチ13の入力端子に接続されている。また、各ラッチ13の出力端子は、それぞれ、そのラッチ13に対応するラッチ14のクロック入力端子に接続されている。また、ラッチ13およびラッチ14としては、それぞれ、例えば、Dラッチ等を用いることができる。
また、遅延素子12は、被測定信号を遅延する機能を有しており、隣り合う2つのカウンター3の入力側において、その2つのカウンター3の間に接続されている。したがって、被測定信号は、所定のカウンター3のラッチ31に入力され、また、被測定信号は、遅延素子12で遅延され、別のカウンター3のラッチ31に入力され、以下、同様に、被測定信号は、遅延素子12でさらに遅延され、別のカウンター3のラッチ31に入力される。また、遅延素子12としては、本実施形態では、バッファーが用いられている。
次に、デジタルフィルター6について説明する。
まず、デジタルフィルター6の概要について、特許請求の範囲に対応させて簡単に説明し、その後で詳細に説明する。
デジタルフィルター6は、周波数デルタシグマ変調されたデルタシグマ変調信号を処理するデジタルフィルターである。このデジタルフィルター6は、少なくとも1つの移動平均フィルターを含む複数のフィルター、本実施形態では、移動平均フィルター61、62、63、64、65を備えている(図2参照)。また、複数のフィルターのうちの所定のフィルター、本実施形態では、移動平均フィルター65から出力される第1の信号(減算器653から出力された信号)のビット幅(フィルター出力ビット幅)は、最下位ビットを含むビットを削減することで、移動平均フィルター65(所定のフィルター)が処理する第2の信号(加算器651から出力された信号)のビット幅(フィルター処理ビット幅)よりも小さく構成される。
これにより、周波数デルタシグマ変調器の特徴の1つである1次のノイズシェーピング機能を損なわないように、簡素かつ小規模な構成で、必要かつ十分なビット幅の出力を得ることができ、また、消費電力を低減することができる。また、1次のノイズシェーピング機能が発揮されることにより、ノイズを高周波側に効果的にシフトすることができ、これにより、デジタルフィルター6によりノイズ成分を低減することができ、精度を向上させることができる。
また、デジタルフィルター6では、移動平均フィルター61〜移動平均フィルター65(複数のフィルター)のうちの少なくとも1つの移動平均フィルター(フィルター)から出力される信号はダウンサンプル(分周)されている。本実施形態では、移動平均フィルター62、64から出力される信号がダウンサンプルされている。これにより、動作速度を低下させることにより、消費電力を低減することができる。
また、デジタルフィルター6では、移動平均フィルター61〜移動平均フィルター65(複数のフィルター)は、電気的に直列に接続されている。すなわち、加算器4の出力側から移動平均フィルター61、62、63、64、65の順に接続されている。また、移動平均フィルター61〜移動平均フィルター65(複数のフィルター)のうちの初段の移動平均フィルター61(フィルター)に入力される信号のビット幅は、初段の移動平均フィルター61(フィルター)に入力される信号の絶対値(入力信号絶対値)の表現に必要なビット幅よりも小さい。これにより、1次のノイズシェーピング効果を保ちつつ、必要なビット幅を小さくすることができる。
また、デジタルフィルター6は、複数のフィルターのうちの所定のフィルター、本実施形態では、移動平均フィルター61、65から出力される信号に対し、補正値による補正を行う補正部の1例である加算器66および加算器67を備えている。これにより、ダイナミックレンジを大きくすることができる。
また、デジタルフィルター6が備える複数のフィルター(移動平均フィルター61〜移動平均フィルター65)のすべてが移動平均フィルターである。これにより、簡易な構成で、1次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能なデジタルフィルター6を実現することができる。
また、デジタルフィルター6では、第1の信号のビット幅は、4の倍数である。これにより、簡易な構成で、1次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能なデジタルフィルター6を実現することができる。以下、具体的に説明する。
図2に示すように、デジタルフィルター6は、複数、本実施形態では、5つ(5段)の移動平均フィルター61、62、63、64および65と、複数、本実施形態では、2つの加算器66および67とを備えている。移動平均フィルター61〜65は、それぞれ、フィルターの1例である。
また、移動平均フィルター61と、加算器66と、移動平均フィルター62と、移動平均フィルター63と、移動平均フィルター64と、移動平均フィルター65と、加算器67とは、入力側(加算器4の出力側)から出力側に向って、この順序で直列に接続されている。
デジタルフィルター6が備えるフィルターの数は、本実施形態では、5つであるが、これに限定されず、2つ、3つ、4つ、または、6つ以上でもよい。
また、本実施形態では、デジタルフィルター6が備える複数のフィルターのすべてが移動平均フィルターであるが、これに限定されず、デジタルフィルター6が備える複数のフィルターのうちの少なくとも1つが移動平均フィルターであればよい。この場合、複数のフィルターのうちの移動平均フィルターではないフィルターとしては、例えば、他のローパスフィルター等を用いることができる。
まず、1段目(初段)の移動平均フィルター61は、シフトレジスター611と、減算器612とを備えている。シフトレジスター611は、48個前のデータを記憶し、出力する機能を有している。なお、前記「48」は、1例であり、他の数に設定してもよい。
また、加算器4の出力端子は、移動平均フィルター61のシフトレジスター611の入力端子と、減算器612のプラス側の入力端子とに、それぞれ、接続されている。
また、シフトレジスター611の出力端子は、減算器612のマイナス側の入力端子に接続されている。
減算器612では、現在のデータから48個前のデータが減算される。その各データは、それぞれ、加算器4から出力される信号で示される積算されたレシプロカルカウント値の総和である。これにより、減算器612では、レシプロカルカウント値の総和を示すデータを48個分加算したデータが得られる。その理由を以下に説明する。
まず、レシプロカルカウント値の総和を示すデータの48個分をYi(iは、1〜48の整数)とすると、そのYiは、「(Di−1)−(Di)」で表される。D0は、現在の積算されたレシプロカルカウント値の総和を示すデータ、D1は、1個前の積算されたレシプロカルカウント値の総和を示すデータ、・・・、D48は、48個前の積算されたレシプロカルカウント値の総和を示すデータである。
レシプロカルカウント値の総和を示すデータを48個分加算したデータは、「[(D0)−(D1)]+[(D1)−(D2)]+・・・+[(D47)−(D48]」である。それを計算すると、「(D0)−(D48)」となる。これは、現在の積算されたレシプロカルカウント値の総和を示すデータから48個前の積算されたレシプロカルカウント値の総和を示すデータを減算してなるデータである。
また、減算器612の出力端子は、加算器66の一方の入力端子に接続され、加算器66の出力端子は、後述する移動平均フィルター62の加算器621の一方の入力端子に接続されている。また、加算器66の他方の入力端子には、所定の補正値(補正データ)が入力されている。また、加算器66は、補正部の1例であり、この加算器66により、粗い補正、すなわち、粗調整が行われる。本実施形態では、動作クロックとして被測定信号や被測定信号を分周してなる信号を用いているので、動作クロックの周波数は変動する。このため、この補正により、動作クロックの周波数は変動等に伴う信号の不要な桁上がり等を防止することができる。この補正では、例えば、加算器66から出力される信号のビット幅の中心が、ダイナミックレンジの中心になるように、補正値が設定されている。
2段目の移動平均フィルター62は、加算器621と、シフトレジスター622と、減算器623とを備えている。シフトレジスター622は、48個前のデータを記憶し、出力する機能を有している。なお、前記「48」は、1例であり、他の数に設定してもよい。また、本実施形態では、加算器621は、移動平均フィルター62の構成要素であるが、構成要素から除外してもよい。
また、加算器621の出力端子は、シフトレジスター622の入力端子と、減算器623のプラス側の入力端子と、加算器621の他方の入力端子とに、それぞれ、接続されている。
加算器621では、48個のデータが加算される。そのデータは、加算器66から出力される信号が示すデータである。これにより、48個のデータを加算したデータが得られる。
また、シフトレジスター622の出力端子は、減算器623のマイナス側の入力端子に接続されている。減算器623については、減算器612と同様であるので、その説明は省略する。
また、減算器623の出力端子は、後述する移動平均フィルター63の加算器631の一方の入力端子に接続されている。
3段目の移動平均フィルター63は、加算器631と、シフトレジスター632と、減算器633とを備えている。シフトレジスター632は、48個前のデータを記憶し、出力する機能を有している。なお、前記「48」は、1例であり、他の数に設定してもよい。また、本実施形態では、加算器631は、移動平均フィルター63の構成要素であるが、構成要素から除外してもよい。
また、加算器631の出力端子は、シフトレジスター632の入力端子と、減算器633のプラス側の入力端子と、加算器631の他方の入力端子とに、それぞれ、接続されている。加算器631については、加算器621と同様であるので、その説明は省略する。
また、シフトレジスター632の出力端子は、減算器633のマイナス側の入力端子に接続されている。減算器633については、減算器612と同様であるので、その説明は省略する。
また、減算器633の出力端子は、後述する移動平均フィルター64の加算器641の一方の入力端子に接続されている。
4段目の移動平均フィルター64は、加算器641と、シフトレジスター642と、減算器643とを備えている。シフトレジスター642は、48個前のデータを記憶し、出力する機能を有している。なお、前記「48」は、1例であり、他の数に設定してもよい。また、本実施形態では、加算器641は、移動平均フィルター64の構成要素であるが、構成要素から除外してもよい。
また、加算器641の出力端子は、シフトレジスター642の入力端子と、減算器643のプラス側の入力端子と、加算器641の他方の入力端子とに、それぞれ、接続されている。加算器641については、加算器621と同様であるので、その説明は省略する。
また、シフトレジスター642の出力端子は、減算器643のマイナス側の入力端子に接続されている。減算器643については、減算器612と同様であるので、その説明は省略する。
また、減算器643の出力端子は、後述する移動平均フィルター65の加算器651の一方の入力端子に接続されている。
5段目(最終段)の移動平均フィルター65は、加算器651と、シフトレジスター652と、減算器653とを備えている。シフトレジスター652は、4個前のデータを記憶し、出力する機能を有している。また、シフトレジスター652の出力するデータがいくつ前にサンプリングしたものであるかについての数(本実施形態では、「4」)は、シフトレジスター611、622、632、642の前記数(本実施形態では、「48」)よりも小さい。なお、前記「4」は、1例であり、他の数に設定してもよい。また、本実施形態では、加算器651は、移動平均フィルター65の構成要素であるが、構成要素から除外してもよい。
また、加算器651の出力端子は、シフトレジスター652の入力端子と、減算器653のプラス側の入力端子と、加算器651の他方の入力端子とに、それぞれ、接続されている。加算器651については、加算器621と同様であるので、その説明は省略する。
また、シフトレジスター652の出力端子は、減算器653のマイナス側の入力端子に接続されている。減算器653については、減算器612と同様であるので、その説明は省略する。
また、減算器653の出力端子は、加算器67の一方の入力端子に接続されている。また、加算器67の他方の入力端子には、所定の補正値(補正データ)が入力されている。また、加算器67は、補正部の1例であり、この加算器67により、微細な補正、すなわち、微調整が行われる。この補正により、動作クロックの周波数は変動等に伴う信号の不要な桁上がり等を防止することができる。この補正では、例えば、加算器67から出力される信号のビット幅の中心が、ダイナミックレンジの中心になるように、補正値が設定されている。具体例としては、例えば、加速度センサーに適用する場合は、加速度が加わっていないときの出力が可及的に「0」になるように、加算器66および加算器67に入力されるそれぞれの補正値が設定されている。
なお、各ラッチ14および加算器4により、レシプロカルカウント値生成部10の主要部が構成される。また、デジタルフィルター6をレシプロカルカウント値生成部10の構成要素に含めてもよい。
また、被測定信号は、複数のカウンター3のうちの所定のカウンター3のラッチ31の入力端子と、複数の遅延素子12のうちの初段の遅延素子12の入力端子とに、それぞれ、入力されている。
また、基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子とに、それぞれ、入力されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
なお、以下の説明では、理解を容易にするため、所定の信号のビット幅(ビット数)や速度(周波数)として、1例を示すが、その1例に限定されない。
図1に示すように、被測定信号は、複数のカウンター3のうちの所定のカウンター3のラッチ31の入力端子と、複数の遅延素子12のうちの初段の遅延素子12の入力端子とに、それぞれ、入力される。
また、基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子とに、それぞれ、入力される。
また、被測定信号は、遅延素子12で遅延され、別のカウンター3のラッチ31の入力端子に入力される。これにより、各カウンター3のラッチ31の入力端子には、周波数が同一で位相の異なる被測定信号が入力される(図3参照)。
エッジ検出部9では、基準クロック(Fs)の立ち上がりエッジおよび立ち下がりエッジが検出される。すなわち、エッジ検出部9は、基準クロック(Fs)の立ち上がりエッジに同期したパルスおよび基準クロック(Fs)の立ち下がりエッジに同期したパルスを有するパルス信号(P)を出力する。
また、エッジ検出部9から出力されたパルス信号(P)は、カウンター11に入力され、カウンター11は、エッジ検出部9から出力されるパルス信号(P)のパルスをカウントし、そのパルスのカウント値を出力する。
また、パルス信号(P)は、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、ラッチ13のクロック入力端子とに、それぞれ、入力される。
また、各カウンター3では、それぞれ、ラッチ31は、基準クロックの立ち上がりエッジ(エッジ検出部9から出力されたパルス信号のパルスの立ち上がりエッジ)に同期して被測定信号(Fx0〜Fx31)をラッチして第1データを出力し、ラッチ32は、基準クロックの立ち上がりエッジに同期して前記第1データをラッチして第2データを出力し、排他的論理和回路33は、前記第1データと前記第2データの排他的論理和を演算して出力データを生成し、出力する。また、各カウンター3では、それぞれ、ラッチ31は、基準クロックの立ち下がりエッジに同期して被測定信号をラッチして第1データを出力し、ラッチ32は、基準クロックの立ち下がりエッジに同期して前記第1データをラッチして第2データを出力し、排他的論理和回路33は、前記第1データと前記第2データの排他的論理和を演算して出力データを生成し、出力する。すなわち、各カウンター3からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
また、各カウンター3から出力された信号は、それぞれ、ラッチ13により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
また、カウンター11から出力されたカウント値は、各ラッチ14に入力される。各ラッチ14は、それぞれ、ラッチ13から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
図3に示す例では、各カウンター3のうちの所定のカウンター3のラッチ14から出力されたカウント値は、被測定信号の立ち上がりで、「6」、立ち下がりで、「34」である。すなわち、このカウンター3のみに着目すると、積算されたレシプロカルカウント値は、「6」と「34」であり、レシプロカルカウント値は、28(=34−6)である。
また、他のカウンター3のラッチ14から出力されたカウント値は、被測定信号の立ち上がりで、「7」、立ち下がりで、「34」である。すなわち、このカウンター3のみに着目すると、積算されたレシプロカルカウント値は、「7」と「34」であり、レシプロカルカウント値は、27(=34−7)である。
また、他のカウンター3のラッチ14から出力されたカウント値は、被測定信号の立ち上がりで、「7」、立ち下がりで、「35」である。すなわち、このカウンター3のみに着目すると、積算されたレシプロカルカウント値は、「7」と「35」であり、レシプロカルカウント値は、28(=35−7)である。
また、他のカウンター3のラッチ14から出力されたカウント値は、被測定信号の立ち上がりで、「10」、立ち下がりで、「37」である。すなわち、このカウンター3のみに着目すると、積算されたレシプロカルカウント値は、「10」と「37」であり、レシプロカルカウント値は、27(=37−10)である。
次に、加算器4は、各ラッチ14から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
ここで、本実施形態におけるレシプロカルカウント値は、複数のカウンター3の1つ分の出力に相当する値であり、被測定信号の立ち上がりエッジと立ち下がりエッジとの間に含まれる基準クロックの立ち上がりエッジの数である。
また、レシプロカルカウント値の総和は、すべてのカウンター3の出力から得られたレシプロカルカウント値を合計した値である。
また、本発明におけるレシプロカルカウント値とは、本実施形態における狭義のレシプロカルカウント値に限らず、レシプロカルカウント値の総和、積算されたレシプロカルカウント値、積算されたレシプロカルカウント値の総和等を含む。
次に、加算器4から出力された信号は、デジタルフィルター6に入力される。すなわち、図2に示すように、加算器4から出力された信号は、移動平均フィルター61のシフトレジスター611の入力端子と、減算器612のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター61に入力される信号、移動平均フィルター61が処理する信号および移動平均フィルター61から出力される信号のビット幅(最小単位)は、同じであり、また、移動平均フィルター61に入力される信号の絶対値(入力信号絶対値)の表現に必要なビット幅よりも小さい。この場合、移動平均フィルター61に入力される信号の周波数の変化分を表現することで、入力信号絶対値の表現に必要なビット幅よりも小さくすることができる。すなわち、1次のノイズシェーピング機能を損なわないように、ビット幅を削減することができ、これにより、デジタルフィルター6の小型化を図ることができ、これによって、消費電力を低減することができる。
ここで、移動平均フィルター61に入力される信号、移動平均フィルター61が処理する信号および移動平均フィルター61から出力される信号のビット幅(最小単位)は、例えば、20ビット(20ビットは、1例)である。また、入力信号絶対値の表現に必要なビット幅は、例えば、24ビット(24ビットは、1例)である。
また、移動平均フィルター61から移動平均フィルター63の加算器631までの回路に用いられる動作クロックは、被測定信号(Fx)の立ち上がりエッジおよび立ち下がりエッジに同期した信号であり、例えば、192ksps(サンプル/秒)前後で回路を動作させる。
また、移動平均フィルター63の加算器631よりも出力側の回路から移動平均フィルター65の加算器651までの回路に用いられる動作クロックは、被測定信号(Fx)の立ち上がりエッジおよび立ち下がりエッジに同期した信号を分周してなる信号であり、移動平均フィルター61から移動平均フィルター63の加算器631までの回路に用いられる動作クロックよりも周波数が低い。これは、移動平均フィルター62から出力される信号は、ダウンサンプルされていると言い換えることができる。これにより、動作速度が低下し、消費電力を低減することができる。なお、移動平均フィルター63の加算器631よりも出力側の回路から移動平均フィルター65の加算器651までの回路に用いられる動作クロックは、例えば、96ksps前後で回路を動作させる。
また、移動平均フィルター65のシフトレジスター652および減算器653に用いられる動作クロックは、被測定信号(Fx)の立ち上がりエッジおよび立ち下がりエッジに同期した信号を分周してなる信号をさらに分周してなる信号であり、移動平均フィルター63の加算器631よりも出力側の回路から移動平均フィルター65の加算器651までの回路に用いられる動作クロックよりも周波数が低い。これは、移動平均フィルター64から出力される信号は、ダウンサンプルされていると言い換えることができる。これにより、動作速度が低下し、消費電力を低減することができる。なお、移動平均フィルター65のシフトレジスター652および減算器653に用いられる動作クロックは、例えば、3.2ksps前後で回路を動作させる。前記192ksps、96ksps、3.2kspsは、それぞれ、1例であり、諸条件に応じて適宜設定される。また、ダウンサンプルの箇所は、前記の箇所に限定されず、諸条件に応じて適宜設定される。
シフトレジスター611からは、48個前のデータが出力され、減算器612では、現在のデータから48個前のデータが減算され、これにより、48個のデータを平均してなる48個分の移動平均値(48で除算はしていない値)が得られ、その移動平均値は、加算器66に出力される。このようにして、移動平均フィルター61で、高域周波数成分が遮断または低減される。
加算器66では、減算器612から出力されたデータと補正値(補正データ)とが加算され、すなわち、補正が行われ、その加算値が出力される。
次に、加算器66から出力された信号は、移動平均フィルター62の加算器621の一方の入力端子に入力され、また、加算器621から出力された信号は、加算器621の他方の入力端子に入力され、加算器621では、その両方の信号が示すデータが加算される。そして、加算器621では、最終的に、48個分のデータが加算され、シフトレジスター622の入力端子と、減算器623のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター62が処理する信号および移動平均フィルター62から出力される信号のビット幅は、同じであり、また、移動平均フィルター61が処理する信号および移動平均フィルター61から出力される信号のビット幅よりも大きく、例えば、26ビット(26ビットは、1例)である。
シフトレジスター622からは、48個前のデータが出力され、減算器623では、現在のデータから48個前のデータが減算され、これにより、48個のデータを平均してなる48個分の移動平均値(48で除算はしていない値)が得られ、その移動平均値は、移動平均フィルター63の加算器631に出力される。このようにして、移動平均フィルター62で、高域周波数成分が遮断または低減される。
次に、減算器623から出力された信号は、移動平均フィルター63の加算器631の一方の入力端子に入力され、また、加算器631から出力された信号は、加算器631の他方の入力端子に入力され、加算器631では、その両方の信号が示すデータが加算される。そして、加算器631では、最終的に、48個分のデータが加算され、シフトレジスター632の入力端子と、減算器633のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター63が処理する信号および移動平均フィルター63から出力される信号のビット幅は、同じであり、また、移動平均フィルター62が処理する信号および移動平均フィルター62から出力される信号のビット幅よりも大きく、例えば、32ビット(32ビットは、1例)である。
シフトレジスター632からは、48個前のデータが出力され、減算器633では、現在のデータから48個前のデータが減算され、これにより、48個のデータを平均してなる48個分の移動平均値(48で除算はしていない値)が得られ、その移動平均値は、移動平均フィルター64の加算器641に出力される。このようにして、移動平均フィルター63で、高域周波数成分が遮断または低減される。
次に、減算器633から出力された信号は、移動平均フィルター64の加算器641の一方の入力端子に入力され、また、加算器641から出力された信号は、加算器641の他方の入力端子に入力され、加算器641では、その両方の信号が示すデータが加算される。そして、加算器641では、最終的に、48個分のデータが加算され、シフトレジスター642の入力端子と、減算器643のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター64が処理する信号および移動平均フィルター64から出力される信号のビット幅は、同じであり、また、移動平均フィルター63が処理する信号および移動平均フィルター63から出力される信号のビット幅よりも大きく、例えば、38ビット(38ビットは、1例)である。
シフトレジスター642からは、48個前のデータが出力され、減算器643では、現在のデータから48個前のデータが減算され、これにより、48個のデータを平均してなる48個分の移動平均値(48で除算はしていない値)が得られ、その移動平均値は、移動平均フィルター65の加算器651に出力される。このようにして、移動平均フィルター64で、高域周波数成分が遮断または低減される。
次に、減算器643から出力された信号は、移動平均フィルター65の加算器651の一方の入力端子に入力され、また、加算器651から出力された信号は、加算器651の他方の入力端子に入力され、加算器651では、その両方の信号が示すデータが加算される。そして、加算器651では、最終的に、48個分のデータが加算され、シフトレジスター652の入力端子と、減算器653のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター65から出力される信号(第1の信号)のビット幅は、移動平均フィルター65が処理する信号(第2の信号)のビット幅よりも小さい。この場合、移動平均フィルター65が処理する信号の最下位ビットを含むビットを削減することで、ビット幅を小さくする。これにより、1次のノイズシェーピング機能を損なわないように、ビット幅を削減することができ、これにより、デジタルフィルター6の小型化を図ることができ、これによって、消費電力を低減することができる。
なお、本実施形態では、最終段の移動平均フィルター65において、出力される信号のビット幅が処理する信号のビット幅よりも小さくなっているが、このような関係を有する移動平均フィルターは、移動平均フィルター65に限らず、他の移動平均フィルターであってもよい。また、移動平均フィルター61〜移動平均フィルター65のうちの複数の移動平均フィルターが前記の関係を有していてもよい。
また、移動平均フィルター65が処理する信号のビット幅は、移動平均フィルター64が処理する信号および移動平均フィルター64から出力される信号のビット幅よりも大きい。
また、移動平均フィルター65が処理する信号のビット幅は、例えば、45ビット(45ビットは、1例)である。
また、移動平均フィルター65から出力される信号のビット幅は、例えば、前記45ビットのうちの一部、すなわち、上位nビット(nは、2以上の複数)である。具体例としては、前記45ビットのうちの上位32ビット(32ビットは、1例)である。なお、さらに、前記45ビットのうちの上位のビットを削減することも可能である。
また、移動平均フィルター65から出力される信号(第1の信号)のビット幅は、4の倍数であることが好ましい。これにより、簡易な構成で、1次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能なデジタルフィルター6を実現することができる。
シフトレジスター652からは、4個前のデータが出力され、減算器653では、現在のデータから4個前のデータが減算され、これにより、4個のデータを平均してなる4個分の移動平均値(4で除算はしていない値)が得られ、その移動平均値は、加算器67に出力される。このようにして、移動平均フィルター65で、高域周波数成分が遮断または低減される。
加算器67では、減算器653から出力されたデータと補正値(補正データ)とが加算され、すなわち、補正が行われ、その加算値が出力される。この出力は、レシプロカルカウント値の総和(移動平均値)である。
以上説明したように、レシプロカルカウント値生成回路1によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。
また、各カウンター3に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができる。これにより、精度を向上させることができる。
また、不感期間無く漏れずにカウントすることができ、1次のノイズシェーピング効果が得られる。これにより、ノイズを高周波側に効果的にシフトすることができる。これによって、デジタルフィルター6により、ノイズ成分を低減することができ、精度を向上させることができる。また、デジタルフィルター6の構成や処理を簡素化することができる。
また、デジタルフィルター6を簡素かつ小規模な構成としつつ、そのデジタルフィルター6により、1次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることができ、また、消費電力を低減することができる。
また、以下に変形例を説明する。
(1)カウンター3およびカウンター11としては、それぞれ、前記の構成に限定されず、他の構成のカウンターを用いることができる。他のカウンターとしては、例えば、リプルカウンター、フリーランカウンター等が挙げられる。
(2)被測定信号の周波数は、基準クロックの周波数よりも高くてもよい。
<第2実施形態>
図4は、本発明のレシプロカルカウント値生成回路の第2実施形態を示すブロック図である。
以下、第2実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
なお、第2実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
図4に示すように、第2実施形態のレシプロカルカウント値生成回路1は、エッジ検出部9と、第2のカウンターの1例であるカウンター11と、ラッチ18と、少なくとも1つの遅延素子(図示せず)と、複数の第1のカウンターの1例であるカウンター30(図示は1つ)と、複数のラッチ17(図示は1つ)と、数え上げ部19と、乗算器25と、カウンター20と、ラッチ24と、ラッチ26と、加算器27と、デジタルフィルター6とを備えている。
本実施形態では、カウンター30は、第1実施形態の32個分のカウンター3と同様であり、1個で、32個分のカウンター3を示している(32個分のカウンター3の機能を有している)。すなわち、カウンター30は、第1実施形態の32個のラッチ31に相当する図示しない32個のラッチと、32個のラッチ32(図には、1個のみ図示されている)と、第1実施形態の32個の排他的論理和回路33に相当する32個の排他的論理和回路330(図には、1個のみ図示されている)とを備えている。同様に、ラッチ17は、第1実施形態の32個分のラッチ14と同様であり、1個で、32個分のラッチ14を示している(32個分のラッチ14の機能を有している)。したがって、カウンター30およびラッチ17については、その説明は省略する。
また、カウンター30と、ラッチ17と、数え上げ部19と、乗算器25と、加算器27とは、入力側から出力側に向って、この順序で接続されている。また、数え上げ部19は、「1」ビットの数え上げを行う機能を有している。
また、エッジ検出部9と、カウンター11と、ラッチ18と、乗算器25とは、入力側から出力側に向って、この順序で接続されている。
また、カウンター20と、ラッチ24とは、入力側から出力側に向って、この順序で接続されている。
なお、図示は省略するが、カウンター30の入力側には、前記第1実施形態と同様に、複数(本実施形態では、31個)の遅延素子が接続されている。
また、カウンター20は、ラッチ21、ラッチ22および排他的論理和回路23を備えており、前記第1実施形態のカウンター3と同様に構成されている。そして、被測定信号は、このカウンター20のラッチ21の入力端子に入力されている。
また、前記ラッチ17、ラッチ18、ラッチ21、ラッチ22およびラッチ26としては、それぞれ、例えば、Dラッチ等を用いることができる。
また、エッジ検出部9の出力端子は、カウンター30の第2実施形態の各ラッチ31に相当する図示しない各ラッチのクロック入力端子および各ラッチ32のクロック入力端子と、カウンター11の入力端子と、ラッチ18のクロック入力端子と、ラッチ26のクロック入力端子と、各ラッチ17のクロック入力端子と、カウンター20のラッチ21のクロック入力端子およびラッチ22のクロック入力端子と、ラッチ24のクロック入力端子とに、それぞれ、接続されている。
また、カウンター11の出力端子は、ラッチ18の入力端子に接続されている。また、ラッチ18の出力端子は、乗算器25の一方の入力端子に接続されている。また、数え上げ部19の出力端子は、乗算器25の他方の入力端子に接続されている。
また、乗算器25の出力端子は、加算器27の一方の入力端子に接続されている。また、加算器27の出力端子は、ラッチ26の入力端子に接続され、ラッチ26の出力端子は、加算器27の他方の入力端子に接続されている。また、ラッチ24の出力端子は、加算器27のリセット端子に接続されている。
また、加算器27の出力端子は、デジタルフィルター6の移動平均フィルター61のシフトレジスター611の入力端子と、減算器612のプラス側の入力端子とに、それぞれ、接続されている(図2、図4参照)。なお、デジタルフィルター6については、第1実施形態と同様であるので、その説明は省略する。
また、基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子とに、それぞれ、入力されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
図4に示すように、途中までは、第2実施形態と同様であり、カウンター30の排他的論理和回路330からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
また、エッジ検出部9から出力され、基準クロックの立ち上がりエッジに同期したパルスおよび基準クロックの立ち下がりエッジに同期したパルスを有するパルス信号は、カウンター11と、ラッチ18のクロック入力端子と、ラッチ26のクロック入力端子と、ラッチ17のクロック入力端子と、カウンター20のラッチ21のクロック入力端子およびラッチ22のクロック入力端子と、ラッチ24のクロック入力端子とに、それぞれ、入力される。
また、カウンター30から出力された信号は、それぞれ、ラッチ17により、基準クロックの立ち上がりエッジ(エッジ検出部9から出力されたパルス信号のパルスの立ち上がりエッジ)に同期してラッチされ、出力される。
次に、数え上げ部19は、カウンター30から出力された信号の「1」ビットの数え上げを行う。すなわち、カウンター11の各カウント値のときのカウンター30から出力された信号の「1」の数を数える。
また、カウンター11から出力されたカウント値は、ラッチ18に入力される。ラッチ18は、基準クロックの立ち上がりエッジ(エッジ検出部9から出力されたパルス信号のパルスの立ち上がりエッジ)に同期して前記カウント値をラッチし、出力する。
次に、乗算器25は、数え上げ部19から出力された数値と、ラッチ18から出力されたカウンター11のカウント値とを乗算し、その乗算値を出力する。この乗算値は、加算器27の一方の入力端子に入力される。
また、カウンター20では、ラッチ21は、基準クロックの立ち上がりエッジ(エッジ検出部9から出力されたパルス信号のパルスの立ち上がりエッジ)に同期して被測定信号をラッチして第1データを出力し、ラッチ22は、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期して前記第1データをラッチして第2データを出力し、排他的論理和回路23は、前記第1データと前記第2データの排他的論理和を演算して出力データを生成し、出力する。すなわち、カウンター20からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
カウンター20から出力された信号は、ラッチ24により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器27のリセット端子に入力される。
乗算器25から出力された乗算値は、加算器27の一方の入力端子に入力される。また、加算器27の出力は、ラッチ26により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器27の他方の入力端子に入力される。
加算器27は、現在の乗算値と、ラッチ26にラッチされている1つ前の乗算値とを加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
次に、加算器27から出力された信号は、デジタルフィルター6に入力される。デジタルフィルター6では、第1実施形態で説明した処理が行われ、デジタルフィルター6からレシプロカルカウント値の総和(移動平均値)を示す信号が出力される。
以上のような第2実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
<第3実施形態>
図5は、本発明のレシプロカルカウント値生成回路の第3実施形態を示すブロック図である。
以下、第3実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
なお、第3実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
第3実施形態のレシプロカルカウント値生成回路1は、基準クロック(Fs)の立ち上がりおよび立ち下がりを検出し、基準クロック(Fs)の立ち上がりおよび立ち下がりに同期するパルス信号(P)を生成する検出回路の1例であるエッジ検出部9を備えている。また、第2のカウンターの1例であるカウンター110は、基準クロック(Fs)の立ち上がりをカウントする第1のカウント部111と、基準クロック(Fs)の立ち下がりをカウントする第2のカウント部112とを備えている。そして、カウンター3(第1のカウンター)は、エッジ検出部9で検出されたパルス信号(P)を用いて、反転エッジの検出を行い、カウンター110(第2のカウンター)は、基準クロック(Fs)のカウントにおいて、第1のカウント部111により基準クロック(Fs)の立ち上がりをカウントし、第2のカウント部112により基準クロック(Fs)の立ち下がりをカウントする。
これにより、簡易な構成で実効的に2倍の周波数をカウントすることになり、SN比を向上させることができる。以下、具体的に説明する。
図5に示すように、第3実施形態のレシプロカルカウント値生成回路1は、エッジ検出部9と、第2のカウンターの1例であるカウンター110と、少なくとも1つの遅延素子12と、複数の第1のカウンターの1例である複数のカウンター3と、複数のラッチ13と、複数のラッチ141と、複数のラッチ142と、加算器4、デジタルフィルター6とを備えている。各カウンター3は、電気的に並列に接続されている。また、遅延素子12の数は、カウンター3の数よりも1つ少ない。本実施形態では、カウンター3の数を32、遅延素子12の数を31とする。また、ラッチ13、ラッチ141およびラッチ142の数は、それぞれ、カウンター3の数と等しく、32である。
なお、エッジ検出部9、各遅延素子12および各カウンター3については、それぞれ、前記第1実施形態と同様であるので、その説明は省略する。
カウンター110は、第1のカウント部111と、第2のカウント部112と、インバーター113(位相反転回路)とを備えている。第2のカウント部112は、インバーター113の出力側に接続されている。そして、インバーター113と第2のカウント部112とで構成される直列回路と、第1のカウント部111とは、並列に接続されている。また、第1のカウント部111の出力端子は、各ラッチ141の入力端子に接続され、第2のカウント部112の出力端子は、各ラッチ142の入力端子に接続されている。そして、各ラッチ141の出力端子および各ラッチ142の出力端子は、それぞれ、加算器4の入力端子に接続されている。また、第1のカウント部111および第2のカウント部112としては、それぞれ、例えば、アップカウンター等を用いることができる。
また、エッジ検出部9の出力端子は、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、各ラッチ13のクロック入力端子とに、それぞれ、接続されている。
また、各カウンター3の出力端子は、それぞれ、そのカウンター3に対応するラッチ13の入力端子に接続されている。また、各ラッチ13の出力端子は、それぞれ、そのラッチ13に対応するラッチ141のクロック入力端子およびラッチ142のクロック入力端子に接続されている。また、ラッチ13、ラッチ141およびラッチ142としては、それぞれ、例えば、Dラッチ等を用いることができる。
また、加算器4の出力端子は、デジタルフィルター6の移動平均フィルター61のシフトレジスター611の入力端子と、減算器612のプラス側の入力端子とに、それぞれ、接続されている(図2、図4参照)。なお、デジタルフィルター6については、第1実施形態と同様であるので、その説明は省略する。
また、被測定信号は、複数のカウンター3のうちの所定のカウンター3のラッチ31の入力端子と、複数の遅延素子12のうちの初段の遅延素子12の入力端子とに、それぞれ、入力されている。
また、基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子と、カウンター110の第1のカウント部111の入力端子およびインバーター113の入力端子とに、それぞれ、入力されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
図5に示すように、途中までは、第2実施形態と同様であり、各カウンター3からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
一方、基準クロックは、カウンター110に入力される。第1のカウント部111は、基準クロックの立ち上がりエッジをカウントし、その基準クロックの立ち上がりエッジのカウント値を出力する。
また、基準クロックは、インバーター113で、その位相が反転され、第2のカウント部112に入力される。第2のカウント部112は、基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジをカウントし、その基準クロックの立ち下がりエッジのカウント値を出力する。
各カウンター3から出力された信号は、それぞれ、ラッチ13により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
また、第1のカウント部111から出力されたカウント値は、各ラッチ141に入力される。各ラッチ141は、それぞれ、ラッチ13から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
同様に、第2のカウント部112から出力されたカウント値は、各ラッチ142に入力される。各ラッチ142は、それぞれ、ラッチ13から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
次に、加算器4は、各ラッチ141および各ラッチ142から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
次に、加算器4から出力された信号は、デジタルフィルター6に入力される。デジタルフィルター6では、第1実施形態で説明した処理が行われ、デジタルフィルター6からレシプロカルカウント値の総和(移動平均値)を示す信号が出力される。
以上のような第3実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
<第4実施形態>
図6は、本発明のレシプロカルカウント値生成回路の第4実施形態を示すブロック図である。図7は、図6に示すレシプロカルカウント値生成回路の遅延回路を示すブロック図である。図8は、図6に示すレシプロカルカウント値生成回路のサンプリングレート変換回路を示すブロック図である。図9および図10は、それぞれ、図6に示すレシプロカルカウント値生成回路のサンプリングレート変換回路の動作を説明するための図である。
なお、図面には、論理積回路57から出力される被測定信号(ラッチ31に入力される直前の被測定信号)を「D」と記載し、ラッチ31から出力される信号を「S」と記載する。また、複数のDおよび複数のSは、それぞれ、添え字を付して区別する。
また、基準クロックの立ち上がりエッジに同期したパルスおよび基準クロックの立ち下がりエッジに同期したパルスを有するパルス信号を「P」と記載する。
以下、第4実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
なお、第4実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
図6に示すように、第4実施形態のレシプロカルカウント値生成回路1は、エッジ検出部9と、第2のカウンターの1例であるカウンター110と、遅延回路50と、複数の第1のカウンターの1例である複数のカウンター3と、複数のラッチ13と、複数のラッチ141と、複数のラッチ142と、加算器4、デジタルフィルター6と、サンプリングレート変換回路500とを備えている。各カウンター3は、電気的に並列に接続されている。
すなわち、本実施形態のレシプロカルカウント値生成回路1は、第3実施形態レシプロカルカウント値生成回路1において、複数の遅延素子12を遅延回路50に代え、また、サンプリングレート変換回路500を設けたものである。サンプリングレート変換回路500は、デジタルフィルター6の出力側に接続されている。したがって、第4実施形態については、第3実施形態と同様の部分については、その説明は省略し、遅延回路50およびサンプリングレート変換回路500を中心に説明する。
まず、遅延回路50について説明する。
図7に示すように、遅延回路50は、トリガー信号の1例である被検出信号(Fx)に基づいて生成される第1の信号と、第2の信号とに基づいて第3の信号を生成する巡回数制御回路59と、複数の遅延素子51が電気的に直列に接続され、複数の遅延素子51の出力のうちのいずれか1つの出力をフィードバックすることでループを形成し、第3の信号を初段の遅延素子51に入力するループ回路58と、ラッチ信号の1例であるパルス信号(P)で複数の遅延素子51の出力値をラッチするラッチ回路310とを備えている。第2の信号は、複数の遅延素子51の出力のうちのいずれかの出力、すなわち、インバーター53への入力信号(またはインバーター53の出力信号)である。また、ループ回路58は、そのループ回路58のループの巡回数が規定の巡回数に達すると、フィードバックを停止する。このような構成により、回路規模を小さくすることができる。すなわち、ループ回路58のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。なお、排他的論理和回路56から出力される信号は、第1の信号の1例であり、論理積回路57から出力される信号は、第3の信号の1例である。
また、巡回数制御回路59は、カウンター54(バイナリカウンター)と、マルチプレクサー55と、排他的論理和回路56と、論理積回路57とを備えている。これにより、2のべき乗の巡回数を簡易に実現することができる。
また、遅延回路50は、複数の遅延素子51の出力のうちの所定の出力(以下、「遅延出力」とも言う)を選択する選択部520を備えており、ループ回路58は、選択部520により選択された出力をフィードバックする。これにより、遅延量を微細に調整することができる。
また、ループ回路58のループを1巡するのに要する時間は、ラッチ回路310のラッチ間隔よりも長い。これにより、ラッチ回路310のラッチ時の位相が360°以上進むことが無く、これによって、後段の処理を簡素化することができる。以下、具体的に説明する。
遅延回路50は、複数の遅延素子51と、複数のラッチ31を有するラッチ回路310と、複数のスイッチ52と、インバーター53と、カウンター54と、マルチプレクサー55と、排他的論理和回路56と、論理積回路57(アンド回路)とを備えている。なお、カウンター54と、マルチプレクサー55と、排他的論理和回路56と、論理積回路57と、各遅延素子51と、各スイッチ52と、インバーター53とにより、ループ回路58の主要部が構成される。また、カウンター54と、マルチプレクサー55と、排他的論理和回路56と、論理積回路57とにより、巡回数制御回路59の主要部が構成される。
また、各遅延素子51は、電気的に直列に接続されており、それぞれ、被測定信号を遅延する機能を有している。したがって、各遅延素子51により、被測定信号は、順次遅延される。また、遅延素子51としては、本実施形態では、バッファーが用いられている。
また、遅延素子51の数は、ラッチ31(カウンター3)の数よりも1つ少ない。また、本実施形態では、遅延素子51の数を31とし、ラッチ31の数、すなわち、カウンター3の数を32とする。なお、各ラッチ31は、遅延回路50と各カウンター3とに属するものとする。
また、各スイッチ52は、電気的に並列に接続されている。また、スイッチ52の数は、ラッチ31(カウンター3)の数と同じである。また、本実施形態では、スイッチ52の数を32とする。この32個のスイッチ52により、選択部520の主要部が構成される。
また、カウンター54としては、特に限定されず、例えば、バイナリカウンター等を用いることができる。このカウンター54の出力端子は、マルチプレクサー55の入力端子に接続されている。また、マルチプレクサー55には、遅延回路繰り返し回数が設定されている。遅延回路繰り返し回数は、遅延回路50におけるループを巡回させる回数である。本実施形態では、カウンター54からマルチプレクサー55に入力されるカウント値は、8ビットの信号で表されており、マルチプレクサー55は、そのカウンター54から入力される8ビットの信号の所定のビットの値を出力する。このマルチプレクサー55が出力する所定のビットは、マルチプレクサー55のセレクター(Sel)に入力される信号で設定される。本実施形態では、1例として、セレクターで設定されている所定のビットは、2ビットとする。この場合は、遅延回路繰り返し回数は、4回であり、被測定信号の反転をトリガーとしてハイとローが2回出力される。
また、排他的論理和回路56の一方の入力端子には、被測定信号が入力されており、マルチプレクサー55の出力端子は、排他的論理和回路56の他方の入力端子に接続されている。
また、排他的論理和回路56の出力端子は、論理積回路57の一方の入力端子に接続され、インバーター53の出力端子は、カウンター54の入力端子と、論理積回路57の他方の入力端子とに、それぞれ、接続されている。
また、論理積回路57の出力端子は、複数の遅延素子51のうちの初段の遅延素子51の入力端子と、対応するラッチ31の入力端子と、対応するスイッチ52とに、それぞれ、接続されている。
また、各遅延素子51のそれぞれの出力端子は、対応するラッチ31の入力端子と、対応するスイッチ52とに、それぞれ、接続されている。
また、パルス信号(P)は、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、ラッチ113のクロック入力端子とに、それぞれ、入力されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
なお、本実施形態では、1例として、遅延回路繰り返し回数を「4」とした場合について説明する。また、サンプリングレート変換回路500については、この動作説明の後で詳述する。
図6、図7に示すように、被測定信号(トリガー信号)は、遅延回路50に入力される。また、基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子と、カウンター110の第1のカウント部111の入力端子およびインバーター113の入力端子とに、それぞれ、入力される。また、ラッチ信号の1例であるパルス信号(P)は、遅延回路50に入力される。そして、パルス信号(P)は、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、ラッチ31のクロック入力端子とに、それぞれ、入力される。
まず、遅延回路50の動作について説明する。
図7に示すように、被測定信号は、排他的論理和回路56の一方の入力端子に入力される。また、初期状態では、例えば、カウンター54のカウント値出力は「0」であり、マルチプレクサー55から排他的論理和回路56の他方の入力端子に入力される信号は、下位2ビット目の値である「0」とする。
まず、被測定信号が「1」である場合は、排他的論理和回路56から信号「1」が出力され、信号「1」が論理積回路57の一方の入力端子に入力される。なお、排他的論理和回路56から出力される信号は、第1の信号の1例である。
また、初期状態では、例えば、論理積回路57の他方の入力端子に入力される信号は、「1」とする。この場合は、論理積回路57から信号「1」が出力される。なお、論理積回路57から出力される信号は、第3の信号の1例である。
また、複数のスイッチ52のうちの1つは、オンし(閉じ)、その他は、オフしている(開いている)。このスイッチ52のオン、オフの選択(いずれのスイッチをオンさせるか)は、図示しない操作部を操作して行うことができる。このスイッチ52のオン、オフの選択により、ループ回路58のループを1巡するのに要する時間を設定することができる。すなわち、オンさせるスイッチ52を選択することにより、位相の異なる複数の被測定信号(複数の遅延出力)のうちから所定の被測定信号(遅延出力)が選択され、フィードバックされる。
なお、ループ回路58のループを1巡するのに要する時間は、ラッチ回路310のラッチ間隔よりも長く設定することが好ましい。これにより、ラッチ回路310のラッチ時の位相が360°以上進むことが防止され、これによって、後段の処理を簡素化することができる。
次に、論理積回路57から出力された信号「1」は、複数のスイッチ52のうちのオンしているスイッチ52を経由し、インバーター53で反転して、「0」となり、カウンター54に入力される。また、論理積回路57から出力されてインバーター53に入力される信号は、論理積回路57とインバーター53との間に配置されている遅延素子51により遅延され、その遅延量は、遅延素子51の数に応じた値となる。なお、インバーター53で反転してなる信号は、第2の信号の1例である。
次に、カウンター54は、カウントを行い、そのカウント値を8ビットの信号でマルチプレクサー55に出力するが、カウンター54に入力される信号は、「0」であるため、カウント値は、「0」である。
マルチプレクサー55は、入力された信号の下位2ビット目の値を出力するので、ここでは、排他的論理和回路56の他方の入力端子に、信号「0」を出力する。これにより、排他的論理和回路56から信号「1」が出力され、論理積回路57の一方の入力端子に入力される。
また、インバーター53から出力された信号「0」は、論理積回路57の他方の入力端子に入力される。これにより、論理積回路57から信号「0」が出力される。
次に、論理積回路57から出力された信号「0」は、複数のスイッチ52のうちのオンしているスイッチ52を経由し、インバーター53で反転して、「1」となり、カウンター54に入力される。カウンター54は、カウントを行い、カウント値「1」を8ビットの信号でマルチプレクサー55に出力する。
マルチプレクサー55は、入力された信号の下位2ビット目の値、すなわち、信号「0」を出力する。これにより、排他的論理和回路56から信号「1」が出力され、論理積回路57の一方の入力端子に入力される。
また、インバーター53から出力された信号「1」は、論理積回路57の他方の入力端子に入力される。これにより、論理積回路57から信号「1」が出力される。
次に、論理積回路57から出力された信号「1」は、複数のスイッチ52のうちのオンしているスイッチ52を経由し、インバーター53で反転して、「0」となり、カウンター54に入力される。カウンター54は、カウントを行なうが、カウンター54に入力される信号は、「0」であるため、カウント値は、「1」のまま変化しない。すなわち、カウンター54は、カウント値「1」を8ビットの信号でマルチプレクサー55に出力する。
マルチプレクサー55は、入力された信号の下位2ビット目の値、すなわち、信号「0」を出力する。これにより、排他的論理和回路56から信号「1」が出力され、論理積回路57の一方の入力端子に入力される。
また、インバーター53から出力された信号「0」は、論理積回路57の他方の入力端子に入力される。これにより、論理積回路57から信号「0」が出力される。
次に、論理積回路57から出力された信号「0」は、複数のスイッチ52のうちのオンしているスイッチ52を経由し、インバーター53で反転して、「1」となり、カウンター54に入力される。カウンター54は、カウントを行い、カウント値「2」を8ビットの信号でマルチプレクサー55に出力する。
マルチプレクサー55は、入力された信号の下位2ビット目の値、すなわち、信号「1」を出力する。これにより、排他的論理和回路56から信号「0」が出力される。以上で、ループ回路58のループの巡回数が、規定の巡回数である「4」となり、被測定信号(遅延出力)のフィードバックを停止し、動作を終了する。
なお、本実施形態では、遅延回路50は、遅延回路繰り返し回数が、2のべき乗のいずれかの値に設定可能に構成されているが、これに限らず、任意の値に設定可能に構成してもよい。
一方、ループ回路58のループを巡回している間は、論理積回路57から出力される被測定信号は、複数のカウンター3のうちの所定(初段)のカウンター3のラッチ31の入力端子と、複数の遅延素子51のうちの初段の遅延素子51の入力端子とに、それぞれ、入力される。また、被測定信号は、前述したように各遅延素子51で遅延され、別の各カウンター3のラッチ31の入力端子に入力される。
これにより、各カウンター3のラッチ31の入力端子には、周波数が同一で位相の異なる被測定信号(D0〜D31)が入力される。ループ回路58のループを1回、巡回させることにより、周波数が同一で位相の異なる32個の被測定信号が得られる。また、本実施形態では、ループ回路58のループを4回、巡回させることにより、周波数が同一で位相の異なる128個(半周期を1個とした場合の個数)の被測定信号が得られる。なお、遅延回路繰り返し回数は、前述したように任意に設定することが可能であり、ループ回路58のループをN回(Nは、1以上の整数)、巡回させることにより、周波数が同一で位相の異なる(32×N)個の被測定信号が得られる。
以降の動作については、説明を省略するが、加算器4から出力された信号は、デジタルフィルター6に入力される。
次に、デジタルフィルター6では、第1実施形態で説明した処理が行われ、デジタルフィルター6からレシプロカルカウント値の総和(移動平均値)を示す信号が出力される。
次に、デジタルフィルター6から出力された信号は、サンプリングレート変換回路500で処理が行われ、サンプリングレート(周波数)が変換され、そのサンプリングレート変換回路500から出力される。
なお、上記では、遅延回路50の遅延回路繰り返し回数を「4」とした場合について説明したが、遅延回路繰り返し回数をより多くすることで、精度を向上させることができる。すなわち、同等の回路規模の回路に比べて、精度を高くすることができる。
次に、サンプリングレート変換回路500について説明する。
図8に示すように、サンプリングレート変換回路500は、周波数デルタシグマ変調されたデルタシグマ変調信号をフィルター処理して得られるフィルター出力値(デジタルフィルター6から出力される信号)のサンプリングレート(サンプリング周波数)を変換する回路である。サンプリングレート変換回路500は、前記フィルター出力値の出力タイミングと、サンプリングタイミングとに基づいて、重み付け係数を求める重み付け係数生成部501と、前記重み付け係数を用いて重み付けされた前記フィルター出力値をサンプリング値として出力するサンプリング部502とを備えている。また、サンプリング部502は、不感期間無く、前記フィルター出力値が前記サンプリングタイミングで規定される区間に占める割合で重み付けされた値を前記サンプリング値として出力する。
これにより、不感期間無く漏れずにカウントする効果を破綻させないようにし、1次のノイズシェーピング効果を保つことができ、ノイズを高周波側に効果的にシフトすることができる。これによって、デジタルフィルター6により、ノイズ成分を低減することができ、精度を向上させることができる。以下、具体的に説明する。
サンプリングレート変換回路500は、デジタルフィルター6から出力されるフィルター出力値のサンプリングレート(サンプリング周波数)を変換する機能を有している。
すなわち、サンプリングレート変換回路500は、フィルター出力値の出力タイミングにおいて、その出力タイミングの直前の区間に対応するフィルター出力値を求める。そして、サンプリングタイミングにおいて、そのサンプリングタイミングの直前の区間における占有時間で重み付けしたフィルター出力値の和を、サンプリング値として求める。
以下、サンプリングレート変換回路500が行うサンプリングレートを変換する処理について、具体的に1例を挙げて説明する。
フィルター出力値の出力タイミングの周波数(以下、「フィルター出力周波数(フィルター出力レート)」とも言う)をfa、サンプリングタイミングに基づくサンプリング周波数(サンプリングレート)をfbとしたとき、fa>fbの場合と、fa<fbの場合とに分けて説明する。
(fa>fbの場合)
まず、「フィルター出力値の出力タイミングの周波数は、サンプリングタイミングに基づくサンプリング周波数よりも高い」と設定した場合について説明する。
fa>fbとする利点としては、フィルター出力周波数とサンプリング周波数の大小関係が、「フィルター出力周波数の方が高い」と固定されることで、各場合分けが簡易になる。
図9に示すように、隣り合う2つの前記サンプリングタイミングをt0およびt1(但し、t0<t1)とし、前記t0と前記t1との間に、1つの前記出力タイミングがあり、前記1つの出力タイミングをtaとし、前記taにおける前記フィルター出力値をYa、前記taの次の前記出力タイミングにおける前記フィルター出力値をYb、前記t1における前記サンプリング値をs1としたとき、前記s1は、下記(1)式で表される。
s1=(ta−t0)Ya+(t1−ta)Yb ・・・(1)
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
また、隣り合う2つの前記サンプリングタイミングをt2およびt3(但し、t2<t3)とし、前記t2と前記t3との間に、2つの前記出力タイミングがあり、前記2つの出力タイミングをtcおよびtd(但し、tc<td)とし、前記tcにおける前記フィルター出力値をYc、前記tdにおける前記フィルター出力値をYd、前記tdの次の前記出力タイミングにおける前記フィルター出力値をYe、前記t3における前記サンプリング値をs3としたとき、前記s3は、下記(2)式で表される。
s3=(tc−t2)Yc+(td−tc)Yd+(t3−td)Ye ・・・(2)
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
以下、具体的に説明する。
図9に示すように、まず、フィルター出力値の出力タイミングを、順次、ta、tb、tc、td、te、tfとする。
また、フィルター出力値を、順次、Ya、Yb、Yc、Yd、Ye、Yfとする。
また、サンプリングタイミングを、順次、t0、t1、t2、t3、t4とする。
また、サンプリング値を、順次、s0、s1、s2、s3、s4とする。
このような場合、t0とt1との間、t1とt2との間、t3とt4との間には、それぞれ、1つの出力タイミングがあるので、s1、s2、s4については、それぞれ、前記(1)式が適用される。
また、t2とt3との間には、2つの出力タイミングがあるので、s3については、前記(2)式が適用される。
すなわち、各サンプリング値s1、s2、s3、s4は、それぞれ、下記のように表される。
s1=(ta−t0)Ya+(t1−ta)Yb
s2=(tb−t1)Yb+(t2−tb)Yc
s3=(tc−t2)Yc+(td−tc)Yd+(t3−td)Ye
s4=(te−t3)Ye+(t4−te)Yf
ここで、(ta−t0)、(t1−ta)、(tb−t1)、(t2−tb)、(tc−t2)、(td−tc)、(t3−td)、(te−t3)、(t4−te)が重み付け係数であり、この重み付け係数は、重み付け係数生成部501により求められる。そして、サンプリング部502は、前記サンプリング値s1〜s4を求め、出力する。すなわち、サンプリング部502は、不感期間無く、フィルター出力値がサンプリングタイミングで規定される区間に占める割合で重み付けされた値をサンプリング値s1〜s4として出力する。
ここで、前記「不感期間無く」の「不感期間」とは、カウントを行わない期間を言う。また、「無く」とは、実質的にないことであり、カウント漏れが無いのであれば、例えば、1%程度の不感期間はあってもよい。
(fa<fbの場合)
次に、「フィルター出力値の前記出力タイミングの周波数は、サンプリングタイミングに基づくサンプリング周波数よりも低い」と設定した場合について説明する。
fa<fbとする利点としては、フィルター出力周波数とサンプリング周波数の大小関係が、「フィルター出力周波数の方が低い」と固定されることで、各場合分けが簡易になる。
図10に示すように、隣り合う2つの前記サンプリングタイミングをt0およびt1(但し、t0<t1)とし、前記t0と前記t1との間に、1つの前記出力タイミングがあり、前記1つの出力タイミングをtaとし、前記taにおける前記フィルター出力値をYa、前記taの次の前記出力タイミングにおける前記フィルター出力値をYb、前記t1における前記サンプリング値をs1としたとき、前記s1は、下記(3)式で表される。
s1=(ta−t0)Ya+(t1−ta)Yb ・・・(3)
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
また、隣り合う2つの前記サンプリングタイミングをt2およびt3(但し、t2<t3)とし、前記t2と前記t3との間に、前記出力タイミングがなく、前記t3よりも後の前記出力タイミングにおける前記フィルター出力値をYc、前記t3における前記サンプリング値をs3としたとき、前記s3は、下記(4)式で表される。
s3=(t3−t2)Yc ・・・(4)
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
以下、具体的に説明する。
図10に示すように、まず、フィルター出力値の出力タイミングを、順次、ta、tb、tc、tdとする。
また、フィルター出力値を、順次、Ya、Yb、Yc、Ydとする。
また、サンプリングタイミングを、順次、t0、t1、t2、t3、t4とする。
また、サンプリング値を、順次、s0、s1、s2、s3、s4とする。
このような場合、t0とt1との間、t1とt2との間、t3とt4との間には、それぞれ、1つの出力タイミングがあるので、s1、s2、s4については、それぞれ、前記(3)式が適用される。
また、t2とt3との間には出力タイミングがないので、s3については、前記(4)式が適用される。
すなわち、各サンプリング値s1、s2、s3、s4は、それぞれ、下記のように表される。
s1=(ta−t0)Ya+(t1−ta)Yb
s2=(tb−t1)Yb+(t2−tb)Yc
s3=(t3−t2)Yc
s4=(tc−t3)Yc+(t4−tc)Yd
ここで、(ta−t0)、(t1−ta)、(tb−t1)、(t2−tb)、(t3−t2)、(tc−t3)、(t4−tc)が重み付け係数であり、この重み付け係数は、重み付け係数生成部501により求められる。そして、サンプリング部502は、前記サンプリング値s1〜s4を求め、出力する。すなわち、サンプリング部502は、不感期間無く、フィルター出力値がサンプリングタイミングで規定される区間に占める割合で重み付けされた値をサンプリング値s1〜s4として出力する。
なお、fa=fbの場合は、fa>fbの場合と、fa<fbの場合とのいずれか一方に含めて処理することが可能である。
以上のような第4実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
また、遅延回路50を設けることにより、同等の精度を達成する場合において、回路規模を小さくすることができる。すなわち、ループ回路58のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。
また、サンプリングレート変換回路500により、不感期間無く漏れずにカウントする効果を破綻させないようにし、1次のノイズシェーピング効果を保つことができる。これにより、ノイズを高周波側に効果的にシフトすることができる。これによって、デジタルフィルター6により、ノイズ成分を低減することができ、精度を向上させることができる。
以下に、サンプリングレート変換回路500により精度を向上させることができる理由を説明する。
まず、周波数デルタシグマ変調器から出力される信号(以下、「DSM信号(Delta Sigma Modulation信号)」と言う)は、所定のゲートタイムで不感期間無く繰り返しカウント(サンプリング)を行った際に得られるカウント値の列(データ列)に相当する。この場合に得られるカウント値に含まれる雑音は、ノイズシェーピング効果により高周波帯域に移動する。このため、DSM信号から高周波を除去することにより、被測定信号成分を精度良く抽出することが可能となる。このような周波数デルタシグマ変調器を備えるカウンターは、サンプリングレート(サンプリング周波数)を高くするほど、分解能が向上する等の特徴を有する。
ここで、前記ノイズシェーピング効果を得るには、カウントに不感期間が無いことが必要である。すなわち、カウント漏れが生じると、ノイズシェーピング効果を得ることができない。このカウント漏れは、外乱として観測される。
したがって、サンプリングレートを変換する場合、変換前のデータ列と、変換後のデータ列とは、比例している(線形である)ことが必要である。すなわち、カウント漏れ、2重カウント等による不要なデータの混入等がないようにする必要がある。サンプリングレート変換回路500では、前記の要件を満足しており、このため、前述した効果を得ることができる。
<物理量センサーの実施形態>
図11は、本発明の物理量センサーの1例である加速度センサーの実施形態における検出部の内部構造を示す図である。図12は、図11中のA−A線での断面図である。
以下、物理量センサーの1例である加速度センサーの実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図11および図12に示すように、本実施形態の加速度センサー100(物理量センサー)は、振動に関する物理量の1例である加速度を検出する検出部200と、検出部200から出力された被測定信号が入力されるレシプロカルカウント値生成回路1(レシプロカルカウント値生成回路1については、図1等を参照)とを備えている。検出部200とレシプロカルカウント値生成回路1とは電気的に接続されている。なお、レシプロカルカウント値生成回路1については、既に説明したので、その説明は省略する。
検出部200は、平板状のベース部210と、ベース部210に継ぎ手部211を介して接続された略矩形平板状の可動部212と、ベース部210と可動部212とに掛け渡された物理量検出素子の1例である加速度検出素子213と、少なくとも上記各構成要素を内部に収納するパッケージ220とを備えている。
この検出部200は、外部端子227、228、内部端子224、225、外部接続端子214e、214f、接続端子210b、210c等を経由して加速度検出素子213の励振電極に印加される駆動信号によって、加速度検出素子213の振動梁213a、213bが所定の周波数で発振(共振)する。そして、検出部200は、加わる加速度に応じて変化する加速度検出素子213の共振周波数を被測定信号(検出信号)として出力する。
この被測定信号は、レシプロカルカウント値生成回路1に入力され、レシプロカルカウント値生成回路1は、前記実施形態で説明したように動作する。
また、検出部200の数は、本実施形態では1つであるが、これに限らず、例えば、2つ、または3つでもよい。検出部200を3つ設け、各検出部200の検出軸を互いに直交(交差)させることにより、互いに直交する3つの検出軸のそれぞれの軸方向の加速度を検出することが可能である。
以上のような加速度センサー100によっても、その加速度センサー100が備えるレシプロカルカウント値生成回路1は、前述した実施形態と同様の効果を発揮することができる。これにより、加速度センサー100は、加速度を精度良く検出することができる。
以上、本発明のデジタルフィルター、レシプロカルカウント値生成回路および物理量センサーを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。
また、本発明は、前記各実施形態のうちの、任意の2以上の構成(特徴)を組み合わせたものであってもよい。
また、前記実施形態では、物理量センサーとして、加速度センサーを例に挙げて説明したが、本発明では、物理量センサーは、物理量の変化を周波数変化として検出することが可能なものであれば、これに限定されず、この他、例えば、質量センサー、超音波センサー、角加速度センサー、容量センサー等が挙げられる。
また、本発明の物理量センサーは、例えば、傾斜計、地震計、ナビゲーション装置、姿勢制御装置、ゲームコントローラー、携帯電話、スマートフォン、デジタルスチルカメラ等の各種の電子機器や、自動車等の各種の移動体等に適用することが可能である。すなわち、本発明では、本発明の物理量センサーを備えた電子機器、本発明の物理量センサーを備えた移動体等を提供することが可能である。