JP2010153837A - ＧａＮ系電界効果トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】ＧａＮ系電界効果トランジスタ１００は、基板１０１と、基板の上に形成されたｐ型ＧａＮ系半導体材料からなるチャネル層１０４と、チャネル層上に形成され、チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層１０６と、電子供給層の一部が除去されて表出したチャネル層１０４の表面に形成されたゲート絶縁膜１１１と、ゲート絶縁膜上に形成されたゲート電極１１２と、ゲート電極を挟んで形成されたソース電極１０９及びドレイン電極１１０と、電子供給層１０６上に形成されたゲート絶縁膜１１１とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜１１３と、を備える。
【選択図】図１
【解決手段】ＧａＮ系電界効果トランジスタ１００は、基板１０１と、基板の上に形成されたｐ型ＧａＮ系半導体材料からなるチャネル層１０４と、チャネル層上に形成され、チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層１０６と、電子供給層の一部が除去されて表出したチャネル層１０４の表面に形成されたゲート絶縁膜１１１と、ゲート絶縁膜上に形成されたゲート電極１１２と、ゲート電極を挟んで形成されたソース電極１０９及びドレイン電極１１０と、電子供給層１０６上に形成されたゲート絶縁膜１１１とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜１１３と、を備える。
【選択図】図１
Description
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物半導体からなるＧａＮ系電界効果トランジスタおよびその製造方法に関するものである。
ＩＩＩ−Ｖ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しているため、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、また、材料が熱的に安定なことから高温動作が可能である。これらの特徴は、パワースイッチング素子に非常に好適である。
通常のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング素子においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
特許文献１には、ＡｌＧａＮ等からなる電子供給層をゲート部分においてエッチオフし、ドリフト層のエッチング表面上に絶縁層を形成してＭＯＳ構造とした電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。この構造では、ゲート・ドレイン間をＡｌＧａＮ／ＧａＮからなるヘテロ接合構造で形成しており、このヘテロ接合界面に形成される二次元電子ガスは電子移動度が高いため、高耐圧を維持するために必要なシートキャリア濃度であってもオン抵抗の増大を防ぐことができる。すなわち、高耐圧かつ低抵抗を実現するのに適した構造である。
しかしながら、ＡｌＧａＮ／ＧａＮヘテロ接合構造では、時間変化に伴って電流量が変化する「電流コラプス」と呼ばれる現象の影響を受け、ゲート・ドレイン間に高電圧をかけたあとのオン抵抗の増大、順方向通電時のオン抵抗の増大などの問題があった。
電流コラプスの原因としては、ＨＦＥＴのＡｌＧａＮ層と表面保護膜の間の界面準位や、ＨＦＥＴのチャネル層（ドリフト層）内の深いエネルギー準位が影響していると考えられている。
本発明は、上記に鑑みてなされたものであって、低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタを提供することを目的とする。
上記課題を解決するために、請求項１に記載の発明に係るＧａＮ系電界効果トランジスタは、基板と、前記基板の上に形成されたｐ型またはアンドープのＧａＮ系半導体材料からなるチャネル層と、前記チャネル層上に形成され、前記チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層と、前記電子供給層の一部が除去されて表出した前記チャネル層の表面に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで形成されたソース電極及びドレイン電極と、前記電子供給層上に形成された前記第１の絶縁膜とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜と、を備えることを特徴とする。
この構成によれば、ノーマリオフ型として動作するとともに、チャネル層の電子供給層との界面に発生した２次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現できる。また、電子供給層上には電流コラプス低減効果のある第２の絶縁膜が形成されているため、電子供給層と第２の絶縁膜（表面保護膜）の間の界面準位が低減され、電流コラプスを低減することができる。
請求項２に記載の発明に係るＧａＮ系電界効果トランジスタは、前記電子供給層が、前記第１の絶縁膜直下の前記チャネル層、前記第１の絶縁膜および前記ゲート電極で構成されるゲート部を挟んで互いに離隔された第１の電子供給層と第２の電子供給層とを有し、前記チャネル層と前記第１の電子供給層との間、および前記チャネル層と前記第２の電子供給層との間に、ｐ型またはアンドープのＧａＮ系半導体材料からなるドリフト層がそれぞれ形成されていることを特徴とする。
この構成によれば、ノーマリオフ型として動作するとともに、ドリフト層の電子供給層との界面に発生した２次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現できる。
請求項３に記載の発明に係るＧａＮ系電界効果トランジスタは、前記第１の絶縁膜が、前記第２の絶縁膜よりも絶縁破壊耐圧が大きい材料からなることを特徴とする。この構成によれば、第１の絶縁膜として絶縁破壊耐圧が大きいＳｉＯ２やＡｌ２Ｏ３などの材料を用いることで、電流コラプス対策を行ったためにゲート耐圧が低減するといったトレードオフを回避することができる。
請求項４に記載の発明に係るＧａＮ系電界効果トランジスタは、前記第２の絶縁膜が、ＳｉＮ、Ａｌ２Ｏ３、Ｓｃ２Ｏ３、ＭｇＯのいずれかであることを特徴とする。
請求項５に記載の発明に係るＧａＮ系電界効果トランジスタは、前記第１の絶縁膜が、ＳｉＯ２またはＡｌ２Ｏ３であることを特徴とする。
請求項６に記載の発明に係るＧａＮ系電界効果トランジスタは、前記ゲート電極のドレイン側端部が、前記第１の絶縁膜と前記第２の絶縁膜とに重畳するように形成されていることを特徴とする。
この構成によれば、ゲート電極のドレイン側端部が第１の絶縁膜と第２の絶縁膜とに重畳するように形成し、かつその重畳する部分の長さ、および第１の絶縁膜と第２の絶縁膜のトータル膜厚を適宜設定することによって、ゲート・ドレイン間の電界集中を緩和するフィールドプレート効果を持たせることができ、耐圧の向上に貢献する。
請求項７に記載の発明に係るＧａＮ系電界効果トランジスタの製造方法は、基板の上にｐ型またはアンドープのＧａＮ系半導体材料からなるチャネル層を形成する工程と、前記チャネル層上に、前記チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層を形成する工程と、前記電子供給層の一部を除去し、前記チャネル層の表面を表出する工程と、表出された前記チャネル層の表面に第1の絶縁膜を形成する工程と、前記第１の絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を挟んでソース電極及びドレイン電極を形成する工程と、前記電子供給層上に、前記第１の絶縁膜とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜を、ＰＣＶＤ、Ｃａｔ−ＣＶＤ、ＥＣＲスパッタのいずれかの方法で作製する工程と、を備えることを特徴とする。
本発明によれば、ゲート・ドレイン間の表面準位を低減することができるため、電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタを実現できるという効果を奏する。また、ＳｉＮなどの電流コラプス低減効果のある絶縁膜（第２の絶縁膜）は、バンドギャップがＳｉＯ２やＡｌ２Ｏ３に比べて小さく、ゲート酸化膜として用いると耐圧が不十分である。しかし、本発明では、ゲート・ドレイン間表面の絶縁膜（第２の絶縁膜）と、ゲート酸化膜として働く絶縁膜（第１の絶縁膜）にそれぞれ最適なものを用いることができるので、電流コラプス対策を行ったためにゲート耐圧が低減するといったトレードオフを回避することができる。
以下に、図面を参照して本発明に係るＧａＮ系電界効果トランジスタおよびその製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
（一実施形態）
図１は、本発明の一実施形態に係るＧａＮ系電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という。）の模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層１０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１０３と、ｐ−ＧａＮからなるチャネル層１０４が形成されている。さらに、チャネル層１０４上には、アンドープＧａＮからなるドリフト層１０５と、ドリフト層１０５よりもバンドギャップエネルギーが大きいＡｌＧａＮからなる電子供給層１０６が順次積層されている。また、ドリフト層１０５および電子供給層１０６の一部をチャネル層１０４に到る深さまで除去してリセス部１０８が形成されている。さらに、電子供給層１０６上には、リセス部１０８を挟んでソース電極１０９およびドレイン電極１１０が形成されている。さらに、電子供給層１０６上にはＳｉＮからなる電流コラプス低減効果のある第２の絶縁膜１１３が形成されている。リセス部１０８内およびチャネル層１０４の表面１０４ｃにわたってＳｉＯ２からなるゲート絶縁膜（第１の絶縁膜）１１１が形成され、さらにゲート絶縁膜１１１上にはゲート電極１１２が形成されている。
図１は、本発明の一実施形態に係るＧａＮ系電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という。）の模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層１０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１０３と、ｐ−ＧａＮからなるチャネル層１０４が形成されている。さらに、チャネル層１０４上には、アンドープＧａＮからなるドリフト層１０５と、ドリフト層１０５よりもバンドギャップエネルギーが大きいＡｌＧａＮからなる電子供給層１０６が順次積層されている。また、ドリフト層１０５および電子供給層１０６の一部をチャネル層１０４に到る深さまで除去してリセス部１０８が形成されている。さらに、電子供給層１０６上には、リセス部１０８を挟んでソース電極１０９およびドレイン電極１１０が形成されている。さらに、電子供給層１０６上にはＳｉＮからなる電流コラプス低減効果のある第２の絶縁膜１１３が形成されている。リセス部１０８内およびチャネル層１０４の表面１０４ｃにわたってＳｉＯ２からなるゲート絶縁膜（第１の絶縁膜）１１１が形成され、さらにゲート絶縁膜１１１上にはゲート電極１１２が形成されている。
このように、電子供給層１０６上には、第１の絶縁膜としてのゲート絶縁膜１１１とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜１１３が形成されている。なお、図面上ではリセス部１０８内におけるチャネル層１０４の表面１０４ｃはチャネル層１０４の上面近傍に位置しているが、その表面１０４ｃのチャネル層１０４表面からの深さについては適宜設定することができる。
このように、ＭＯＳＦＥＴ１００では、電子供給層１０６は、ゲート絶縁膜１１１直下のチャネル層１０４、ゲート絶縁膜１１１およびゲート電極１１２で構成されるＭＯＳ構造のゲート部を挟んで互いに離隔された第１の電子供給層１０６ａと第２の電子供給層１０６ｂとを有する。また、チャネル層１０４は、ＭＯＳ構造のゲート部を挟んで互いに離隔された左右のチャネル層１０４ａ、１０４ｂを有する。左側のチャネル層１０４ａと第１の電子供給層１０６ａとの間にｐ型またはアンドープのＧａＮ系半導体材料からなる左側のドリフト層１０５ａが、右側のチャネル層１０４ｂと第２の電子供給層１０６ｂとの間にｐ型またはアンドープのＧａＮ系半導体材料からなる右側のドリフト層１０５ｂがそれぞれ形成されている。このＭＯＳＦＥＴ１００では、左右のドリフト層１０５ａ，１０５ｂの表面には、第１の電子供給層１０６ａ，第２の電子供給層１０６ｂがそれぞれヘテロ接合しているため、接合している部分の界面には２次元電子ガス層１３０ａ、１３０ｂが形成される。そのため、２次元電子ガスがキャリアとなって左右のドリフト層１０５ａ、１０５ｂは導電性を示すようになる。つまり、ＡｌＧａＮ／ＧａＮヘテロ接合界面には、自発分極、および圧電効果（ピエゾ効果）によって、ドリフト層１０５ａ，１０５ｂ側にマイナスの電荷（電子）が蓄積する。この蓄積電子はＡｌＧａＮ層にドーピングを行わなくても、ヘテロ接合界面の直下に高濃度の二次元電子ガス層１３０ａ、１３０ｂを左右のドリフト層１０５ａ、１０５ｂに形成し、チャンネルの抵抗、即ちＭＯＳＦＥＴ１００のオン抵抗を小さくする効果がある。
また、このＭＯＳＦＥＴ１００では、チャネル層１０４のゲート電極１１２直下の領域には、ヘテロ接合が形成されていないため、二次元電子ガス層が形成されていない（途切れている）。ゲート電極１１２に順方向に所定（閾値以上）の電圧を印加すると、ゲート電極１１２直下のチャネル層１０４に反転層１４０が形成される。この反転層１４０が、左右の２次元電子ガス層１３０ａ、１３０ｂと連結されてドレイン電流が流れるようになっている。
なお、リセス部１０８を形成する深さとしては、ゲート電極１１２直下の領域に二次元電子ガス層が形成されなければよく、少なくとも電子供給層１０６を介してドリフト層１０５に達する深さであればよい。この場合、ドリフト層１０５は左右に分離されることはない。このようにして、ノーマリオフ型の電界効果トランジスタの動作が得られる。
以上の構成を有する一実施形態に係るＭＯＳＦＥＴ１００によれば、以下の作用効果を奏する。
以上の構成を有する一実施形態に係るＭＯＳＦＥＴ１００によれば、以下の作用効果を奏する。
・このＭＯＳＦＥＴ１００は、ノーマリオフ型として動作するとともに、ドリフト層１０５の電子供給層１０６との界面、つまり、ドリフト層１０５ａと第１の電子供給層１０６ａとの界面およびドリフト層１０５ｂと第２の電子供給層１０６ｂとの界面にそれぞれ発生した２次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現できる。
・また、このＭＯＳＦＥＴ１００においては、電子供給層１０６（第１の電子供給層１０６ａおよび第２の電子供給層１０６ｂと）上にはＳｉＮからなる電流コラプス低減効果のある第２の絶縁膜１１３が形成されているため、界面準位が低減され、電流コラプスを低減することができる。
・さらに、ゲート酸化膜としてのゲート絶縁膜１１１は絶縁破壊電圧の大きいＳｉＯ２を用いているため、電流コラプス対策を行ったためにゲート耐圧が低減するといったトレードオフを回避することができる。
つぎに、このＭＯＳＦＥＴ１００の製造方法の一例について説明する。図２〜８は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いて各半導体層を形成した場合について説明するが、特に限定はされない。
はじめに、図２に示すように、（１１１）面を主表面とするＳｉからなる基板１０１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とＮＨ３とを導入し、成長温度１０５０℃で、基板１０１上に、ＡｌＮ層１０２、バッファ層１０３、ｐ−ＧａＮからなるチャネル層１０４を順次エピタキシャル成長させる。この工程は、基板１０１の上にｐ型のＧａＮ系半導体材料からなるチャネル層１０４を形成する工程に相当する。なお、チャネル層１０４に対するｐ型のドーピング源としてビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、Ｍｇの濃度が１×１０１７ｃｍ−３程度になるようにＣｐ２Ｍｇの流量を調整する。つぎに、ＴＭＧａとＮＨ３とを導入し、成長温度１０５０℃で、チャネル層１０４上にアンドープＧａＮからなるドリフト層１０５をエピタキシャル成長させる。つぎに、ＴＭＡｌとＴＭＧａとＮＨ３とを導入し、ドリフト層１０５上にＡｌ組成が２５％のＡｌＧａＮからなる電子供給層１０６をエピタキシャル成長させる。この工程は、チャネル層１０４上に、チャネル層１０４よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層１０６を形成する工程に相当する。
なお、上記において、バッファ層１０３は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層積層したものとする。また、ＡｌＮ層１０２、チャネル層１０４、ドリフト層１０５、電子供給層１０６の厚さは、それぞれ１００ｎｍ、５００ｎｍ、１００ｎｍ、２０ｎｍとする。
つぎに、図３に示すように、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、電子供給層１０６上に、アモルファスシリコン（ａ−Ｓｉ）からなるマスク層１２０を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、開口部１２０ａを形成する。
つぎに、図４に示すように、マスク層１２０をマスクとして、エッチングガスであるＣｌ２ガスを用いてチャネル層１０４、ドリフト層１０５および電子供給層１０６の一部をエッチング除去してリセス部１０８を形成する。この工程は、電子供給層１０６の一部を除去し、チャネル層１０４の表面を表出する工程に相当する。
なお、マスク層１２０は、表面からエッチングされるので、マスク層１２０の厚さは、チャネル層１０４が露出するまでドリフト層１０５及び電子供給層１０６のエッチングを行なった場合に、開口部１２０ａ以外の位置の電子供給層１０６が露出してしまわないように、十分に厚くする。
つぎに、図５に示すように、マスク層１２０を除去し、ＳｉＨ４とＮ２Ｏを原料ガスとしたＰＣＶＤ法を用いて、電子供給層１０６上とリセス部１０８内におけるチャネル層１０４の表面１０４ｃとにわたってＳｉＮからなる厚さ５０ｎｍの第２の絶縁膜１１３を形成する。この工程は、電子供給層１０６上に、第１の絶縁膜（ゲート絶縁膜１１１）とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜１１３を、ＰＣＶＤ、Ｃａｔ−ＣＶＤ、ＥＣＲスパッタのいずれかの方法で作製する工程に相当する。
つぎに、フォトリソグラフィを用いてパターニングを行い、リセス部１０８上に開口のあるマスク（図示しない）を形成する。このマスクを用いて、図６に示すようにゲート酸化膜形成部分の第２の絶縁膜１１３をフッ酸で除去する。
つぎに、図７に示すように、ＳｉＨ４とＮ２Ｏを原料としたＰＣＶＤ法を用いて、第２の絶縁膜１１３とリセス部１０８およびリセス部１０８内におけるチャネル層１０３の表面１０４ｃにわたって、ＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１１１を成膜する。この工程は、表出されたチャネル層１０３の表面に第1の絶縁膜を形成する工程に相当する。
つぎに、図８に示すように、ゲート絶縁膜１１１の一部をフッ酸で除去し、リフトオフ法を用いて電子供給層１０６上にソース電極１０９、ドレイン電極１１０を形成する。この工程は、ゲート電極１１２を挟んでソース電極１０９及びドレイン電極１１０を形成する工程に相当する。なお、ソース電極１０９、ドレイン電極１１０は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０９、ドレイン電極１１０を形成後、６００℃、１０分のアニールを行なう。
つぎに、リフトオフ法を用いて、リセス部１０８のゲート絶縁膜１１１上にＴｉ／Ａｌ構造のゲート電極１１２を形成し（第１の絶縁膜上にゲート電極１１２を形成する工程）、図１に示すＭＯＳＦＥＴ１００が完成する。ゲート電極１１２のドレイン側端部はゲート絶縁膜１１１と第２の絶縁膜１１３に重畳するように形成されており、重畳する部分の長さ、およびゲート絶縁膜１１１と第２の絶縁膜１１３のトータル膜厚を適宜設定することによって、ゲート・ドレイン間の電界集中を緩和するフィールドプレート効果を持たせることができ、耐圧を向上することができる。
なお、上述したＭＯＳＦＥＴ１００の一例では、製造方法として図２〜８に示したプロセスを例にとって説明したが、製造方法としてはこれに限定されるものではない。例えば、第２の絶縁膜１１３を形成した後で、リセス部１０８の形成を行ってもよい。また、ソース電極１０９、ドレイン電極１１０を形成した後、第２の絶縁膜１１３、ゲート絶縁膜１１１の形成を行ってもよい。
また、上述したＭＯＳＦＥＴ１００の製造方法の一例では、ゲート絶縁膜１１１として、ＰＣＶＤ法によって成膜したＳｉＯ２を例にとって説明したが、成膜方法としては、ＰＣＶＤ以外にもＡＰＣＶＤ法、ＥＣＲスパッタ法などの成膜方法を利用することができる。また、ゲート絶縁膜１１１の種類としても、ＳｉＯ２以外にも、界面準位密度が低く絶縁破壊耐圧の高い絶縁膜、例えばＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＴａＯx、またはＳｉＯＮなどを用いることができる。
また、ＭＯＳＦＥＴ１００の製造方法の一例では、第２の絶縁膜１１３として、ＰＣＶＤ法によって成膜したＳｉＮを例にとって説明したが、成膜方法としては、ＰＣＶＤ以外にもＣａｔ−ＣＶＤ法、ＥＣＲスパッタ法などの成膜方法を利用することができる。このような製造方法によれば、電子供給層１０６と第２の絶縁膜１１３との間の界面準位を低減することができ、電流コラプスの発生を抑制することができる。
また、膜の種類としても、ＳｉＮ以外にも表面準位を低減する効果のあるＡｌ２Ｏ３、Ｓｃ２Ｏ３、ＭｇＯなどを用いることができる。なお、ゲート絶縁膜１１１にＡｌ2Ｏ3を用いる場合には、第２の絶縁膜１１３にはＡｌ2Ｏ3を除く材料を用いる。
また、上記一実施形態においては、ドリフト層１０５と電子供給層１０６の組み合わせとしてＡｌＧａＮ／ＧａＮを例にとって記載したが、これ以外にも、ＡｌＩｎＧａＮ／ＧａＮ、ＧａＮ／ＩｎＧａＮ、ＧａＮ／ＧａＮＡｓ、ＧａＮ／ＧａＩｎＮＡｓＰ、ＧａＮ／ＧａＩｎＮＰ、ＧａＮ／ＧａＮＰ、ＡｌＧａＮＩｎＮＡｓＰ／ＧａＮ、または、ＡｌＧａＮ／ＡｌＩｎＧａＮなどの材料系の組み合わせを適用することが可能である。また、２次元電子ガス層１３０の移動度を向上させるため、ドリフト層１０５と電子供給層１０６間に例えばＡｌＮからなるスペーサ層を導入することもできる。
また、上記一実施形態では、チャネル層１０４がｐ−ＧａＮからなる場合について説明したが、これに限らず、アンドープのＧａＮからなる場合であっても同様の効果を得ることができる。なお、チャネル層１０４をアンドープのＧａＮによって形成した場合、不純物をドーピングしないため反転層１４０が形成される部分のキャリア移動度を高く保つことができるという顕著な効果を奏する。
また、チャネル層１０４、およびドリフト層１０５がいずれもアンドープのＧａＮの場合、ドリフト層１０５のカーボン濃度をチャネル層１０４のカーボン濃度よりも高い、所定の濃度にするように設定する。すなわち、チャネル層１０４のカーボン濃度は、移動度を高くするために、できるだけ低くすることが望ましい。一方、ドリフト層１０５のカーボン濃度は、ドリフト層１０５に形成される２次元電子ガスのキャリア濃度が、ゲート・ドレイン間の電界集中緩和のための最適値になるように設定する。ＧａＮ層中のカーボン濃度は、成長圧力を調整することによって、適宜設定することができる。
また、チャネル層１０４、およびドリフト層１０５がいずれもｐ型のＧａＮの場合、それぞれのアクセプタ濃度を別々に設定する。すなわち、チャネル層１０４のアクセプタ濃度は、しきい値が所望の値、例えば３Ｖとなるように設定する。一方、ドリフト層１０５のアクセプタ濃度が、ゲート・ドレイン間の電界集中緩和のための最適値になるように設定する。
また、上記一実施形態では、チャネル層１０４と第１の電子供給層１０６ａおよび第２の電子供給層１０６ｂとの間に、ｐ型またはアンドープのＧａＮ系半導体材料からなるドリフト層１０５がそれぞれ形成されているが、本発明はこれに限定されない。つまり、上記各実施形態で説明したドリフト層１０５が無く、ｐ型ＧａＮ系半導体材料からなるチャネル層１０４上に、第１の電子供給層１０６ａおよび第２の電子供給層電子供給層１０６ｂがそれぞれ形成されている構成のＭＯＳＦＥＴにも本発明は適用可能である。例えば、図１に示す第１実施形態に係るＭＯＳＦＥＴ１００において、左右のドリフト層１０５ａ、１０５ｂが無く、ｐ型ＧａＮ系半導体材料からなるチャネル層１０４上に、第１の電子供給層１０６ａおよび第２の電子供給層電子供給層１０６ｂがそれぞれ形成されている構成のＭＯＳＦＥＴにも本発明は適用可能である。つまり、このＭＯＳＦＥＴでは、左右のドリフト層１０５ａ、１０５ｂがｐ型ＧａＮ系半導体材料からなる左右のチャネル層１０４となっている。このＭＯＳＦＥＴでは、左右のチャネル層１０４ａ、１０４ｂの表面には、左右の２次元電子ガス層１３０ａ、１３０ｂが形成され、チャネル層１０４のゲート電極１１２直下の領域には二次元電子ガス層が形成されていない（途切れている）。ゲート電極１１２に順方向に閾値以上の電圧を印加すると、ゲート電極１１２直下のチャネル層１０４に反転層１４０が形成される。この反転層１４０が、左右の２次元電子ガス層１３０ａ、１３０ｂと連結されてドレイン電流が流れるようになっている。このようにして、ノーマリオフ型の電界効果トランジスタの動作が得られる。
また、上記一実施形態では、基板１０１上に形成されたＡｌＮ層１０２と、このＡｌＮ層１０２上に、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１０３とを有するＭＯＳＦＥＴについて説明したが、本発明はこれに限定されない。基板１０１上にＡｌＮ層１０２とバッファ層１０３を形成する代わりに、ＧａＮからなるバッファ層を基板１０１上に形成したＦＥＴ、或いは、基板１０１上にＧａＮ層とＡｌＮ層とを交互に積層してなるバッファ層を基板１０１上に形成したＦＥＴにも本発明は適用可能である。
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、耐圧が高く、オン抵抗が低く、電流コラプスによる特性変動の影響を受けにくいＭＯＳＦＥＴとなる。
１００ ＭＯＳＦＥＴ
１０１ 基板
１０２ ＡｌＮ層
１０３ バッファ層
１０４ チャネル層
１０４ａ，１０４ｂ 左右のチャンル層
１０４ｃ 表面
１０５ ドリフト層
１０５ａ，１０５ｂ 左右のドリフト層
１０６ 電子供給層
１０６ａ 第１の電子供給層
１０６ｂ 第２の電子供給層
１０８ リセス部
１０９ ソース電極
１１０ ドレイン電極
１１１ ゲート絶縁膜（第１の絶縁膜）
１１２ ゲート電極
１１３ 第２の絶縁膜
１２０ マスク層
１２０ａ 開口部
１３０ａ，１３０ｂ 左右の二次元電子ガス層
１０１ 基板
１０２ ＡｌＮ層
１０３ バッファ層
１０４ チャネル層
１０４ａ，１０４ｂ 左右のチャンル層
１０４ｃ 表面
１０５ ドリフト層
１０５ａ，１０５ｂ 左右のドリフト層
１０６ 電子供給層
１０６ａ 第１の電子供給層
１０６ｂ 第２の電子供給層
１０８ リセス部
１０９ ソース電極
１１０ ドレイン電極
１１１ ゲート絶縁膜（第１の絶縁膜）
１１２ ゲート電極
１１３ 第２の絶縁膜
１２０ マスク層
１２０ａ 開口部
１３０ａ，１３０ｂ 左右の二次元電子ガス層
Claims (7)
- 基板と、
前記基板の上に形成されたｐ型またはアンドープのＧａＮ系半導体材料からなるチャネル層と、
前記チャネル層上に形成され、前記チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層と、
前記電子供給層の一部が除去されて表出した前記チャネル層の表面に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟んで形成されたソース電極及びドレイン電極と、
前記電子供給層上に形成された前記第１の絶縁膜とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜と、を備えることを特徴とするＧａＮ系電界効果トランジスタ。 - 前記電子供給層は、前記第１の絶縁膜直下の前記チャネル層、前記第１の絶縁膜および前記ゲート電極で構成されるゲート部を挟んで互いに離隔して形成された第１の電子供給層と第２の電子供給層とを有し、
前記チャネル層と前記第１の電子供給層との間、および前記チャネル層と前記第２の電子供給層との間に、ｐ型またはアンドープのＧａＮ系半導体材料からなるドリフト層がそれぞれ形成されていることを特徴とする請求項１に記載のＧａＮ系電界効果トランジスタ。 - 前記第１の絶縁膜は、前記第２の絶縁膜よりも絶縁破壊耐圧が大きい材料からなることを特徴とする請求項２に記載のＧａＮ系電界効果トランジスタ。
- 前記第２の絶縁膜が、ＳｉＮ、Ａｌ２Ｏ３、Ｓｃ２Ｏ３、ＭｇＯのいずれかであることを特徴とする請求項１乃至３のいずれかに記載のＧａＮ系電界効果トランジスタ。
- 前記第１の絶縁膜は、ＳｉＯ２またはＡｌ２Ｏ３であることを特徴とする請求項１乃至３のいずれかに記載のＧａＮ系電界効果トランジスタ。
- 前記ゲート電極のドレイン側端部は、前記第１の絶縁膜と前記第２の絶縁膜とに重畳するように形成されていることを特徴とする請求項１乃至３のいずれかに記載のＧａＮ系電界効果トランジスタ。
- 基板の上にｐ型またはアンドープのＧａＮ系半導体材料からなるチャネル層を形成する工程と、
前記チャネル層上に、前記チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層を形成する工程と、
前記電子供給層の一部を除去し、前記チャネル層の表面を表出する工程と、
表出された前記チャネル層の表面に第1の絶縁膜を形成する工程と、
前記第１の絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を挟んでソース電極及びドレイン電極を形成する工程と、
前記電子供給層上に、前記第１の絶縁膜とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜を、ＰＣＶＤ、Ｃａｔ−ＣＶＤ、ＥＣＲスパッタのいずれかの方法で作製する工程と、を備えることを特徴とするＧａＮ系電界効果トランジスタの製造方法。
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