JP2019050344A - 高電子移動度トランジスタの製造方法 - Google Patents

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Abstract

【課題】絶縁膜に帯電した電荷が放電されることによる半導体層のダメージを低減できるＨＥＭＴの製造方法を提供する。【解決手段】この製造方法は、ＨＥＭＴを製造する方法であって、チャネル層及び電子供給層を含む半導体積層部を絶縁膜で覆う工程と、絶縁膜上に導電性膜を形成する工程と、導電性膜及び絶縁膜を貫通し半導体積層部を露出するゲート開口をドライエッチングにより形成する工程と、ゲート開口内に半導体積層部に接触するゲート電極を形成する工程と、を含む。【選択図】図３

Description

本発明は、高電子移動度トランジスタの製造方法に関する。
特許文献１には、ゲート電極の形成方法が開示されている。この文献に記載された方法では、まず、シリコン酸化膜上にＷＳｉＮ膜、金属中間層、及びＡｕ膜を順次形成する。次に、金属中間層及びＷＳｉＮ膜を所定の形状に加工する。続いて、Ａｕ膜の露出面を、有機溶剤に溶解し且つＨＦ系エッチング溶液接触面で還元反応を起こさない材料の保護膜で覆う。ＨＦ系エッチング溶液を用いてシリコン酸化膜を除去した後、有機溶剤を用いて保護膜を除去する。
特許文献２には、半導体装置の製造方法が開示されている。この文献に記載された方法では、化合物半導体層上のＴ形ゲート電極の両側に形成される庇の下にだけ第１の絶縁膜を形成し、さらに閾値調整用のストレスを有する第２の絶縁膜により化合物半導体層、Ｔ形ゲート電極及び第１の絶縁膜を覆う。
特開平０７−０８６３１０号公報 特開平０８−１６２４７６号公報 特開平０９−３１２２９９号公報
電界効果トランジスタ（ＦＥＴ）にゲート電極を形成する際には、半導体層上に絶縁膜を形成したのちゲート電極のための開口（ゲート開口）を絶縁膜に形成する。そして、ゲート開口を介してゲート電極と半導体層とをショットキ接触させる。ゲート開口の形成には、例えば反応性イオンエッチング（ＲＩＥ）などのドライエッチングが用いられる。ドライエッチングでは、エッチングガスをイオン化もしくはラジカル状態にした上で、被エッチング材と化学反応を生じさせて被エッチング材をエッチングする。このとき、被エッチング材が電荷（イオンまたは電子）によって帯電（チャージアップ）する。上記のＦＥＴの場合、絶縁膜が帯電することとなる。
ＦＥＴの一種類として、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）がある。ＨＥＭＴは、チャネル層及び電子供給層を有し、チャネル層における電子供給層との界面近傍に生じる２次元電子ガス（２ＤＥＧ：2Dimensional Electron Gas）によって、チャネル層内にチャネル領域を形成する。このようなＨＥＭＴに上記のゲート電極形成方法を用いると、絶縁膜に帯電した電荷がチャネル領域へ放電され、その放電の際に電子供給層などの半導体層がダメージを受けるおそれがある。半導体層がダメージを受けると、ＨＥＭＴの動作特性にばらつきが生じる。
本発明は、このような問題点に鑑みてなされたものであり、絶縁膜に帯電した電荷が放電されることによる半導体層のダメージを低減できるＨＥＭＴの製造方法を提供することを目的とする。
上述した課題を解決するために、一実施形態に係るＨＥＭＴの製造方法は、チャネル層及び電子供給層を含む半導体積層部を絶縁膜で覆う工程と、絶縁膜上に導電性膜を形成する工程と、導電性膜及び絶縁膜を貫通し半導体積層部を露出するゲート開口をドライエッチングにより形成する工程と、ゲート開口内に半導体積層部に接触するゲート電極を形成する工程と、を含む。
本発明によるＨＥＭＴの製造方法によれば、絶縁膜に帯電した電荷が放電されることによる半導体層のダメージを低減できる。
図１は、一実施形態に係る製造方法によって製造されるＨＥＭＴの一例を示す断面図である。 図２の（ａ）〜（ｃ）は、ＨＥＭＴを製造する方法における各工程を示す断面図である。 図３の（ａ）〜（ｃ）は、ＨＥＭＴを製造する方法における各工程を示す断面図である。 図４の（ａ），（ｂ）は、ＨＥＭＴを製造する方法における各工程を示す断面図である。 図５の（ａ）は、絶縁膜が電荷（イオンまたは電子）によって帯電する様子を示す模式図である。図５の（ｂ）は、ドライエッチングにより生じる電荷が導電性膜を通じて除去される様子を示す模式図である。 図６の（ａ）及び（ｂ）は、一実施形態による効果を検証した結果を示すグラフである。
本発明の実施形態に係るＨＥＭＴの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本実施形態に係る製造方法によって製造されるＨＥＭＴの一例を示す断面図である。図１に示されるように、ＨＥＭＴ１Ａは、基板１０、バッファ層１１、電流ブロック層１２、電子供給層１３、チャネル層１５、電子供給層１７、コンタクト層１８及び１９、絶縁膜２０、ゲート電極２３、ドレイン電極２４、並びにソース電極２５を備える。このように、ＨＥＭＴ１Ａは、チャネル層１５を挟む２つの電子供給層１３，１７を備える、いわゆる２重ＨＥＭＴである。ＨＥＭＴ１Ａでは、チャネル層１５と電子供給層１３との界面、及びチャネル層１５と電子供給層１７との界面にそれぞれ２次元電子ガスが生じ、またこれら２つの２次元電子ガスが重なって形成される。なお、本実施形態において、バッファ層１１及び１２、電子供給層１３、チャネル層１５、及び電子供給層１７は、半導体積層部３０を構成する。
基板１０は、結晶成長用の基板である。基板１０としては、半導体積層部３０の材料系に応じて種々の基板が選択される。例えば、半導体積層部３０がＧａＡｓ系半導体からなる場合、基板１０としてはＧａＡｓ基板が選択される。半導体積層部３０がＧａＮ系半導体からなる場合、基板１０としてはＳｉＣ基板またはサファイア基板が選択される。本実施形態では、半導体積層部３０はＧａＡｓ系半導体からなり、基板１０はＧａＡｓ基板である。
バッファ層１１は、電子供給層１３、チャネル層１５、及び電子供給層１７の結晶性を良好にするために、基板１０上にエピタキシャル成長した層である。バッファ層１１は、例えばアンドープＧａＡｓ層であり、その不純物濃度は１×１０１５ｃｍ−３よりも小さい。バッファ層１１の厚さは例えば１０ｎｍである。
電流ブロック層１２は、基板１０へのリーク電流を低減するために、バッファ層１１上にエピタキシャル成長した層である。電流ブロック層１２は、上下の半導体層（バッファ層１１及び電子供給層１３）よりも大きいバンドギャップを有する半導体を含む。電流ブロック層１２は、例えばｎ型ＡｌＧａＡｓ層であり、その厚さは例えば１０ｎｍであり、その不純物濃度は例えば１×１０１７ｃｍ−３である。一実施例では、電流ブロック層１２は、ｎ型Ａｌ０．２８Ｇａ０．７２Ａｓ層である。
電子供給層１３は、チャネル層１５に電子を供給するために、電流ブロック層１２上にエピタキシャル成長した層である。電子供給層１３は、チャネル層１５よりも大きな電子親和力を有する半導体を含む。電子供給層１３は、例えばｎ型ＡｌＧａＡｓ層であり、その厚さは例えば１１ｎｍであり、その不純物濃度は例えば２．５×１０１８ｃｍ−３である。一実施例では、電子供給層１３は、ｎ型Ａｌ０．２５Ｇａ０．７５Ａｓ層である。
チャネル層１５は、電子供給層１３上にエピタキシャル成長した層である。上述したように、チャネル層１５には２次元電子ガスが生じ、ドレイン電流が流れるチャネル領域が形成される。チャネル層１５は、例えばアンドープＩｎＧａＡｓ層であり、その不純物濃度は１×１０１５ｃｍ−３よりも小さい。なお、チャネル層１５は不純物を含んでもよい。チャネル層１５の厚さは、例えば１４ｎｍである。
電子供給層１７は、チャネル層１５に電子を供給するために、チャネル層１５上にエピタキシャル成長した層である。電子供給層１７は、チャネル層１５よりも大きな電子親和力を有する半導体を含む。電子供給層１７は、例えばｎ型ＡｌＧａＡｓ層であり、その厚さは例えば１１ｎｍであり、その不純物濃度は例えば２．５×１０１８ｃｍ−３である。一実施例では、電子供給層１７は、ｎ型Ａｌ０．２５Ｇａ０．７５Ａｓ層である。
なお、電子供給層１３とチャネル層１５との間、及びチャネル層１５と電子供給層１７との間には、それぞれスペーサ層１４，１６が設けられてもよい。スペーサ層１４は、チャネル層１５の電子と電子供給層１３に含まれる不純物とを空間的に分離する。また、スペーサ層１６は、チャネル層１５の電子と電子供給層１７に含まれる不純物とを空間的に分離する。このため、チャネル層１５の電子は電子供給層１３，１７に含まれる不純物によるイオン散乱を受けることがない。スペーサ層１４，１６は、例えばアンドープＡｌＧａＡｓ層であり、その不純物濃度は１×１０１６ｃｍ−３よりも小さい。一実施例では、スペーサ層１４，１６は、アンドープＡｌ０．２５Ｇａ０．７５Ａｓ層である。
コンタクト層１８は、電子供給層１７上にエピタキシャル成長した層である。コンタクト層１８は、例えばｎ型ＡｌＧａＡｓ層であり、その厚さは例えば１０ｎｍであり、その不純物濃度は例えば１．０×１０１７ｃｍ−３である。コンタクト層１９は、コンタクト層１８上にエピタキシャル成長した層である。コンタクト層１９は、例えばｎ型ＧａＡｓ層である。コンタクト層１８，１９は、半導体積層部３０の電子供給層１７とソース電極２５との間、及び電子供給層１７とドレイン電極２４との間に設けられ、電子供給層１７とゲート電極２３との間には設けられない。
絶縁膜２０は、コンタクト層１９上、及びコンタクト層１８，１９から露出した半導体積層部３０上に設けられた絶縁性の膜であって、Ｓｉを含有する無機膜である。一例では、絶縁膜２０はＳｉＮ膜とＳｉＯ２膜との二重構造を有する。その場合、ＳｉＮ膜は、半導体積層部３０の最表層（本実施形態では電子供給層１７）及びコンタクト層１９と接し、ＳｉＯ２膜はＳｉＮ膜上に形成されて絶縁膜２０の表面を構成する。ＳｉＮ膜の厚さは例えば３２ｎｍであり、ＳｉＯ２膜の厚さは例えば３００ｎｍである。なお、絶縁膜２０は、単一のＳｉＮ膜からなってもよく、単一のＳｉＯ２膜からなってもよい。或いは、絶縁膜２０は、ＳｉＯＮ膜を含んでもよく、単一のＳｉＯＮ膜からなってもよい。
絶縁膜２０は、ゲート電極２３のための開口（ゲート開口）２０ａと、ドレイン電極２４のための開口（ドレイン開口）２０ｂと、ソース電極２５のための開口（ソース開口）２０ｃとを有する。ゲート開口２０ａは、ドレイン開口２０ｂとソース開口２０ｃとの間に位置する。ゲート開口２０ａからは、半導体積層部３０の最表層（本実施形態では電子供給層１７）が露出している。ドレイン開口２０ｂ及びソース開口２０ｃからは、コンタクト層１９が露出している。
ドレイン電極２４及びソース電極２５は、コンタクト層１９上に設けられた金属電極である。ドレイン電極２４は、ドレイン開口２０ｂを介して電子供給層１７に接する。ソース電極２５は、ソース開口２０ｃを介して電子供給層１７に接する。ドレイン電極２４及びソース電極２５は、オーミック電極であり、例えばＡｕＧｅ層とＮｉ層との積層構造を合金化することにより得られる。
ゲート電極２３は、絶縁膜２０上に設けられると共に、半導体積層部３０の最表層（本実施形態では電子供給層１７）に接している。ゲート電極２３と電子供給層１７との接触長さ（ゲート長）は、例えば０．４μｍである。このゲート長は、ゲート電極２３の厚さ方向と垂直であってドレイン電極２４からソース電極２５へ向かう方向におけるゲート開口２０ａの開口幅と一致する。ゲート電極２３は、該方向において、ドレイン電極２４とソース電極２５との間に設けられている。
ゲート電極２３は、ショットキ金属層２３ａと金（Ａｕ）層２３ｂとの積層構造を有する。ショットキ金属層２３ａは、電子供給層１７とショットキ接触する導電性の層である。ショットキ金属層２３ａは、例えばタングステンシリサイド（ＷＳｉ）層である。ショットキ金属層２３ａは、電子供給層１７上、ゲート開口２０ａの側壁上、及び絶縁膜２０の表面２０ｄ上にわたってＡｕ層２３ｂと比較して薄く形成されている。ショットキ金属層２３ａの厚さは例えば３０ｎｍである。Ａｕ層２３ｂは、ゲート抵抗低減化のためにショットキ金属層２３ａ上に設けられる。
ゲート電極２３は、いわゆるＴ形ゲート電極であり、ゲート開口２０ａ内及びその上に設けられた部分と、該部分からドレイン電極２４及びソース電極２５に向けて延びる庇状の部分とを有する。絶縁膜２０の表面２０ｄ上に形成されたショットキ金属層２３ａは、庇状の部分の一部を構成する。本発明に係るＨＥＭＴ１Ａの特徴は、ゲート電極２３の庇状の部分と絶縁膜２０の表面２０ｄとの間に、導電性膜２１が設けられている点である。導電性膜２１は、絶縁膜２０に接している。導電性膜２１は、ＨＥＭＴ１Ａを製造する際に残存した層である。導電性膜２１は、例えばＳｉを含有する無機膜であり、一例では、ショットキ金属層２３ａと同じ材料からなる膜（例えばＷＳｉ膜）である。導電性膜２１とショットキ金属層２３ａとが互いに同じ材料からなることにより、ＨＥＭＴ１Ａの製造工程を効率化できる。
以上の構成を備える本実施形態のＨＥＭＴ１Ａを製造する方法について以下に説明する。図２の（ａ）〜（ｃ）、図３の（ａ）〜（ｃ）、及び図４の（ａ），（ｂ）は、ＨＥＭＴ１Ａを製造する方法における各工程を示す断面図である。
まず、図２の（ａ）に示されるように、バッファ層１１、電流ブロック層１２、電子供給層１３、スペーサ層１４、チャネル層１５、スペーサ層１６、及び電子供給層１７を含む半導体積層部３０を、基板１０上に成長する。例えば、有機金属気相成長法（Metal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）によって、バッファ層１１として機能するアンドープＧａＡｓ層、電流ブロック層１２として機能するｎ型ＡｌＧａＡｓ層、電子供給層１３として機能するｎ型ＡｌＧａＡｓ層、スペーサ層１４として機能するアンドープＡｌＧａＡｓ層、チャネル層１５として機能するアンドープＩｎＧａＡｓ層、スペーサ層１６として機能するアンドープＡｌＧａＡｓ層、及び電子供給層１７として機能するｎ型ＡｌＧａＡｓ層を、基板１０として機能するＧａＡｓ基板上に順に成長する。
次に、図２の（ｂ）に示されるように、半導体積層部３０の表面上に、コンタクト層１８，１９を選択的に成長する。具体的には、半導体積層部３０の表面上のゲート形成領域を含む領域にマスクを形成し、マスクから露出した半導体積層部３０の表面上に、コンタクト層１８として機能するｎ型ＡｌＧａＡｓ層、及びコンタクト層１９として機能するｎ型ＧａＡｓ層を順に成長する。その後、マスクを除去する。
続いて、図２の（ｃ）に示されるように、半導体積層部３０及びコンタクト層１８，１９を絶縁膜２０で覆う。例えば、シランガス及びアンモニアガスを用いたプラズマ化学気相成長法（プラズマＣＶＤ法）により、ＳｉＮ膜を堆積する。基板温度は例えば３００℃である。その後、常圧ＣＶＤ法により、ＳｉＯ２膜を堆積する。基板温度は例えば３５０℃である。さらに、絶縁膜２０の上に、絶縁膜２０に接する導電性膜２１を形成する。導電性膜２１が例えばＷＳｉ膜といったＳｉを含む無機膜である場合、導電性膜２１は例えばスパッタリングにより形成する。
続いて、ドレイン電極２４およびソース電極２５のための開口を絶縁膜２０及び導電性膜２１に形成してコンタクト層１９を露出させる。そして、ドレイン電極２４およびソース電極２５（図２では不図示。図１を参照）を、露出したコンタクト層１９上に形成する。すなわち、ドレイン電極２４およびソース電極２５の金属材料（ＡｕＧｅ／Ｎｉ）を、リフトオフ法を用いてコンタクト層１９上に堆積し、該金属材料を熱処理して合金化する。
続いて、図３の（ａ）に示されるように、開口Ｍ１ａを有するレジストマスクＭ１を導電性膜２１上に形成する。開口Ｍ１ａは、絶縁膜２０にゲート開口２０ａを形成するための開口である。具体的には、半導体積層部３０上の全面にレジストを塗布し、フォトリソグラフィーにより開口Ｍ１ａを形成する。レジストマスクＭ１の厚さは例えば１μｍである。
続いて、図３の（ｂ）に示されるように、開口Ｍ１ａを介して導電性膜２１及び絶縁膜２０をドライエッチングすることにより、ゲート開口２０ａを形成する。ゲート開口２０ａは、導電性膜２１及び絶縁膜２０を貫通し、半導体積層部３０を露出させる。ドライエッチングは、例えばＲＩＥであり、一実施例では誘導結合型のＲＩＥ（ＩＣＰ−ＲＩＥ）である。また、反応ガスとしてフッ素含有ガス（例えばＳＦ６／ＣＨＦ３の混合ガス）を用いる。ＳＦ６とＣＨＦ３との流量比は例えば９ｓｃｃｍ／４０ｓｃｃｍ（１ｓｃｃｍは常温（２５℃）で１分あたり１ｍｌ）である。圧力は例えば４ｍＴｏｒｒ（１Ｔｏｒｒは１３３．３Ｐａ）である。ＲＦパワーは例えば１５Ｗである。導電性膜２１及び絶縁膜２０がＳｉを含有する無機膜である場合、フッ素含有ガスを用いたＲＩＥによって、導電性膜２１及び絶縁膜２０を連続してエッチングすることができる。なお、反応ガスとして、ＳＦ６及びＣＨＦ３の一方のみを用いてもよい。また、反応ガスとして上記以外のフッ素含有ガス（例えばＣＦ４）を用いてもよい。
続いて、ゲート開口２０ａ内にゲート電極２３を形成する。具体的には、まず、図３の（ｃ）に示されるように、半導体積層部３０上の全面にショットキ金属層２３ａを形成する。ショットキ金属層２３ａは、例えばスパッタリングといった物理蒸着法により形成され得る。次に、図４の（ａ）に示されるように、ゲート開口２０ａを埋め込むようにショットキ金属層２３ａ上にＡｕ層２３ｂを形成する。Ａｕ層２３ｂは、例えば、ゲート電極２３の形成領域以外を覆う絶縁性のマスクを導電性膜２１上に形成したのち、ショットキ金属層２３ａを一方の電極とする電界めっきを行うことにより形成される。その後、絶縁性のマスクを除去する。
続いて、図４の（ｂ）に示されるように、Ａｕ層２３ｂから露出したショットキ金属層２３ａをイオンミリングにより除去することにより、ゲート電極２３を形成する。連続して、ゲート電極２３から露出した導電性膜２１を、イオンミリングにより除去する。なお、この工程ではイオンとして例えばＡｒイオンが用いられる。また、この工程ではゲート電極２３のＡｕ層２３ｂの表面も同時に削られるが、Ａｕ層２３ｂはショットキ金属層２３ａ及び導電性膜２１と比較して十分に厚いので、Ａｕ層２３ｂを残存させつつショットキ金属層２３ａ及び導電性膜２１の不要部分を除去することができる。以上の工程により、本実施形態のＨＥＭＴ１Ａが作製される。
以上に説明した本実施形態のＨＥＭＴ１Ａの製造方法によって得られる効果について説明する。従来の製造方法では、ドライエッチングにより絶縁膜２０上にゲート開口２０ａを形成する際、図５の（ａ）の模式図に示されるように、絶縁膜２０が電荷（イオンまたは電子）Ａによって帯電（チャージアップ）する。絶縁膜２０が帯電すると、帯電した電荷Ａがチャネル領域へ放電され、その放電の際に電子供給層１７等の半導体層がダメージを受けるおそれがある。特に、ゲート開口２０ａの面積（ゲート長とゲート幅との積）は年々小さくなっており、そのような微細なゲート開口２０ａを形成する場合には電荷Ａがより集中するので、深刻なダメージが生じ易い。半導体層がダメージを受けると、ＨＥＭＴの動作特性にばらつきが生じる。
これに対し、本実施形態の製造方法では、絶縁膜２０に接する導電性膜２１を絶縁膜２０上に形成したのち、ドライエッチングによりゲート開口２０ａを形成する。この場合、図５の（ｂ）に示されるように、ドライエッチングにより生じる電荷Ａは導電性膜２１を通じて放電される。従って、本実施形態の製造方法によれば、絶縁膜２０の帯電を抑制し、半導体層のダメージを低減することができる。故に、ＨＥＭＴの動作特性のばらつきを低減できる。
図６の（ａ）及び（ｂ）は、本発明の効果を検証した結果を示すグラフである。図６の（ａ）はゲート幅Ｗｇ（単位：μｍ）と閾値電圧Ｖｔｈ（単位：Ｖ）との関係を示し、図６の（ｂ）はゲート幅Ｗｇ（単位：μｍ）と閾値電圧Ｖｔｈのばらつき（単位：Ｖ）との関係を示す。また、これらの図において、点Ｐ１は、導電性膜２１を形成してからゲート開口２０ａを形成する本発明のプロセスに対応する。点Ｐ２は、導電性膜２１を形成せずにゲート開口２０ａを形成した場合に対応する。図６の（ａ）及び（ｂ）を参照すると、ゲート幅Ｗｇが小さいほど（言い換えると、ゲート開口２０ａの面積が小さいほど）、閾値電圧Ｖｔｈの絶対値は小さくなるが、そのばらつきは大きくなっている。そして、導電性膜２１を形成する場合（点Ｐ１）と、導電性膜２１を形成しない場合（点Ｐ２）を比較すると、閾値電圧Ｖｔｈのばらつきが低減されている。これは、導電性膜２１を形成することにより半導体層のダメージが低減されたことに因る。この効果は、ゲート幅Ｗｇが小さいほど顕著となっている。すなわち、ゲート開口２０ａの面積が小さいほど顕著である。
また、本実施形態のように、導電性膜及び絶縁膜はＳｉを含有する無機膜でよく、その場合、ドライエッチングでは反応ガスとしてフッ素含有ガスを用いるとよい。フッ素系含有ガスは、Ｓｉを含む被エッチング材を良好にエッチングすることができる。したがって、導電性膜及び絶縁膜の双方がＳｉを含有することにより、一回のエッチング工程において導電性膜及び絶縁膜の双方をまとめてエッチングすることができる。
また、本実施形態のように、導電性膜２１はＷＳｉ膜とすることができる。ＷＳｉ膜は、純金属よりも高い抵抗値を有するものの、ＳｉＮ、ＳｉＯ２といった絶縁膜と比較してその値は十分に小さい。したがって、ＷＳｉ膜は導電性膜２１として好適に用いることができる。また、ＷＳｉ膜は、Ｓｉを含む無機膜であるので、上述したように、Ｓｉを含む絶縁膜２０と連続的に一回の工程でエッチングすることができる。
また、本実施形態のように、絶縁膜２０はＳｉＮ膜を含み、ＳｉＮ膜は半導体積層部３０に接してもよい。ＳｉＮ膜は、良好な絶縁性を有するので、半導体積層部３０を保護することができる。また、酸素原子を含まないので、半導体積層部３０への酸素原子の混入を回避して、ＨＥＭＴ１Ａの動作特性を維持することができる。
また、本実施形態のように、ゲート電極２３を形成する際に、ゲート電極２３から露出した導電性膜２１の除去をイオンミリングにより行うことができる。導電性膜２１を除去する際には、絶縁膜２０に対するエッチング選択性が重要となる。すなわち、絶縁膜２０を残しつつ、導電性膜２１を除去する必要がある。イオンミリングを用いることにより、絶縁膜２０を残しつつ、導電性膜２１のみを除去することができる。なお、イオンミリングにおいてもチャージアップは生じるが、既にＡｕ層２３ｂを形成した後なので半導体積層部３０にダメージは生じない。
また、本実施形態のように、ゲート電極２３はショットキ金属層２３ａとしてのＷＳｉ層と、Ａｕ層２３ｂとの積層構造を有しており、ＷＳｉ層をスパッタにより形成し、Ａｕ層２３ｂを電界めっきにより形成することができる。このような方法により、半導体積層部３０とショットキ接触を行うゲート電極２３を形成することができる。
また、本実施形態では、半導体積層部３０の最表層（電子供給層１７）がＧａＡｓ系の半導体層である。この場合、ゲート電極２３のショットキ金属層２３ａとしてＷＳｉ層を用いることができる。
本発明によるＨＥＭＴの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では本発明により製造されるＨＥＭＴの一例として２重ＨＥＭＴを示したが、本発明の製造方法によれば、通常のＨＥＭＴ及び所謂逆ＨＥＭＴを含む様々なＨＥＭＴを作製できる。また、上記実施形態ではＧａＡｓ系のＨＥＭＴを例示したが、本発明の製造方法は、ＧａＮ系のＨＥＭＴなど様々な材料系のＨＥＭＴに適用され得る。
また、上記実施形態では導電性膜としてＷＳｉ膜を例示したが、導電性膜にはＷＳｉ以外の様々な導電性材料（例えばＴａ，Ｗ）を使用し得る。導電性膜がＴａ膜若しくはＷ膜である場合であっても、フッ素系ガス（例えばＳＦ６）を用いて導電性膜を好適にエッチングできる。この場合、例えば、導電性膜をＳＦ６によりエッチングしたのち、ＣＨＦ３を更に導入して混合ガスとし、絶縁膜（ＳｉＮ／ＳｉＯ２）をエッチングするとよい。
１０…基板、１１…バッファ層、１２…電流ブロック層、１３，１７…電子供給層、１４，１６…スペーサ層、１５…チャネル層、１８，１９…コンタクト層、２０…絶縁膜、２０ａ…ゲート開口、２０ｂ…ドレイン開口、２０ｃ…ソース開口、２０ｄ…表面、２１…導電性膜、２３…ゲート電極、２３ａ…ショットキ金属層、２３ｂ…Ａｕ層、２４…ドレイン電極、２５…ソース電極、３０…半導体積層部、Ａ…電荷、Ｍ１…レジストマスク、Ｍ１ａ…開口。

Claims (7)

  1. 高電子移動度トランジスタを製造する方法であって、
    チャネル層及び電子供給層を含む半導体積層部を絶縁膜で覆う工程と、
    前記絶縁膜上に導電性膜を形成する工程と、
    前記導電性膜及び前記絶縁膜を貫通し前記半導体積層部を露出するゲート開口をドライエッチングにより形成する工程と、
    前記ゲート開口内に前記半導体積層部に接触するゲート電極を形成する工程と、
    を含む、高電子移動度トランジスタの製造方法。
  2. 前記導電性膜及び前記絶縁膜はＳｉを含有する無機膜であり、前記ドライエッチングでは反応ガスとしてフッ素含有ガスを用いる、請求項１に記載の高電子移動度トランジスタの製造方法。
  3. 前記導電性膜はＷＳｉ膜である、請求項２に記載の高電子移動度トランジスタの製造方法。
  4. 前記絶縁膜はＳｉＮ膜を含み、前記ＳｉＮ膜は前記半導体積層部に接している、請求項２または３に記載の高電子移動度トランジスタの製造方法。
  5. 前記ゲート電極を形成する工程は、前記ゲート電極から露出した前記導電性膜をイオンミリングにより除去する工程を含む、請求項１〜４のいずれか１項に記載の高電子移動度トランジスタの製造方法。
  6. 前記ゲート電極はＷＳｉ層とＡｕ層との積層構造を有しており、前記ＷＳｉ層をスパッタにより形成し、前記Ａｕ層を電界めっきにより形成する、請求項１〜５のいずれか１項に記載の高電子移動度トランジスタの製造方法。
  7. 前記半導体積層部の最表層がＧａＡｓ系の半導体層である、請求項１〜６のいずれか１項に記載の高電子移動度トランジスタの製造方法。
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