JP2008098400A - 電界効果型トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】耐湿絶縁膜の厚膜積層によるゲート周りの防湿処理が施され、且つ、ゲート容量増大を抑制する安価な電界効果型トランジシタとその製造方法を提供する。
【解決手段】電界効果型トランジスタは、T型またはΓ型のゲート電極、n型にドープされた半導体領域を介してドレイン電極およびソース電極が半導体層上に配設された電界効果型トランジスタにおいて、上記ゲート電極の周りおよび上記半導体層の表面を覆う膜厚50nm以下の絶縁膜と、触媒CVD法により堆積して上記絶縁膜を覆う窒化シリコン膜と、を有し、上記窒化シリコン膜により上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞が形成されている。
【選択図】図1
【解決手段】電界効果型トランジスタは、T型またはΓ型のゲート電極、n型にドープされた半導体領域を介してドレイン電極およびソース電極が半導体層上に配設された電界効果型トランジスタにおいて、上記ゲート電極の周りおよび上記半導体層の表面を覆う膜厚50nm以下の絶縁膜と、触媒CVD法により堆積して上記絶縁膜を覆う窒化シリコン膜と、を有し、上記窒化シリコン膜により上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞が形成されている。
【選択図】図1
Description
この発明は、主に1GHz以上の高周波帯での使用に適する電界効果型トランジスタ及びその製造方法に関するものである。
1GHz以上の高周波帯域を利用する無線通信は、昨今の携帯電話の普及を筆頭にして、WiMAXなどにより高周波帯に向かって各種システムの開発・整備が進んでいる。また、60GHz帯高速大容量通信システムや、70〜80GHz帯車載レーダシステムなどミリ波無線システムの市場も今後拡大していくことが予想されている。これら高周波帯の無線信号を受送信する部分には、化合物半導体、特にGaAsを基板としたMESFET、HFET、またはHEMTと呼ばれる電界効果型トランジスタが主に使用されている。一般的に、通信システムの普及には端末システムのコストリダクションが必須である。
シリコンプロセスでは、元来シリコンおよび表面絶縁膜として使用される熱酸化により形成される酸化シリコン膜が非常に安定で防湿性に優れている上、半導体上に層間絶縁膜を挟んだ多層配線が積層しており耐湿性に関しても有効である。
しかし、端末の受送信モジュールに使われる化合物半導体電界効果型トランジスタは、元来その化合物半導体自体の耐湿性が非常に低い上に、積層絶縁膜の耐湿性もあまり高くなく、膜厚が薄いと100nm以下の段差での被覆の悪さなどから容易に水分が浸入し、特性劣化を招くという問題がある。そこで、従来気密封止パッケージに封入して用いられてきた。
しかし、端末の受送信モジュールに使われる化合物半導体電界効果型トランジスタは、元来その化合物半導体自体の耐湿性が非常に低い上に、積層絶縁膜の耐湿性もあまり高くなく、膜厚が薄いと100nm以下の段差での被覆の悪さなどから容易に水分が浸入し、特性劣化を招くという問題がある。そこで、従来気密封止パッケージに封入して用いられてきた。
しかし、気密封止パッケージはトランジスタチップ以上にコストが掛かるので、簡易パッケージを採用してコストを低減するためにはトランジスタチップ単体で耐湿性を高める必要に迫られている。そこで、耐湿性を高めるために耐湿絶縁膜の膜厚を厚くすることが提案されている。
しかし、高周波数帯域で動作するため耐湿絶縁膜の膜厚を厚くすると空間容量を増大してしまい、特性を低下するという問題がある。特に、ミリ波帯でよく使用されるHEMT構造では、ゲートと半導体表面の間に絶縁膜が存在するとゲート容量が大きく増加し、利得低下が著しいという問題がある。
しかし、高周波数帯域で動作するため耐湿絶縁膜の膜厚を厚くすると空間容量を増大してしまい、特性を低下するという問題がある。特に、ミリ波帯でよく使用されるHEMT構造では、ゲートと半導体表面の間に絶縁膜が存在するとゲート容量が大きく増加し、利得低下が著しいという問題がある。
そこで、空間容量の増大を防ぐために、n型活性層上にゲ−トリフトオフのスペ−サとなるシリコン酸化膜を被着し、その上にシリコン窒化膜を酸化膜より薄く被着し、ホトレジストによりゲ−ト形成部にパタ−ニングした後、該窒化膜をドライエッチングにて除去し、その後、ウエットエッチングにて窒化膜を殆どエッチングせず酸化膜のみを基板まで除去し、更に、サイドエッチを行って窒化膜下部に空隙を設け、次に、リセス形成を行い、ゲ−トメタルを蒸着し、レジストでのリフトオフを行ってゲ−トを形成し、窒化膜とゲ−ト間がふさがり、リセス内が空洞になるようにパッシベ−ション膜を被着する半導体装置の製造方法が提案されている(例えば、特許文献1参照)。
しかし、リセスを形成した後にゲートを形成してシリコン窒化膜とゲート間をふさいでリセス内を空洞にしているので、リセスを形成するために、シリコン酸化膜とシリコン窒化膜を被覆し、ゲート電極が設けられるようにシリコン窒化膜に開口を設け、その開口からシリコン酸化膜をn型活性層まで除去し且つサイドエッチによりシリコン窒化膜の下部に空隙を設けるという多くの工程数が掛かり、コストがアップしてしまうという問題がある。
この発明の目的は、耐湿絶縁膜の厚膜積層によるゲート周りの防湿処理が施され、且つ、ゲート容量増大を抑制する安価な電界効果型トランジシタとその製造方法を提供することである。
この発明に係わる電界効果型トランジスタは、T型またはΓ型のゲート電極、n型にドープされた半導体領域を介してドレイン電極およびソース電極が半導体層上に配設された電界効果型トランジスタにおいて、上記ゲート電極の周りおよび上記半導体層の表面を覆う膜厚50nm以下の絶縁膜と、触媒CVD法により堆積して上記絶縁膜を覆う窒化シリコン膜と、を有し、上記窒化シリコン膜により上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞が形成されている。
この発明に係わる電界効果型トランジスタの効果は、触媒CVD法により防湿効果がある窒化シリコン膜を厚膜に堆積することにより、ゲート電極の広げた傘のカバーに相当する部分と半導体層との間に空洞を形成することができるので、空洞を形成するための工程を省くことができ、製造プロセスのコストを低減することができる。
実施の形態1.
図1は、この発明の実施の形態1に係わる電界効果型トランジスタの断面図である。
この発明の実施の形態1に係わる電界効果型トランジスタ1は、図1に示すように、半絶縁性基板としての半絶縁性GaAs基板上に成長するアンドープGaAsのエピタキシャル層からなるバッファ層3、そのバッファ層3の上に成長するアンドープGaAsのエピタキシャル層からなるチャネル層4、そのチャネル層4の上に成長するアンドープAlGaAsのエピタキシャル層からなるゲートコンタクト層5、そのゲートコンタクト層5上に成長するアンドープGaAsのエピタキシャル層からなるゲート埋込層6、ゲート埋込層6上に成長してからパターン化し、所定の距離だけ離間し、n+型GaAsのエピタキシャル層からなる2つのキャップ層7a、7bを有する。なお、バッファ層3、チャネル層4、ゲートコンタクト層5、ゲート埋込層6およびキャップ層7a、7bをまとめて表現するとき半導体層2と称す。
図1は、この発明の実施の形態1に係わる電界効果型トランジスタの断面図である。
この発明の実施の形態1に係わる電界効果型トランジスタ1は、図1に示すように、半絶縁性基板としての半絶縁性GaAs基板上に成長するアンドープGaAsのエピタキシャル層からなるバッファ層3、そのバッファ層3の上に成長するアンドープGaAsのエピタキシャル層からなるチャネル層4、そのチャネル層4の上に成長するアンドープAlGaAsのエピタキシャル層からなるゲートコンタクト層5、そのゲートコンタクト層5上に成長するアンドープGaAsのエピタキシャル層からなるゲート埋込層6、ゲート埋込層6上に成長してからパターン化し、所定の距離だけ離間し、n+型GaAsのエピタキシャル層からなる2つのキャップ層7a、7bを有する。なお、バッファ層3、チャネル層4、ゲートコンタクト層5、ゲート埋込層6およびキャップ層7a、7bをまとめて表現するとき半導体層2と称す。
ところで、このアンドープAlGaAsのエピタキシャル層は、n型ドーパントの真性半導体である。また、このアンドープGaAsのエピタキシャル層は、n型ドーパントの真性半導体である。
また、この実施の形態1に係わる電界効果型トランジスタ1は、一方のキャップ層7a上に形成するソース電極8、他方のキャップ層7b上に形成するドレイン電極9、ゲート埋込層6に一部が埋め込まれ、ソース電極8とドレイン電極9との間のチャネル層4に流れる電流を制御するゲート電極10、半導体層2の露出する表面を被覆する絶縁膜11、絶縁膜11を覆う防湿絶縁膜12を有する。
このゲート埋込層6には、ゲートコンタクト層5が底面に露出する貫通孔21が設けられている。
そして、この貫通孔21を内包し、貫通孔21の断面より断面が大きく、底部にゲート埋込層6が現れているリセス23が設けられている。
そして、この貫通孔21を内包し、貫通孔21の断面より断面が大きく、底部にゲート埋込層6が現れているリセス23が設けられている。
このゲート電極10は、傘の中棒に相当する部分が貫通孔21を貫通し、傘の中棒に相当する部分の一方の端部がゲートコンタクト層5に接し、傘のカバーに相当する部分が広がった傘形状のT型ゲート構造である。そして、ゲート電極10は、TaN/Auの2層構造である。なお、ミリ波帯HEMT構造の電界効果型トランジスタでは、ゲート長を0.5μm以下にすることが必須であるが、短いゲート長にするとゲート抵抗が増大し利得が低下するので、半導体層2と接しない傘のカバーに相当する部分を広げた形にしてゲート抵抗の低減を図るため、ゲート電極10の構造をT型ゲート構造にすることが必要である。また、ゲート電極10の傘のカバーに相当する部分が大きな影響を及ぼすのはゲート・ドレイン間容量であるので、ソース側への傘のカバーに相当する部分が張り出していてもいなくてもこの発明には関係がない。すなわち、ソース側への傘のカバーに相当する部分が張り出している場合、T型ゲート構造となり、張り出していない場合、Γ型ゲート構造となる。
そこで、ゲート・ドレイン間容量Cgdを絶縁膜の膜厚を変数としてシミュレーションすると図2に示すように、絶縁膜の膜厚が厚いほどゲート・ドレイン間容量Cgdが大きくなるので、プロセスで通常使用されている50nm以下の絶縁膜11を空洞が形成されるゲート埋込層6、キャップ層7a、7b、ゲート電極10の表面に形成する。このように絶縁膜11で半導体層2の表面を覆うことにより、半導体層2の表面が気相中に暴露されることがなく、表面欠陥などの不安定性によりデバイス特性が変化することを防げる。
防湿絶縁膜12は、ソース電極8の側面、キャップ層7a、7bの表面、ゲート埋込層6の表面、ゲート電極10の広げられた傘のカバーの表面と側面に相当する部分を1つとして被覆する。
この防湿絶縁膜12としては、触媒CVD法により形成される窒化シリコン膜(以下、「SiNX膜」と称し、Si3N4のようなストイキオメトリーでない場合も含む)が適する。なお、通常よく使用される防湿絶縁膜12としては他に酸化シリコン膜(SiO膜)や窒酸化シリコン膜(SiON膜)などがあり、誘電率がSiNX膜より小さいので容量低減に繋がる反面、耐湿性、耐薬品性に劣る。
この防湿絶縁膜12としては、触媒CVD法により形成される窒化シリコン膜(以下、「SiNX膜」と称し、Si3N4のようなストイキオメトリーでない場合も含む)が適する。なお、通常よく使用される防湿絶縁膜12としては他に酸化シリコン膜(SiO膜)や窒酸化シリコン膜(SiON膜)などがあり、誘電率がSiNX膜より小さいので容量低減に繋がる反面、耐湿性、耐薬品性に劣る。
また、この実施の形態1に係わる電界効果型トランジスタ1には、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2との間に空洞14が形成されている。
そこで、この空洞14を形成する製造方法について説明する。この空洞14を形成するために、SiNX膜を触媒CVD法を用いて形成する。
触媒CVD法は、ウエハ上部に設置した高温タングステンワイヤがシラン(SiH4)とアンモニア(NH3)が反応するときの触媒の役割を果たし、ウエハを加熱せず、またプラズマなどを使用せずにSiNX膜を形成することが出来る。プラズマが発生しないため半導体層2の表面でのダメージがなく、非常に高屈折率(屈折率nが約2.05)のSiNX膜となり、耐湿性、耐薬品(希釈フッ酸)性も非常に高い。なお、この触媒CVD法により形成されたSiNX膜の特性に関しては、A.Masuda 他4名著、「Highly moisture−resistive silicon nitride films prepared by catalytic chemical vapor deposition andapplication to gallium arsenide field−effect transistors」、Vacuum、74巻、2004年、p.525−529に詳しく説明されている。
そこで、この空洞14を形成する製造方法について説明する。この空洞14を形成するために、SiNX膜を触媒CVD法を用いて形成する。
触媒CVD法は、ウエハ上部に設置した高温タングステンワイヤがシラン(SiH4)とアンモニア(NH3)が反応するときの触媒の役割を果たし、ウエハを加熱せず、またプラズマなどを使用せずにSiNX膜を形成することが出来る。プラズマが発生しないため半導体層2の表面でのダメージがなく、非常に高屈折率(屈折率nが約2.05)のSiNX膜となり、耐湿性、耐薬品(希釈フッ酸)性も非常に高い。なお、この触媒CVD法により形成されたSiNX膜の特性に関しては、A.Masuda 他4名著、「Highly moisture−resistive silicon nitride films prepared by catalytic chemical vapor deposition andapplication to gallium arsenide field−effect transistors」、Vacuum、74巻、2004年、p.525−529に詳しく説明されている。
触媒CVD法では、ウエハ基板温度を300℃以下と低温にすることが出来る(通常のプラズマCVD法ではウエハ基板温度が400〜600℃)ことも高屈折率膜の形成に効果を発揮するが、ウエハ基板温度が低いため表面でのSiNXの拡散があまり起こらずに、ゲート電極10の広げた傘のカバーに相当する部分に覆われているゲート埋込層6の表面とゲート電極10の傘の中棒に相当する部分の側面にSiNXが廻り込みことが少ない。通常、SiNXの廻り込みが少ないということは、ゲート電極10の傘のカバーに相当する部分に覆われているゲート埋込層6の表面への不十分な被覆という点で欠点となりうるが、この発明においては、逆に、ゲート電極10の傘のカバーに相当する部分とキャップ層7a、7bとの間でSiNX膜が連なり、その連なったSiNX膜のゲート埋込層6側に外部と切り離された空洞14を形成することができるという逆転の発想である。
このように触媒CVD法によりゲート電極10を含んだ半導体層2の表面にSiNX膜を厚く積層することにより、耐湿性を良好に維持するとともにゲート電極10の広げた傘のカバーに相当する部分と半導体層2との間に空洞14が形成されることによりゲート・ドレイン間容量をゲート電極10の広げた傘のカバーに相当する部分と半導体層2との間が絶縁膜で埋められたときに比べて低減することができる。その意味では、触媒CVD法によるSiNXの堆積は、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2との間に空洞14を形成する最適な製造方法である。
触媒CVD法を用いてSiNX膜を堆積するとき、平坦箇所の膜厚が200nm以上になるようにSiNXを堆積する。なぜならば、凹凸のある構造に対し触媒CVD法によりSiNX膜を堆積すると、凹凸の側壁の膜厚が平坦箇所の半分以下となることが分かっており、耐湿性を向上するためには全ての箇所で50〜100nm以上の膜厚にしなければならないので、平坦箇所の膜厚を200nm以上にすることが必要である。なお、このSiNX膜は1層でも良いし、多層積層による形成でも良い。
ゲート電極10の広げた傘のカバーに相当する部分と半導体層2との距離を、長くするほどゲート容量を低減することができるので有効と言えるが、触媒CVD法を用いてSiNX膜を堆積し空洞14を形成するためには、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2との距離を、SiNX膜の膜厚以下にすることが必要である。
ゲート・ドレイン間容量は半導体層2内の空乏層の挙動が大きな影響を与えるが、外部構造、特にゲート電極10の広げた傘のカバーに相当する部分とキャップ層7bとの重なり程度が影響を与える。これは、ゲート電極10の広げた傘のカバーに相当する部分とキャップ層7bとの間の疑似並行平板容量と見ることができる。
そこで、ゲート電極10の広げた傘のカバーに相当する部分のドレイン電極9側の端とキャップ層7bのゲート電極10側の端との間の隙間(以下、「Lgd」と略す)を可変してシミュレーションしてゲート・ドレイン間容量Cgdを求めた。なお、ゲート電極10の広げた傘のカバーに相当する部分がドレイン電極9側に張り出している長さを0.75μmとしてシミュレーションした。
そこで、ゲート電極10の広げた傘のカバーに相当する部分のドレイン電極9側の端とキャップ層7bのゲート電極10側の端との間の隙間(以下、「Lgd」と略す)を可変してシミュレーションしてゲート・ドレイン間容量Cgdを求めた。なお、ゲート電極10の広げた傘のカバーに相当する部分がドレイン電極9側に張り出している長さを0.75μmとしてシミュレーションした。
シミュレーションした結果を図3に示すが、ゲート・ドレイン間容量CgdはLgdに対して反比例の関係を示す。そして、Lgdが0.2μmから0.75μmへ変化するとゲート・ドレイン間容量Cgdは0.03pF低減するのに対し、Lgdが0.75μmから1.85μmへ変化してもゲート・ドレイン間容量Cgdは0.005pFしか低減しない。したがってLgdをゲート電極10の広げた傘のカバーに相当する部分がドレイン電極9側に張り出している長さ以上にすれば、疑似並行平板容量は充分に小さくなると考えられる。
なお、この実施の形態1において半導体層としてGaAsを基本とした化合物半導体AlGaAsとGaAsのエピタキシャル層で説明しているが、他にも窒化ガリウム(GaN)、ヒ化アルミニウム(AlAs)、リン化ガリウム(GaP)、アンチモン化ガリウム(GaSb)、窒化アルミニウム(AlN)、窒化インジウム(InN)、リン化インジウム(InP)などを基本としたエピタキシャル層を半導体層として用いることができる。
また、ゲート電極10のT型ゲート構造をTaN/Auの2層構造で説明したが、他のT型ゲート構造、例えばTi/Al構造、Ti/Pt/Au構造、WSi/Au構造でもあっても問題がない。
また、T型ゲート構造は、半導体との接合部分が埋め込まれた形状になっているが、埋め込まれてなくても良い。
また、ゲート脇の半導体表面にリセス23があるが、これもなくても構わない。
また、T型ゲート構造は、半導体との接合部分が埋め込まれた形状になっているが、埋め込まれてなくても良い。
また、ゲート脇の半導体表面にリセス23があるが、これもなくても構わない。
実施の形態2.
図4は、ゲート・ドレイン間容量をシミュレーションするときに用いた計算デバイスモデルを示す。
実施の形態2においては、実施の形態1に係わる電界効果型トランジスタ1のゲート電極10の広げた傘のカバーに相当する部分がドレイン電極9側に張り出している長さ(以下、「ドレイン側ゲート張り出しGH」と称す)を可変してゲート・ドレイン間容量Cgdをシミュレーションしている。
このシミュレーションにおいて、図4に示す計算デバイスモデルを用いて、ゲート上およびソース電極8とドレイン電極9間に比誘電率7.55のSiNXを充填し、且つ、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2の間に空洞14を形成した構造(実施の形態2の構造)、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2の間も含みゲート上およびソース電極8とドレイン電極9間に比誘電率2.1の低誘電率膜を充填した構造(比較例1の構造)、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2の間も含みゲート上およびソース電極8とドレイン電極9間に比誘電率3.9の酸化シリコンを充填した構造(比較例2の構造)に関して、ゲート・ドレイン間容量Cgdをシミュレーションした。
図4は、ゲート・ドレイン間容量をシミュレーションするときに用いた計算デバイスモデルを示す。
実施の形態2においては、実施の形態1に係わる電界効果型トランジスタ1のゲート電極10の広げた傘のカバーに相当する部分がドレイン電極9側に張り出している長さ(以下、「ドレイン側ゲート張り出しGH」と称す)を可変してゲート・ドレイン間容量Cgdをシミュレーションしている。
このシミュレーションにおいて、図4に示す計算デバイスモデルを用いて、ゲート上およびソース電極8とドレイン電極9間に比誘電率7.55のSiNXを充填し、且つ、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2の間に空洞14を形成した構造(実施の形態2の構造)、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2の間も含みゲート上およびソース電極8とドレイン電極9間に比誘電率2.1の低誘電率膜を充填した構造(比較例1の構造)、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2の間も含みゲート上およびソース電極8とドレイン電極9間に比誘電率3.9の酸化シリコンを充填した構造(比較例2の構造)に関して、ゲート・ドレイン間容量Cgdをシミュレーションした。
なお、このシミュレーションにおいて、ゲート電圧を−2V、ドレイン電圧を0Vとした。
また、ゲート容量にはゲート・ドレイン間容量Cgdとゲート・ソース間容量があるが、ゲート・ソース間容量はほぼ半導体内空乏層容量、特にゲート接合面積に依存し、外部構造の影響を殆ど受けないので検討から外している。
また、ゲート容量にはゲート・ドレイン間容量Cgdとゲート・ソース間容量があるが、ゲート・ソース間容量はほぼ半導体内空乏層容量、特にゲート接合面積に依存し、外部構造の影響を殆ど受けないので検討から外している。
シミュレーションした結果を図5に示すが、何れの構造においてもドレイン側ゲート張り出しGHが大きくなるほどゲート・ドレイン間容量Cgdが増加する傾向を示すが、実施の形態2の構造の計算デバイスモデルでは比較例1や比較例2の構造の計算デバイスモデルに比べて増加率が小さい。そして、実施の形態2の構造の計算デバイスモデルでは、ドレイン側ゲート張り出しGHが0.8μmになると比較例1の構造の計算デバイスモデルのゲート・ドレイン間容量Cgdと等しくなり、さらにドレイン側ゲート張り出しGHが大きくなると実施の形態2の構造の計算デバイスモデルの方がゲート・ドレイン間容量Cgdが小さくなる。
また、実施の形態2の構造の計算デバイスモデルでは、ドレイン側ゲート張り出しGHが0.5μm以上になると比較例2の構造の計算デバイスモデルのゲート・ドレイン間容量Cgdより小さくなる。
また、実施の形態2の構造の計算デバイスモデルでは、ドレイン側ゲート張り出しGHが0.5μm以上になると比較例2の構造の計算デバイスモデルのゲート・ドレイン間容量Cgdより小さくなる。
このように、ゲート電極10の広げた傘のカバーに相当する部分がドレイン電極9側に張り出している長さGHを0.9μm以上にすれば、ゲート抵抗を低減しつつ、ゲート・ドレイン間容量Cgdを低誘電率膜で充填した構造よりも低くすることができる。
なお、低誘電率膜として比誘電率2.1の膜に関してシミュレーションしたが、現状良く使用されている低誘電率膜においては、比誘電率2.1は最小の部類に属する。しかし、比誘電率が低いと疎な膜となっている可能性が高いので、耐湿性に関しては有効とは言えない。
なお、低誘電率膜として比誘電率2.1の膜に関してシミュレーションしたが、現状良く使用されている低誘電率膜においては、比誘電率2.1は最小の部類に属する。しかし、比誘電率が低いと疎な膜となっている可能性が高いので、耐湿性に関しては有効とは言えない。
実施の形態3.
図6は、この発明の実施の形態3に係わる電界効果型トランジスタの断面図である。
この発明の実施の形態3に係わる電界効果型トランジスタ1Bは、実施の形態1に係わる電界効果型トランジスタ1とゲート電極10Bが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
この実施の形態3に係わるゲート電極10Bは、図6に示すように、広げた傘のカバーに相当する部分がドレイン電極9側だけに張りだしているΓ型ゲート構造である。そして、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2の間に、ゲート電極10Bの傘の中棒に相当する部分の側面からドレイン電極9側に延びる部分にSiNXが充填され、残りが空洞14として残っている。
図6は、この発明の実施の形態3に係わる電界効果型トランジスタの断面図である。
この発明の実施の形態3に係わる電界効果型トランジスタ1Bは、実施の形態1に係わる電界効果型トランジスタ1とゲート電極10Bが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
この実施の形態3に係わるゲート電極10Bは、図6に示すように、広げた傘のカバーに相当する部分がドレイン電極9側だけに張りだしているΓ型ゲート構造である。そして、ゲート電極10の広げた傘のカバーに相当する部分と半導体層2の間に、ゲート電極10Bの傘の中棒に相当する部分の側面からドレイン電極9側に延びる部分にSiNXが充填され、残りが空洞14として残っている。
そして、実施の形態3に係わる電界効果型トランジスタ1Bの耐圧およびゲート・ドレイン間容量Cgdをシミュレーションした。このシミュレーションでは、ゲート電極10Bの傘の中棒に相当する部分の側面からドレイン電極9側に延びるSiNXの幅(以下、「ゲート茎横絶縁膜幅GS」と称す)を可変して耐圧およびゲート・ドレイン間容量Cgdを求めた。なお、耐圧は漏れ電流が0.1mA/mmに達するゲート・ドレイン間電圧Vgd0で表した。また、このシミュレーションにおいては、ゲート電極10Bの広げた傘のカバーに相当する部分がドレイン電極9側に張りだした長さGHは2μmとしている。すなわち、ゲート茎横絶縁膜幅GSを0μmから2μmの間で可変した。
シミュレーションした結果を図7に示すが、ゲート・ドレイン間容量Cgdはゲート茎横絶縁膜幅GSに対してほぼ比例して増大していくが、耐圧Vgd0はゲート茎横絶縁膜幅GSが1μm以上で飽和する。そこで、ゲート茎横絶縁膜幅GSを1μm位にすると、耐圧Vgd0は空洞14がないときとほぼ同様になるが、ゲート・ドレイン間容量Cgdは半分位にしか増加しないので、耐圧Vgd0を向上するとともにゲート・ドレイン間容量Cgdの増加を抑えることができる。
1、1B 電界効果型トランジスタ、2 半導体層、3 バッファ層、4 チャネル層、5 ゲートコンタクト層、6 ゲート埋込層、7a、7b キャップ層、8 ソース電極、9 ドレイン電極、10、10B ゲート電極、11 絶縁膜、12 防湿絶縁膜、14 空洞、21 貫通孔、23 リセス。
Claims (5)
- T型またはΓ型のゲート電極、n型にドープされた半導体領域を介してドレイン電極およびソース電極が半導体層上に配設された電界効果型トランジスタにおいて、
上記ゲート電極の周りおよび上記半導体層の表面を覆う膜厚50nm以下の絶縁膜と、
触媒CVD法により堆積して上記絶縁膜を覆う窒化シリコン膜と、
を有し、
上記窒化シリコン膜により上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞が形成されていることを特徴とする電界効果型トランジスタ。 - 上記触媒CVD法により堆積する窒化シリコン膜の平坦箇所での膜厚が200nm以上であり、
上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間の最短距離が上記窒化シリコン膜の膜厚以下であることを特徴とする請求項1に記載の電界効果型トランジスタ。 - 上記ゲート電極の広げた傘のカバーに相当する部分が上記ドレイン電極側に張り出している長さが0.9μm以上であることを特徴とする請求項1または2に記載の電界効果型トランジスタ。
- 上記ゲート電極の広げた傘のカバーに相当する部分が上記ドレイン電極側に張り出している長さが1μm以上であり、
上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間では、上記ゲート電極の傘の中棒に相当する部分の側面からドレイン電極方向に1μm未満の領域が上記窒化シリコン膜により充填され、残る領域が空洞になっていることを特徴とする請求項1乃至3のいずれか一項に記載の電界効果型トランジスタ。 - 半導体層上にT型またはΓ型のゲート電極が配設された電界効果型トランジスタの製造方法において、
上記ゲート電極の周りおよび上記半導体層の表面に膜厚50nm以下の絶縁膜を形成する工程と、
触媒CVD法を用いて窒化シリコン膜を堆積することにより上記ゲート電極の広げた傘のカバーに相当する部分と上記半導体層との間に空洞を形成する工程と、
を含むことを特徴とする電界効果型トランジスタの製造方法。
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