JP2010147239A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】n型ドリフト層12、p型ベース層15、n+型ソース層16及びゲート電極25を有するMOSFETと、n型ドリフト層12の表面から徐々に増加する再結合中心となる結晶欠陥密度分布のテール領域T1を有し、n型ドリフト層12中のp型ベース層15とn型ドリフト層12のpn接合を順方向に流れる電流経路またはその近傍に、テール領域T1から続く欠陥ピーク領域31を有し、裏面に向かって欠陥ピーク領域31から続く徐々に減少するテール領域T2を有し、平面的に選択的に形成されたライフタイム制御領域6と、ライフタイム制御領域6に隣接し、表面の結晶欠陥密度が、ライフタイム制御領域6の表面の結晶欠陥密度を超えることはなく、表面から裏面に徐々に増加するテール領域T3を有するライフタイム非制御領域7とを備える。
【選択図】図1
Description
(付記1) 第1の面及び前記第1の面に平行且つ対向する第2の面を有する第1導電型の第1半導体層と、前記第2の面の側の表面に設けられ前記第1半導体層と電気的に接続された第1電極と、前記第1の面の表面領域に選択的に設けられた複数の第2導電型の第2半導体層と、前記第2半導体層の表面領域に選択的に設けられた第1導電型の第3半導体層と、前記第2半導体層及び前記第3半導体層の表面に接するように設けられた第2電極と、隣接する前記第2半導体層間の前記第1半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記第1の面に垂直に、前記第1半導体層、前記第2半導体層、または前記第3半導体層の少なくとも1つの表面から連続する再結合中心となる結晶欠陥密度分布の徐々に増加する第1のテール領域、前記第1のテール領域から連続し増加から減少に転じるピーク領域、及び前記ピーク領域から連続し徐々に減少する第2のテール領域を有し、前記第2半導体層及び前記第1半導体層の間のpn接合を順方向に流れる電流経路を横切り、且つ前記第1半導体層の中に前記ピーク領域を有する前記第1の面に沿った方向に広がった第1の領域と、前記第1の領域に隣接し、前記第1の面に沿った方向に広がり、前記第1の面に垂直に、前記第1乃至第3半導体層のいずれかの表面から、徐々に増加する再結合中心となる結晶欠陥密度分布の第3のテール領域を有し、表面では隣接した前記第1のテール領域の結晶欠陥密度を超えることはなく、且つ前記第1半導体層の中に前記第3のテール領域に連続するピーク領域が存在しない第2の領域とを備えている半導体装置。
6、98 ライフタイム制御領域
7、8、99 ライフタイム非制御領域
9 凹部
11 n+型ドレイン層
12、65 n型ドリフト層
15、71 p型ベース層
16 n+型ソース層
21、81 ゲート絶縁膜
25、87 ゲート電極
26 ソース電極
29 ドレイン電極
31、32、91 欠陥ピーク領域
33 寄生ダイオード
35、93 減速膜
37、38、95 軽イオン
61 半導体基板
63 埋込絶縁膜
68 素子分離絶縁膜
69 埋込ポリシリコン
72 n+型バッファ層
73 n+型エミッタ層
74 p+型コレクタ層
83 エミッタ電極
85 コレクタ電極
C コレクタ
D ドレイン
E エミッタ
G ゲート
S ソース
D1、D2 距離
T1、T2、T3、T5、T6、T7 テール領域
Claims (5)
- 第1の面及び前記第1の面に平行且つ対向する第2の面を有する第1導電型の第1半導体層と、
前記第2の面の側の表面に設けられ前記第1半導体層と電気的に接続された第1電極と、
前記第1の面の表面領域に選択的に設けられた複数の第2導電型の第2半導体層と、
前記第2半導体層の表面領域に選択的に設けられた第1導電型の第3半導体層と、
前記第2半導体層及び前記第3半導体層の表面に接するように設けられた第2電極と、
隣接する前記第2半導体層間の前記第1半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第1の面に垂直に、前記第1半導体層、前記第2半導体層、または前記第3半導体層の少なくとも1つの表面から連続する再結合中心となる結晶欠陥密度分布の徐々に増加する第1のテール領域、前記第1のテール領域から連続し増加から減少に転じるピーク領域、及び前記ピーク領域から連続し徐々に減少する第2のテール領域を有し、前記第2半導体層及び前記第1半導体層の間のpn接合を順方向に流れる電流経路を横切り、且つ前記第1半導体層の中に前記ピーク領域を有する前記第1の面に沿った方向に広がった第1の領域と、
前記第1の領域に隣接し、前記第1の面に沿った方向に広がり、前記第1の面に垂直に、前記第1乃至第3半導体層のいずれかの表面から、徐々に増加する再結合中心となる結晶欠陥密度分布の第3のテール領域を有し、表面では隣接した前記第1のテール領域の結晶欠陥密度を超えることはなく、且つ前記第1半導体層の中に前記第3のテール領域に連続するピーク領域が存在しない第2の領域と、
を備えていることを特徴とする半導体装置。 - 第1の面、前記第1の面に平行且つ対向する第2の面、及び前記第1の面から前記第2の面の方向に掘り下げられた前記第1の面に平行な第3の面を有する第1導電型の第1半導体層と、
前記第2の面の側の表面に設けられ前記第1半導体層と電気的に接続された第1電極と、
前記第1の面の表面領域に選択的に設けられた複数の第2導電型の第2半導体層と、
前記第2半導体層の表面領域に選択的に設けられた第1導電型の第3半導体層と、
前記第2半導体層及び前記第3半導体層の表面に接するように設けられた第2電極と、
隣接する前記第2半導体層間の前記第1半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第1の面に垂直に、前記第1半導体層、前記第2半導体層、または前記第3半導体層の少なくとも1つの表面から連続する再結合中心となる結晶欠陥密度分布の徐々に増加する第1のテール領域、前記第1のテール領域から連続し増加から減少に転じるピーク領域、及び前記ピーク領域から連続し徐々に減少する第2のテール領域を有し、前記第2半導体層及び前記第1半導体層の間のpn接合を順方向に流れる電流経路を横切り、且つ前記第1半導体層の中に前記ピーク領域を有する前記第1の面に沿った方向に広がった第1の領域と、
前記第1の領域に隣接し、前記第1の面に沿った方向に広がり、前記第3の面に垂直に、前記第3の面から、徐々に増加する再結合中心となる結晶欠陥密度分布の第3のテール領域を有し、前記第3の面では前記第3の面の延長面上で隣接した前記第1のテール領域の結晶欠陥密度を超えることはなく、且つ前記第1半導体層の中に前記第3のテール領域に連続するピーク領域が存在しない第2の領域と、
を備えていることを特徴とする半導体装置。 - 基体の上に、絶縁膜を介して形成された第1導電型の第1半導体層と、
前記第1半導体層の表面領域に選択的に設けられた前記第1半導体層とpn接合を形成する第2導電型の第2半導体層と電気的に接続された第1電極と、
前記第1半導体層の表面領域に選択的に設けられ、前記第2半導体層と離間した第2導電型の第3半導体層と、
前記第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、
前記第3半導体層及び前記第4半導体層の表面に接するように設けられた第2電極と、
隣接する前記第4半導体層と前記第1半導体層の間の前記第3半導体層の上のゲート絶縁膜を介して設けられたゲート電極と、
を有する電力用スイッチング素子と、
前記第1半導体層の表面から徐々に増加する再結合中心となる結晶欠陥密度分布の第1のテール領域を有し、前記第2半導体層及び前記第1半導体層の間の前記pn接合を順方向に流れる電流経路または前記電流経路の近傍であって、且つ前記第1半導体層の中に、前記第1のテール領域から続く増加から減少に転じるピーク領域を有し、且つ、前記第1半導体層の表面に対向する裏面に向かって前記ピーク領域から前記絶縁膜まで続く徐々に減少する結晶欠陥密度分布の第2のテール領域を有し、前記第1半導体層の表面に沿った方向に、選択的に広がりを有する第1の領域と、
前記第1の領域に隣接し、前記第1半導体層の表面に沿った方向に広がり、前記第1半導体層の表面の結晶欠陥密度が、前記第1の領域の表面の結晶欠陥密度を超えることはなく、前記第1半導体層の表面から前記絶縁膜まで、徐々に増加する再結合中心となる結晶欠陥密度分布の第3のテール領域を有する第2の領域と、
を備えていることを特徴とする半導体装置。 - 少なくとも、基体の上に形成された第1導電型の第1半導体層と、前記第1半導体層の表面領域に選択的に設けられた前記第1半導体層とpn接合を形成する第2導電型の第2半導体層とが形成されている電力用スイッチング素子を選択的に有する半導体装置において、
前記pn接合を順方向に流れる電流経路または電流経路近傍に対して、垂直上方に位置する前記第1半導体層の表面に、減速材を配置し、前記第1半導体層の表面上方から、前記電流経路または前記電流経路近傍に結晶欠陥密度分布のピーク領域が来るように、且つ前記電流経路または前記電流経路近傍を外れた前記第1半導体層に結晶欠陥密度分布のピーク領域が存在しないように軽イオンを照射する工程と、
前記減速材を除去する工程と、
を備えていることを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の上に形成された第1導電型の第1半導体層の電力用スイッチング素子となる領域の平面周辺部に、前記第1半導体層の表面から距離D1の深さに底面を有する凹部を形成する工程と、
前記第1半導体層の表面領域に第2導電型の第2半導体層を選択的に形成し、pn接合を形成する工程と、
前記電力用スイッチング素子の前記pn接合を順方向に流れる電流経路または電流経路近傍であって且つ前記pn接合を構成する前記第1半導体層の中の、前記半導体基板の前記第1半導体層に対向する裏面から前記距離D1より小さい距離D2の深さに、再結合中心となる結晶欠陥密度分布のピーク領域が来るように、前記第1半導体層の表面から軽イオンを照射する工程と、
を備えていることを特徴とする半導体装置の製造方法。
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