JP6221436B2 - 超接合ｍｏｓｆｅｔとその製造方法およびダイオードを並列接続させた複合半導体装置 - Google Patents

超接合ｍｏｓｆｅｔとその製造方法およびダイオードを並列接続させた複合半導体装置 Download PDF

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Description

本発明は、縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）およびダイオードを並列接続させた複合半導体装置およびその製造方法に関する。
図６に示すインバータ回路１０００用に使用される高耐圧スイッチング素子として、ＩＧＢＴ１０１が広く普及している。ＩＧＢＴ１０１は、バイポーラトランジスタの高耐圧かつ低オン電圧といった特長や、ＭＯＳＦＥＴよりは低速ながら、高速動作が可能といった優れた特長を有しており、現在のパワーエレクトロニクスを支える重要な半導体素子である。
しかし、図７（ａ）の要部断面図に示すＩＧＢＴ１０１は、同図（ｂ）に示すＭＯＳＦＥＴ３０１と異なり、逆耐圧接合（コレクタ接合１０３）を有するため、通常は逆方向（エミッタＥを正極、コレクタＣを負極とするバイアス方向）に電流を流すことができない。ＩＧＢＴ１０１が導通状態から順阻止状態になる際に、回路内のインダクタンス成分により逆方向に高電圧のサージ電圧が発生することがある。このサージ電圧がＩＧＢＴ１０１に印加されると、通常、逆耐圧が保護されていないＩＧＢＴ１０１は破壊のおそれがあるが、インバータ回路に使用される際には、ＩＧＢＴ１０１のターンオフ時ごとに発生するＬ負荷電流を還流させるために逆並列に接続されているダイオード４０１（図６）により保護される。
近年、インバータの高周波化への要求の高まりを受け、前述のようなＩＧＢＴ１０１と通常の還流用ダイオード４０１の並列接続ではスイッチングの高速化に限界があるため、ＩＧＢＴ１０１を図５（ａ）に示す超接合ＭＯＳＦＥＴ２０１へ置き換えることが検討されている。 置き換えが検討されている超接合ＭＯＳＦＥＴ２０１（図５）は、ドリフト層２０５中に、主面に垂直方向に狭い間隔で平行なｐｎ接合を複数並べるスーパージャンクション構造からなる並列ｐｎ層２０２を有する。並列ｐｎ層２０２の内部領域をｎ型ドリフト領域２０２ａとｐ型仕切り領域２０２ｂとする。この超接合ＭＯＳＦＥＴ２０１では、前記並列ｐｎ層２０２内のｎ型ドリフト領域２０２ａを耐圧に見合う通常の不純物濃度より高濃度にしても、前記並列ｐｎ層２０２のピッチ幅を狭くすることにより、並列ｐｎ層２０２のすべてを低電圧で空乏化することができるため、ユニポーラ型にもかかわらず、高耐圧で低オン抵抗となる特徴を有する。さらに、ユニポーラデバイスに由来する高速スイッチングが可能であるほか、逆方向のダイオード構造（図５（ａ）の符号２０３と２０２ａ）を内蔵しているため、図６のインバータ回路の並列ダイオード４０１を新たに接続する必要がなく、装置の小型化が期待できるメリットも有する。
この超接合ＭＯＳＦＥＴ２０１において、内蔵ダイオードの逆回復時のキャリアライフタイム（キャリア寿命時間）は、制御されていない場合同図（ｂ）に示すように基板表面から深さ方向にかけて一定である。
このような超接合ＭＯＳＦＥＴに関する文献として、ドリフト層２０５に、並列ｐｎ層からなるスーパージャンクション（以降ＳＪ）構造と、その下層に不純物濃度を２段階に変化させたｎ型バッファ層を設けることにより、オン抵抗を下げ、内蔵ダイオードの逆回復特性をソフトリカバリ波形にすることを記載したものが公開されている（特許文献１）。ドレイン、ソース間のリーク電流を増大させずに逆回復時間を短縮するスーパージャンクションＭＯＳ構造を備える半導体装置については既に知られている（特許文献２）。また、ＳＪ構造を備えるショットキーバリアダイオードにＳＪ−ＭＯＳＦＥＴを接続することにより、ソフトスイッチング方式に適した半導体装置を可能にすることが記載されている（特許文献３）。ＳＪ構造を備えるショットキーバリアダイオードの全体にライフタイム制御領域を設け、逆電流を低減し、逆回復特性を向上させることが示されている（特許文献４）。逆回復特性をソフトリカバリ波形にするための、ライフタイム制御方法についての記載がある（特許文献５）。過剰少数キャリアのライフタイム制御方法についていろいろ書かれている（特許文献６）。さらに、従来の素子に比べて、耐圧及びターンオフ特性を向上させることができる半導体装置に関する記述が開示されている（特許文献７）。
特開２００３−１０１０２２号公報（図１１、段落００７７から００７９） 特再公表２０１０−２４４３３号公報（要約） 特開２００６−２４６９０号公報（要約の課題と解決手段） 特開２００８−２５８３１３号公報（要約） 特開２００７−５９８０１号公報（要約） 特開平７−２２６４０５号公報（課題） 特開２００１−１０２５７７号公報（課題）
前記図５に示す超接合ＭＯＳＦＥＴ２０１では、順阻止状態には、空乏層が低耐圧で並列ｐｎ層内の各カラム内に広がりきり完全に空乏化する。その際、内蔵ダイオード（符号２０３−２０２ａ）は順方向電流（還流電流）が流れている状態から、内蔵ダイオードのｐｎ接合の逆バイアス阻止状態（即ち逆回復状態）に遷移する。しかしながら、この内蔵ダイオードはユニポーラ構造のため少数キャリアがほとんど無く逆回復電流Ｉｒｐが小さい上、電流波形および電圧波形が急峻に立ち上がるいわゆるハードリカバリ波形になり易い。逆回復動作がハードリカバリ波形になると、図４の従来の超接合ＭＯＳＦＥＴの逆回復波形図に示すように、リンギング（振動波形）が発生しノイズの発生原因となることが問題となる（この図４では振動波形部分が重なり黒くつぶれた状態になり見難くなっている。）。なお、図４の従来構造の波形は、図５（ａ）に示す従来構造の縦型超接合ＭＯＳＦＥＴについて、電源電圧４００Ｖ、順方向電流２０Ａ、逆方向電流の時間変化を１００Ａ／μｓとして、逆回復動作の電流波形をミュレーションした結果である。
本発明は以上説明した点を考慮してなされたものであり、本発明の目的は、逆回復動作時のハードリカバリ波形を緩和して逆回復電流（Ｉｒｐ）と逆回復時間（ｔｒｒ）を低減し、高速スイッチングおよび低逆回復損失を得ることのできる超接合ＭＯＳＦＥＴとその製造方法およびダイオードを並列接続させた複合半導体装置を提供することである。
本発明は前記目的を達成するために、第１導電型のドレイン層の第１主面上に垂直方向に伸びる相互に平行な複数のｐｎ接合を有し、該ｐｎ接合に挟まれる第１導電型のドリフト領域と第２導電型の仕切り領域とが交互に接して並ぶ並列ｐｎ層と、前記並列ｐｎ層の第１主面側にＭＯＳゲート構造を有し、前記並列ｐｎ層の第２主面と前記ドレイン層の第１主面との間に、前記並列ｐｎ層の第２主面側から第１導電型の第１バッファ層と第２バッファ層とがこの順に設けられ、前記第２バッファ層は前記ドレイン層に隣接して設けられ、前記第１バッファ層の不純物濃度は前記ドリフト領域と同程度以下の低濃度であり、前記第２バッファ層の不純物濃度は前記ドリフト領域より高濃度であり、前記第２バッファ層よりも前記並列ｐｎ層の方がキャリアライフタイムが短く、前記第２バッファ層よりも前記第１バッファ層の方がキャリアライフタイムが短い超接合ＭＯＳＦＥＴとする。前記並列ｐｎ層および第１バッファ層のキャリアライフタイムを重金属の添加または荷電粒子の照射により前記第２バッファ層より短くする超接合ＭＯＳＦＥＴの製造方法とすることが好ましい。前記超接合ＭＯＳＦＥＴに内蔵するｐｎダイオード構成より高速であってオン抵抗の小さいｐｉｎダイオードが、前記超接合ＭＯＳＦＥＴに並列接続されていることが好ましい。超接合ＭＯＳＦＥＴに内蔵するｐｎダイオードより高速であってオン抵抗の小さいショットキーバリアダイオードが、前記超接合ＭＯＳＦＥＴに並列接続されていることも好ましい。
本発明によれば、逆回復動作時のハードリカバリ波形を緩和して逆回復電流（Ｉｒｐ）と逆回復時間（ｔｒｒ）を低減し、高速スイッチングおよび低逆回復損失を得ることのできる超接合ＭＯＳＦＥＴとその製造方法およびダイオードを並列接続させた複合半導体装置を提供することができる。
本発明の実施例１にかかる超接合ＭＯＳＦＥＴの要部断面図（ａ）と、（ａ）に対応する基板内のキャリアライフタイム分布図（ｂ）、（ｃ）、（ｄ）である。 従来および本発明にかかる超接合ＭＯＳＦＥＴの要部断面図（ａ）と、（ａ）に対応する基板内のそれぞれ異なるキャリアライフタイム分布図である。 図２の超接合ＭＯＳＦＥＴのキャリアライフタイム分布図に対応するそれぞれの逆回復電流波形図である。 従来と本発明の実施例の超接合ＭＯＳＦＥＴの逆回復波形図である。 従来の超接合ＭＯＳＦＥＴの要部断面図（ａ）とその基板内のキャリアライフタイム分布図である。 インバータ回路図である。 通常のＩＧＢＴ（ａ）とＭＯＳＦＥＴ（ｂ）の基板の要部断面図である。 本発明にかかるｐｉｎダイオードを並列接続させた超接合ＭＯＳＦＥＴの要部断面図と、ｐｉｎダイオードの基板内のキャリアライフタイム分布図である。 本発明にかかるショットキーバリアダイオードを並列接続させた超接合ＭＯＳＦＥＴの要部断面図と、その基板内のキャリアライフタイム分布図である。
以下、本発明の超接合ＭＯＳＦＥＴとその製造方法およびダイオードを並列接続させた複合半導体装置にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
本発明にかかる縦型超接合ＭＯＳＦＥＴの素子活性部の要部断面図を図１（ａ）に示す。同図（ｂ）、（ｃ）、（ｄ）は（ａ）に示す超接合ＭＯＳＦＥＴの深さを縦軸に対応させ、横軸にライフタイムをとったキャリアライフタイム分布図であり、ライフタイム制御される領域の深さ範囲がそれぞれ異なるが、いずれも本発明にかかる好ましい超接合ＭＯＳＦＥＴである。
この超接合ＭＯＳＦＥＴは高濃度のｎ＋型半導体基板（ｎ＋ドレイン層１）上にｎ型ドリフト領域４ａより高濃度のｎ型第２バッファ層２とドリフト領域４ａと同じか低濃度のｎ型第１バッファ層３を備え、ｎ型第１バッファ層３の上に並列ｐｎ層４を備える。この並列ｐｎ層４の、基板表面に平行な面で切断した横断面パターンはストライプ状である。これに限らず格子形状であってもよい。このｎ型第２バッファ層２は、超接合ＭＯＳＦＥＴの逆回復動作時にキャリア溜めとしての機能を有し、キャリアの排出時間を長くすることにより、逆回復時間を長くしてソフトリカバリ波形にする効果を有する。
なお、実施例１では耐圧６００Ｖクラスの縦型超接合ＭＯＳＦＥＴについて以下詳細に説明する。各層、領域の寸法及び不純物濃度等の概略を以下に示す。並列ｐｎ層４の深さ方向の厚さ（以降厚さとは基板の深さ方向の距離とする）を３６．０μｍ、並列ｐｎ層４のピッチ幅は１２．０μｍとし、ｎ型ドリフト領域とｐ型仕切り領域の幅はそれぞれ６．０μｍ、前記各領域の不純物濃度は３．０×１０１５ｃｍ−３とする。並列ｐｎ層４直下にあるｎ型第１バッファ層３の厚さは９μｍ、不純物濃度は前記ｎ型ドリフト領域より低濃度の１．０×１０１５ｃｍ−３とした。さらにその下にｎ型第２バッファ層２を設け、逆回復動作時にも空乏層が広がりきらないように厚さは１５μｍ、不純物濃度は前記ｎ型ドリフト領域より高い１．０×１０１６ｃｍ−３に設定した。また、ｎ＋ドレイン層１の不純物濃度は２．０×１０１８ｃｍ−３とした。
図１（ｂ）から図１（ｄ）に示すキャリアライフタイムの概略の分布図では、いずれの場合においても、ｎ型第２バッファ層２のキャリアライフタイムは制御しないかもしくは並列ｐｎ層４および第１バッファ層３に比べて短くならないようにする。第２バッファ層２以外のいずれかまたはすべての領域のキャリアライフタイムを局部的に短くしている。基本となる電子のライフタイムは１．０×１０−５ 秒、正孔ライフタイムは３．０×１０−６ 秒とし、キャリアライフタイムを短くしたときの最低値は、電子キャリアライフタイムを１．０×１０−７ 秒、正孔キャリアライフタイムを３．０×１０−８ 秒とした。逆回復動作時にｎ型第２バッファ層２にキャリアが十分に保持されていれば良いので、キャリアライフタイムが長い図１（ｂ）から図１（ｄ）のいずれの分布においてもソフトリカバリ波形が得られる。
図１（ｂ）、（ｃ）のキャリアライフタイム分布はプロトンなどを基板の裏面から照射し、熱処理することにより、任意の深さ（例えば、（ｂ）では、並列ｐｎ層の表面側の深さを、（ｃ）では、並列ｐｎ層の裏面側の深さを、それぞれピークとするように、プロトンなどをイオン注入して局所的にライフタイム制御することにより作成できる。このようにドレイン層側からプロトンなどをイオン注入する場合は、第２バッファ層２にもライフタイムキラーが導入される。しかし、濃度のピークが第２バッファ層２に位置しないように形成するようにして、第２バッファ層２に極力ライフタイムキラーが導入されないようにすればよい。ライフタイムキラーとして白金を用いて拡散させると、白金は基板の表面側に偏析し易いので、（ｄ）に示すように表面側のキャリアライフタイムが最も短い傾斜を有する分布が得られる。
ここで、本発明の効果を明らかにするために、前述した従来の超接合ＭＯＳＦＥＴと実施例１の超接合ＭＯＳＦＥＴとについて、図２（ｂ）〜（ｅ）に示すようなキャリアライフタイム分布の状態（Ａ１〜Ｅ１）とリカバリ波形の関係について調べた。その結果得られたリカバリ波形（Ａ〜Ｅ）を図３に示す。図２と図３のキャリアライフタイム分布はそれぞれ対応している。図３は、前記超接合ＭＯＳＦＥＴのそれぞれについて、電源電圧４００Ｖ、順方向電流２０Ａ、逆方向電流の時間変化を１００Ａ／μｓとして、逆回復動作の電流波形をミュレーションした結果である。
キャリアライフタイム分布の状態Ａ１〜Ｅ１の詳細を以下説明する。Ａ１は並列ｐｎ層とｎ型第１バッファ層のみを有する従来の超接合ＭＯＳＦＥＴの場合で、図２（ｂ）のライフタイム制御が全く行われないライフタイム分布である。図３で、Ａ１に対応するＡとして２ｎｄ ｂｕｆなしとあるのは、第２バッファ層無しの意味である。Ｂ１は並列ｐｎ層とｎ型第１、第２バッファ層とを備える超接合ＭＯＳＦＥＴであって、図２（ｂ）のライフタイム制御が全く無しのライフタイム分布を有する場合である。図３でＢ１に対応するＢとしてＬＴ減なしとあるのはライフタイム制御無しの意味である。Ｃ１は並列ｐｎ層とｎ型第１、第２バッファ層とを備える超接合ＭＯＳＦＥＴであって、図２（ｃ）の基板表面から並列ｐｎ層の下端面までの範囲が局部的にライフタイム制御される場合であり、図３のＣに対応する。Ｄ１は並列ｐｎ層とｎ型第１、第２バッファ層とを備える超接合ＭＯＳＦＥＴであって、基板表面から第１バッファ層までの範囲が局部的にライフタイム制御されている場合であり、図３のＤに対応する。また、前記Ｃ１、Ｄ１は図１の（ｂ）、（ｃ）に相当するライフタイム分布と同じ分布である。Ｅ１は並列ｐｎ層とｎ型第１、第２バッファ層とを備える超接合ＭＯＳＦＥＴであって、基板の全領域のライフタイム制御が行われる場合であり、図３のＥに対応する。
図３より、Ａは、逆回復電流のピークＩｒｐ１、逆回復時間ｔｒｒ１とも大きく、波形が急峻に立ち上がるハードリカバリ波形を示し、大きく振動した波形となっている。その理由は第２バッファ層がないため、順阻止状態に入る際に、逆回復時に空乏層が広がるにつれてキャリアが枯渇し易くなるためである。
Ｂは、並列ｐｎ層中のドリフト領域より高濃度な第２バッファ層を備えるので、が逆回復動作時のキャリア溜めとして機能する。この場合は、キャリアの総量が増えるため、逆回復電流（Ｉｒｐ）が増加し、リカバリ波形はソフトになるが、キャリアの排出に時間を要するので、逆回復時間が長くなり、高速スイッチング要件を満たさない。
Ｃは、基板表面から並列ｐｎ層の下端の深さまでライフタイムを制御して短くすると、前記Ｂよりは逆回復電流（Ｉｒｐ）が少なくなるとともに、ソフトリカバリ波形を維持することができ、逆回復時間も短くなるので好ましい。
Ｄは、表面から第１バッファ層の下端の深さまでライフタイムを制御して短くすると、さらに逆回復電流（Ｉｒｐ）Ｃよりもさらに減らすとともに、ソフトリカバリ波形を維持することができ、逆回復時間もさらに短くなるので好ましい。
Ｅは、基板のすべての層、領域のライフタイムを制御して短くするとキャリア溜めの効果が小さくなり、逆回復電流（Ｉｒｐ２）と逆回復時間（ｔｒｒ２）がともに小さくなり過ぎて、ハードリカバリ波形を示すようになり、振動波形が発生するおそれが生じるので好ましくない。
従って、図３に示すＡ〜Ｅのキャリアライフタイム分布から、ＣとＤのように、基板表面から並列ｐｎ層まで、または第１バッファ層までのライフタイムが制御された超接合ＭＯＳＦＥＴのリカバリ波形が最も好ましく、高速スイッチングおよび低逆回復損失が得られることが分かる。
以上の結果より、実施例１においては超接合ＭＯＳＦＥＴの逆回復動作の高速化と損失低減を図るとともに、ソフトリカバリ波形化を両立した構造を実現している。
なお、実施例１においては並列ｐｎ層の基板断面パターン形状を連続的なｐｎのストライプ状パターンが交互に接する形状としたが、基板面内に格子状の非連続な断面パターンに配置された並列ｐｎ層（言いかえると柱状のｐｎ層が交互に接する形状）としてもよい。
また、本発明の実施例１では、高濃度のｎ＋ドレイン層１上に、ｎ型第２バッファ層２とｎ型第１バッファ層３を形成した後、並列ｐｎ層４を、多数回のエピタキシャル成長とフォリリソグラフィ技術を繰り返し行ない、同パターンで順次並列ｐｎ層を積み上げて所要の厚さにする多段エピ方式にて形成した。また、高濃度ｎ＋ドレイン層１上に、ｎ型第２バッファ層２とｎ型第１バッファ層３と所要の厚さのドリフト層をエピタキシャル成長させた後、異方性エッチングにより、並列ｐｎ層の厚さに相当する深さの垂直トレンチを形成し、このトレンチにｐ型シリコン層をエピタキシャル成長させて並列ｐｎ層４を形成するトレンチ埋め込み方式としてもよい。前述のいずれかの方式で作成した並列ｐｎ層の表面側に、ＭＯＳゲート構造、ソース電極および裏面側のドレイン電極を形成することにより、本発明にかかる実施例１の超接合ＭＯＳＦＥＴのウェハプロセスがほぼ完成する。また、前述の並列ｐｎ層の形成方法、その後のウェハプロセスについても、それらの製造方法は従来公知の製造方法を利用することができる。
通常、電力用ダイオードにおいては、キャリアライフタイムを短くする方法として、ＡｕやＰｔなどの重金属の添加または電子線やプロトンなどの荷電粒子の照射などによりバンドギャップ内に敢えて準位を形成するライフタイムキラーの導入法が一般に用いられる。このようなライフタイムキラーを導入することにより、逆回復動作時にダイオード中のキャリアの消滅を促進し、逆回復時のピーク電流Ｉｒｐや逆回復時間ｔｒｒを低減させ逆回復時の損失を低減させることができるからである。超接合ＭＯＳＦＥＴにおいても、ダイオードを内蔵しているためライフタイムキラーを導入して前記図１（ｂ）から図１（ｄ）に示すキャリアライフタイム分布とすることが高速動作および逆回復損失の低減に有効となる。
しかし、超接合ＭＯＳＦＥＴはその構造上、順阻止状態時にはドリフト層が完全に空乏化してキャリアが枯渇するため、逆回復波形の立ち上がりが急峻となりハードリカバリ波形になりやすい。従来のようなキャリアライフタイムの制御によれば、逆回復損失を低減させることができるが、その場合、リカバリ波形の立ち上がりはさらに急峻になるので、振動波形の発生は解消されない。
そこで、本発明の実施例１の超接合ＭＯＳＦＥＴでは、第１バッファ層の下部に、並列ｐｎ層のｎ型ドリフト領域４ａより高濃度の第２バッファ層を形成する。さらにこの第２バッファ層のキャリアライフタイムより第１バッファ層および並列ｐｎ層のキャリアライフタイムを短く調整する。キャリアライフタイムをこのように調整することで、初めてハードリカバリ波形の立ち上がりを緩やかに抑えソフトリカバリ波形とすることができる。
局所的にライフタイムを制御する方法としては、金や白金などの重金属の添加またはプロトンなどの荷電粒子の照射により行うことができる。ソース領域側の表面から重金属のイオン注入と熱処理により第１バッファ層まで添加することができる。また、ソース電極を形成した後、基板の反対側をグラインドにより研削し、第１バッファ層および第２バッファ層を形成し、その第２バッファ層の表面から重金属のイオンや荷電粒子を照射することができる。また、これらの局所的なライフタイム制御と電子線照射のようなライフタイムが一様になる制御を組み合せることもできる。
第２バッファ層の不純物濃度と厚さを調整して、超接合ＭＯＳＦＥＴの順阻止状態のときでもｎ＋ドレイン層１に空乏層が到達しないようなキャリア溜めとすることにより、逆回復動作時にもドリフト層内のキャリアが枯渇することなく、逆回復波形の立ち上がりを緩やかにすることが可能となる。
さらに、図８（ａ）は、前述の図１（ａ）の超接合ＭＯＳＦＥＴに逆並列接合される別個のｐｉｎダイオード４０２を備える複合半導体装置４００の要部断面図である。
このような複合半導体装置とすることによっても、逆回復動作時のハードリカバリ波形を緩和して逆回復電流（Ｉｒｐ）と逆回復時間（ｔｒｒ）を低減し、高速スイッチングおよび低逆回復損失を得ることもできる。その場合、ｐｉｎダイオード４０２は、ドリフト層４０１の不純物濃度３．０×１０１４ｃｍ−３、厚さを６０．０μｍとし、キャリアライフタイム分布を同図（ｂ）に示すように、金や白金のような重金属の添加により、表面側のキャリアライフタイムが短い分布とした。白金を用いると、白金は基板の表面側に偏析し易いので、図８（ｂ）のような表面側のキャリアライフタイムが最も短いような傾斜を有する分布が得られるので好ましい。
このように、別個のｐｉｎダイオード４０２を備える複合半導体装置４００とすることにより、ｐｉｎダイオード４０２を、超接合ＭＯＳＦＥＴ５０の内蔵ダイオード（５−４ａ）に比べて、設計上の制約を無くすることができる。そのため、内蔵ダイオード（５−４ａ）よりスイッチング速度が高速であってオン抵抗の小さいｐｉｎダイオード４０２とすることが容易にできるので、前述のような高速スイッチングおよび低逆回復損失を有する本発明の複合半導体装置４００が得られる。
図４は実施例（図８（ａ））の複合半導体装置および従来構造（図５（ａ））の超接合ＭＯＳＦＥＴの逆回復波形図であり、電源電圧４００Ｖ、順方向電流２０Ａ、逆方向電流の時間変化を１００Ａ／μｓとして、逆回復動作の電流波形をシミュレーションした結果である。なお、図８（ａ）の複合半導体装置のライフタイムキラーは、Ｈｅを用いて並列ｐｎ層のソース側の表面から８μｍの深さをピークとした濃度プロファイルと設定した。また、図８（ａ）のｐｉｎダイオード４０２の活性領域の面積と超接合ＭＯＳＦＥＴ５０の活性領域の面積を同じ面積とした。
従来構造では、逆回復電流（Ｉｒｐ）、逆回復時間（ｔｒｒ）とも大きく、波形が急峻に立ち上がっているため大きく振動した波形となっている。一方、実施例においては、従来構造に比べ逆回復電流（Ｉｒｐ）、逆回復時間（ｔｒｒ）とも小さく抑えられており、逆回復損失も低減されていることがわかる。また、波形の立ち上がりが緩やかになっているため立ち上がり後にリンギングが発生していない。
このように、逆回復動作の高速化と損失低減およびソフトリカバリ化を実現した複合半導体装置を得ることができた。
さらに、前述のｐｉｎダイオードに変えて、図９に示すようなショットキーバリアダイオードを超接合ＭＯＳＦＥＴに並列接合した複合半導体装置とすることによっても、前述のような、逆回復動作時のハードリカバリ波形を緩和して逆回復電流（Ｉｒｐ）と逆回復時間（ｔｒｒ）を低減し、高速スイッチングおよび低逆回復損失が得られる。
１ ｎ＋ドレイン層 高濃度第１導電型半導体基板
２ 第２バッファ層
３ 第１バッファ層
４ 並列ｐｎ層
４ａ ｎ型ドリフト領域
４ｂ ｐ型仕切り領域
５ ｐベース領域
６ ｐｎ接合
５０ 超接合ＭＯＳＦＥＴ
１０１ ＩＧＢＴ
１０３ コレクタ接合
２０１ 超接合ＭＯＳＦＥＴ
３０１ ＭＯＳＦＥＴ
４０１ ダイオード
４０２ ライフタイム制御されたダイオード
４０３ ショットキーバリアダイオード
１０００ インバータ回路

Claims (6)

  1. 第１導電型のドレイン層の第１主面上に垂直方向に伸びる相互に平行な複数のｐｎ接合を有し、該ｐｎ接合に挟まれる第１導電型のドリフト領域と第２導電型の仕切り領域とが交互に接して並ぶ並列ｐｎ層と、前記並列ｐｎ層の第１主面側にＭＯＳゲート構造を有し、前記並列ｐｎ層の第２主面と前記ドレイン層との間に第１導電型の第１バッファ層と第２バッファ層とがこの順に設けられ、前記第２バッファ層は前記ドレイン層に隣接して設けられ、前記第１バッファ層の不純物濃度は前記ドリフト領域と同程度以下の低濃度であり、前記第２バッファ層の不純物濃度は前記ドリフト領域より高濃度であり、前記第２バッファ層よりも前記並列ｐｎ層の方がキャリアライフタイムが短く、前記第２バッファ層よりも前記第１バッファ層の方がキャリアライフタイムが短いことを特徴とする超接合ＭＯＳＦＥＴ。
  2. 前記第２バッファ層はライフタイムを調整されていないことを特徴とする請求項１に記載の超接合ＭＯＳＦＥＴ。
  3. 前記並列ｐｎ層のキャリアライフタイムを重金属の添加または荷電粒子の照射により前記第２バッファ層より短くすることを特徴とする請求項１に記載の超接合ＭＯＳＦＥＴの製造方法。
  4. 前記並列ｐｎ層および前記第１バッファ層のキャリアライフタイムを重金属の添加または荷電粒子の照射により前記第２バッファ層より短くすることを特徴とする請求項１記載の超接合ＭＯＳＦＥＴの製造方法。
  5. 請求項１に記載の超接合ＭＯＳＦＥＴに内蔵するｐｎダイオードより高速であってオン抵抗の小さいｐｉｎダイオードが、前記超接合ＭＯＳＦＥＴに逆並列接続されていることを特徴とする複合半導体装置。
  6. 請求項１記載の超接合ＭＯＳＦＥＴに内蔵するｐｎダイオードより高速であってオン抵抗の小さいショットキーバリアダイオードが、前記超接合ＭＯＳＦＥＴに逆並列接続されていることを特徴とする複合半導体装置。
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US14/326,005 US9219141B2 (en) 2013-07-10 2014-07-08 Super junction MOSFET, method of manufacturing the same, and complex semiconductor device
CN201410327892.6A CN104282759B (zh) 2013-07-10 2014-07-10 超结mosfet及其制造方法和复合半导体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10749022B2 (en) 2018-09-14 2020-08-18 Kabushiki Kaisha Toshiba Semiconductor device
US11777028B2 (en) 2020-12-11 2023-10-03 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
JP2017183419A (ja) * 2016-03-29 2017-10-05 ローム株式会社 半導体装置
CN107293601B (zh) * 2016-04-12 2021-10-22 朱江 一种肖特基半导体装置及其制备方法
CN107768442A (zh) * 2016-08-15 2018-03-06 深圳尚阳通科技有限公司 超结器件及其制造方法
CN106898555A (zh) * 2017-03-21 2017-06-27 西安龙腾新能源科技发展有限公司 具有软反向恢复特性的sj‑mos结构及其制造方法
CN107359125A (zh) * 2017-07-03 2017-11-17 苏州达晶微电子有限公司 一种优化体二极管反向恢复特性的方法及装置
WO2019087341A1 (ja) * 2017-11-01 2019-05-09 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP6530867B1 (ja) * 2017-12-27 2019-06-12 新電元工業株式会社 Ｍｏｓｆｅｔ、ｍｏｓｆｅｔの製造方法及び電力変換回路
JP6964566B2 (ja) * 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
CN109659236B (zh) * 2018-12-17 2022-08-09 吉林华微电子股份有限公司 降低vdmos恢复时间的工艺方法及其vdmos半导体器件
WO2020129175A1 (ja) * 2018-12-19 2020-06-25 サンケン電気株式会社 半導体装置
CN109713041B (zh) * 2018-12-27 2022-05-24 四川立泰电子有限公司 一种适用于超结dmos器件的改良结构
CN110138367B (zh) * 2019-05-16 2020-12-08 东南大学 降低功率器件反向恢复电流的栅极驱动电路
JP7257984B2 (ja) * 2020-03-24 2023-04-14 株式会社東芝 半導体装置及びその製造方法
CN111969040B (zh) * 2020-08-26 2022-06-07 电子科技大学 一种超结mosfet
US11990543B2 (en) * 2020-12-02 2024-05-21 Wolfspeed, Inc. Power transistor with soft recovery body diode
US11769827B2 (en) 2020-12-02 2023-09-26 Wolfspeed, Inc. Power transistor with soft recovery body diode
CN113517332A (zh) * 2021-06-07 2021-10-19 西安电子科技大学 基于圆柱型超结区的复杂超结半导体器件及其制备方法
CN113517333A (zh) * 2021-06-07 2021-10-19 西安电子科技大学 一种具有超结结构的mosfet器件及其制备方法
CN116525646B (zh) * 2022-09-23 2024-05-14 深圳市千屹芯科技有限公司 一种igbt器件及开关电路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03259537A (ja) * 1990-03-09 1991-11-19 Hitachi Ltd 半導体装置及びその製法
JPH07226405A (ja) 1994-12-19 1995-08-22 Meidensha Corp 半導体デバイスの製造方法
JP2883017B2 (ja) * 1995-02-20 1999-04-19 ローム株式会社 半導体装置およびその製法
JP3507732B2 (ja) 1999-09-30 2004-03-15 株式会社東芝 半導体装置
JP4728508B2 (ja) * 2001-06-11 2011-07-20 株式会社東芝 縦型電力用半導体素子の製造方法
EP1267415A3 (en) 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP2003101022A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 電力用半導体素子
DE10137676B4 (de) * 2001-08-01 2007-08-23 Infineon Technologies Ag ZVS-Brückenschaltung zum entlasteten Schalten
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
JP4117385B2 (ja) * 2002-05-21 2008-07-16 独立行政法人 宇宙航空研究開発機構 宇宙線破壊耐量を有する半導体装置
JP3925319B2 (ja) * 2002-06-14 2007-06-06 富士電機デバイステクノロジー株式会社 半導体素子
JP4832731B2 (ja) * 2004-07-07 2011-12-07 株式会社東芝 電力用半導体装置
JP5087828B2 (ja) 2005-08-26 2012-12-05 富士電機株式会社 半導体装置の製造方法
US7554137B2 (en) * 2005-10-25 2009-06-30 Infineon Technologies Austria Ag Power semiconductor component with charge compensation structure and method for the fabrication thereof
JP4412344B2 (ja) 2007-04-03 2010-02-10 株式会社デンソー 半導体装置およびその製造方法
JP2009004668A (ja) * 2007-06-25 2009-01-08 Toshiba Corp 半導体装置
US8492829B2 (en) 2008-09-01 2013-07-23 Rohm Co., Ltd. Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same
JP5748476B2 (ja) * 2010-12-28 2015-07-15 ローム株式会社 半導体装置およびその製造方法
JP2012186353A (ja) * 2011-03-07 2012-09-27 Fuji Electric Co Ltd 複合半導体装置
US20120306009A1 (en) * 2011-06-03 2012-12-06 Suku Kim Integration of superjunction mosfet and diode
JP5706275B2 (ja) * 2011-08-31 2015-04-22 株式会社豊田中央研究所 ダイオード、半導体装置およびｍｏｓｆｅｔ
CN102881595B (zh) * 2012-08-17 2015-10-28 西安龙腾新能源科技发展有限公司 一种超结高压功率器件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10749022B2 (en) 2018-09-14 2020-08-18 Kabushiki Kaisha Toshiba Semiconductor device
US11777028B2 (en) 2020-12-11 2023-10-03 Kabushiki Kaisha Toshiba Semiconductor device

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