KR101512179B1 - 선택적 라이프 타임 컨트롤러가 구비된 mosfet의 제조방법 - Google Patents
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Abstract
본 발명은 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법에 관한 것으로, 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법은 제 1 도전형의 에피층이 하면에 형성된 제 2 도전형의 드레인 영역의 상면에 포토레지스트를 도포하는 단계, 상기 포토레지스트에 선택적 라이프 타임 컨트롤러가 형성될 영역에 대응하는 위치를 설정하고, 상기 위치의 상기 포토레지스트를 제거하는 단계, 상기 포토레지스트가 제거된 위치에 대응하는 제 2 도전형의 드레인 영역에 라이프 타임 컨트롤러가 증착될 라이프 타임 컨트롤 영역을 만들기 위해, 상기 제 2 도전형의 드레인 영역을 에칭하는 단계, 상기 제 2 도전형의 드레인 영역에 남아 있는 상기 포토레지스트를 제거하는 단계, 상기 제 2 도전형의 드레인 영역에 형성된 상기 라이프 타임 컨트롤 영역에 상기 라이프 타임 컨트롤러를 증착시키는 단계 및 상기 라이프 타임 컨트롤 영역에 형성된 상기 라이프 타임 컨트롤러를 제외한 나머지 상기 라이프 타임 컨트롤러를 제거하는 단계를 포함할 수 있다.
Description
본 발명은 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법에 관한 것이다.
파워디바이스는 산업, 전력, 교통 및 정보등 여러 분야에서 사용되고 있다. 이러한 분야에서 사용되는 기기들의 성능은 파워디바이스의 성능에 의해 크게 좌우된다. 특히 고도 정보화시대가 되는 21세기에는 전력수요가 점점 더 증가 될 것이기 때문에 재생에너지와 클린에너지와 같은 신생에너지의 창출이 중요한 과제가 되고 있다. 한편, 지구환경 보호면에서 전기자동차 등의 환경 고려형 장치의 보급이 활발해질 것이 예상된다. 이와 같은 사회환경 속에서 파워 일렉트로닉스를 지탱하는 소자로서 파워디바이스는 점점 더 그 역할의 중요성이 커지고 있다.
최근의 파워디바이스로는 디스크리트, 모듈, IPM(Intelligent Power Module)등 여러 가지의 디바이스가 출현하고 있는데 그 성능을 결정하는 중심이 되는 것이 파워디바이스 칩이다. 현재는 MOS계열의 파워디바이스 칩이 주류를 이루고 있다. 그 중에서도 용이성 측면에서 MOSFET(MOS field-effect transistor)와 IGBT(Insulated Gate Bipolar Transistor)가 주로 실용화되고 있으며, 미세가공기술과 라이프타임(수명) 제어기술의 진전에 따라 현저한 성능개선이 진행되고 있다.
한편, 공업용 대용량인버터나 전력응용에서 요구되는 고내압 및 대용량 영역에서는 저손실이라는 의미에서 바이폴라계의 사이리스터형 디바이스가 주류로 사용되고 있다. 이 영역에서는 GTO에 대체하는 소자로서 GCT(Gate Commutated Turn-off)사이리스터가 개발되어 그 응용이 확대될 것이 기대되고 있다.
본 발명의 일 측면에 따른 해결하고자 하는 과제는 반도체 소자의 라이프 타임을 조절할 때 누설전류의 증가를 최소화하는 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법은 제 1 도전형의 에피층이 하면에 형성된 제 2 도전형의 드레인 영역의 상면에 포토레지스트를 도포하는 단계, 상기 포토레지스트에 선택적 라이프 타임 컨트롤러가 형성될 영역에 대응하는 위치를 설정하고, 상기 위치의 상기 포토레지스트를 제거하는 단계, 상기 포토레지스트가 제거된 위치에 대응하는 제 2 도전형의 드레인 영역에 라이프 타임 컨트롤러가 증착될 라이프 타임 컨트롤 영역을 만들기 위해, 상기 제 2 도전형의 드레인 영역을 에칭하는 단계, 상기 제 2 도전형의 드레인 영역에 남아 있는 상기 포토레지스트를 제거하는 단계, 상기 제 2 도전형의 드레인 영역에 형성된 상기 라이프 타임 컨트롤 영역에 상기 라이프 타임 컨트롤러를 증착시키는 단계 및 상기 라이프 타임 컨트롤 영역에 형성된 상기 라이프 타임 컨트롤러를 제외한 나머지 상기 라이프 타임 컨트롤러를 제거하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 도전형의 드레인 영역의 상면의 일부 및 상기 라이프 타임 컨트롤러의 상면에 접하도록 드레인 전극을 형성하는 단계, 상기 제 1 도전형의 에피층의 상면의 일부에 제 3 도전형의 베이스 영역을 형성하고, 상기 제 3 도전형의 베이스 영역의 일부에 제 4 도전형의 소스 영역을 형성하는 단계-여기서, 상기 제 1 도전형의 에피층의 상면은 상기 제 2 도전형의 드레인 영역이 형성된 면의 반대 측면을 의미함-. 상기 제 1 도전형의 에피층의 상면의 일부, 상기 제 3 도전형의 베이스 영역의 상면의 일부 및 상기 제 1 도전형의 소스 영역의 상면의 일부에 접하도록 제 1 절연층을 형성하고, 상기 제 1 절연층의 상면의 일부에 게이트 전극을 형성하는 단계 및 상기 게이트 전극을 둘러싸는 제 2 절연층을 형성하고, 상기 제 3 도전형의 베이스 영역의 상면의 일부, 상기 제 1 도전형의 소스 영역의 상면의 일부, 상기 제 1 절연층 및 상기 제 2 절연층과 접하도록 소스 전극을 형성하는 단계를 더 포함하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법을 제공할 수 있다.
다른 실시예에 있어서, 상기 라이프 타임 컨트롤러는 Au, Pt, Cu 및 Fe 중 선택되는 어느 하나가 선택될 수 있고, 상기 라이프 타임 컨트롤 영역은 복수가 될수 있으며, 상기 복수의 라이프 타임 컨트롤 영역은 일정한 간격으로 두고 선택적으로 배치될 수 있다.
아울러, 상기 제 2 도전형의 드레인 영역을 에칭하는 단계는 상기 라이프 타임 컨트롤 영역을 소정의 깊이로 만들기 위해 자외선을 조사하여 에칭하는 단계일 수 있고, 상기 제 2 도전형의 드레인 영역을 에칭하는 단계는 상기 라이프 타임 컨트롤 영역을 소정의 폭-여기서, 상기 소정의 폭은 상기 영역의 가로 방향의 길이를 의미함-으로 만들기 위해 에칭하는 단계를 포함하되, 상기 소정의 폭은 제 3 도전형의 베이스 영역의 폭 이하일 수 있으며, 상기 포토레지스트를 제거하는 단계는 포토레지스트 마스크를 사용해 상기 포토레지스트를 제거할 부분에만 자외선을 조사하는 것을 특징으로 할 수 있다.
또 다른 실시예에서, 상기 제 2 도전형의 드레인 영역을 에칭하는 단계는 상기 제 2 도전형의 드레인 영역을 리액티브 아이온 에칭(RIE, reactive ion etching)하는 단계일 수 있으며, 상기 제 1 도전형은 N+ 도전형이 될 수 있고, 상기 제 2 도전형은 N- 도전형이 될 수 있고, 상기 제 3 도전형은 P 도전형이 될 수 있고, 상기 제 4 도전형은 P+ 도전형이 될 수 있다.
본 발명의 일 실시예는 반도체 소자의 라이프 타임을 조절할 때 누설전류의 증가를 최소화하는 반도체 소자를 제조하는 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 포토레지스트를 도포하는 단계를 나타낸 모식도이다.
도 2는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 포토레지스트를 제거하는 단계를 나타낸 모식도이다.
도 3은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 드레인 영역을 에칭하는 단계를 나타낸 모식도이다.
도 4는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 포토레지스트를 제거하는 단계를 나타낸 모식도이다.
도 5는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 증착시키는 단계를 나타낸 모식도이다.
도 6은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 라이프 타임 컨트롤러를 제거하는 단계를 나타낸 모식도이다.
도 7은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 드레인 영역 및 드레인 전극을 형성시키는 것은 나타낸 모식도이다.
도 8은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법으로 제조된 MOSFET 반도체 소자를 나타낸 모식도이다.
도 9는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법을 나타낸 순서도이다.
도 2는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 포토레지스트를 제거하는 단계를 나타낸 모식도이다.
도 3은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 드레인 영역을 에칭하는 단계를 나타낸 모식도이다.
도 4는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 포토레지스트를 제거하는 단계를 나타낸 모식도이다.
도 5는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 증착시키는 단계를 나타낸 모식도이다.
도 6은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 라이프 타임 컨트롤러를 제거하는 단계를 나타낸 모식도이다.
도 7은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법 중 드레인 영역 및 드레인 전극을 형성시키는 것은 나타낸 모식도이다.
도 8은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법으로 제조된 MOSFET 반도체 소자를 나타낸 모식도이다.
도 9는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET을 제조하는 방법을 나타낸 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 가지는 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.
본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET의 제조방법은 제 1 도전형의 에피층(101)이 하면에 형성된 제 2 도전형의 드레인 영역(103)의 상면에 포토레지스트(105)를 도포하는 단계, 포토레지스트(105)에 선택적 라이프 타임 컨트롤러(330)가 형성될 영역에 대응하는 위치를 설정하고, 선택적 라이프 타임 컨트롤러(330)가 형성될 영역에 대응하는 위치의 포토레지스트(105)를 제거하는 단계, 포토레지스트(105)가 제거된 위치에 대응하는 제 2 도전형의 드레인 영역(103)에 라이프 타임 컨트롤러(330)가 증착될 라이프 타임 컨트롤 영역(310)을 만들기 위해, 제 2 도전형의 드레인 영역(103)을 에칭하는 단계, 제 2 도전형의 드레인 영역(103)에 남아 있는 포토레지스트(105)를 제거하는 단계, 제 2 도전형의 드레인 영역(103)에 형성된 라이프 타임 컨트롤 영역(310)에 라이프 타임 컨트롤러(330)를 증착시키는 단계 및 라이프 타임 컨트롤 영역(310)에 형성된 라이프 타임 컨트롤러(330)를 제외한 나머지 라이프 타임 컨트롤러(330)를 제거하는 단계를 포함할 수 있다.
이하, 도면을 참조하여 본 발명의 각 단계들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법 중 포토레지스트(105)를 도포하는 단계를 나타낸 모식도이다.
도 1을 참조하면, 포토레지스트(105)를 도포하는 단계는 제 1 도전형의 에피층(101)이 하면에 형성된 제 2 도전형의 드레인 영역(103)의 상면에 포토레지스트(105)를 도포하는 단계일 수 있다. 여기서 포토레지스트(105)는 빛을 조사하면 화학 변화를 일으키는 재료가 될 수 있다. 또한, 포토레지스트(105)는 빛을 조사하면 화학 변화를 일으키는 수지가 될 수 있으며, 자외선영역에서 가시광선영역의 파장까지 빛에 반응하여 용해, 응고의 변화를 일으킬 수 있다. 일 실시예에 있어서, 포토레지스트(105)는 방향족 비스아지드(bis-azide), 메타크릴산 에스텔(methacrylic acid ester) 및 계피산 에스텔 중 선택되는 어느 하나가 될 수 있고, 다른 실시예에서는 폴리메타크릴산 메틸, 나프트키논디아지드 및 폴리브텐-1-슬폰 중 선택되는 어느 하나가 될 수 있으며, 본 발명의 권리범위를 특정 포토레지스트(105)로 제한하는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법 중 포토레지스트(105)를 제거하는 단계를 나타낸 모식도이다.
도 2를 참조하면, 포토레지스트(105)를 제거하는 단계는 포토레지스트(105)에 선택적 라이프 타임 컨트롤러(330)가 형성될 영역에 대응하는 위치를 설정하고, 라이프 타임 컨트롤러(330)가 형성될 영역에 대응하는 위치에 있는 포토레지스트(105)를 제거하는 단계가 될 수 있다. 라이프 타임 컨트롤러(330)가 증착될 위치를 우선 설정하고, 라이프 타임 컨트롤러(330)가 증착될 위치를 제외한 나머지 위치에 있는 포토레지스트(105)의 상면에 포토레지스트 마스크(107)를 도포할 수 있다. 그 다음 포토레지스트(105)가 제거되어야 하는 부분에 자외선(109)을 조사할 수 있다. 이때, 자외선(109)의 조사량은 포토레지스트 마스크(107)가 없는 부분의 포토레지스트(105) 전부를 제거할 수 있는 조사량으로 조절될 수 있다. 다른 실시예에서, 부티로락톤(butyro lactone) 80 내지 98.5 중량%, 알킬 카바메이트(carbamate) 1 내지 10 중량%, 알킬 술폰산 0.1 내지 5 중량% 및 비이온계 계면활성제 0.1 내지 5 중량%를 포함하는 포토레지스트(105) 제거 조성물을 사용할 수 있다. 그러나, 포토레지스트(105)를 제거하는 물질을 상기 조성물로 한정하는 것은 아니며, 사용자의 요구에 따라 조성물의 비율을 다르게 설정하여 공정시간을 단축시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법 중 드레인 영역(103)을 에칭하는 단계를 나타낸 모식도이다.
도 3을 참조하면, 드레인 영역(103)을 에칭하는 단계는 포토레지스트(105)가 제거된 위치에 대응하는 제 2 도전형의 드레인 영역(103)에 라이프 타임 컨트롤러(330)가 증착될 라이프 타임 컨트롤 영역(310)을 만들기 위해 제 2 도전형의 드레인 영역(103)을 에칭하는 단계가 될 수 있다.
에칭하는 단계는 포토레지스트(105)에 피복되어 있지 않은 제 2 도전형의 드레인 영역(103)을 제거하는 공정이 될 수 있다. 제 2 도전형의 드레인 영역(103) 위에 도포되는 포토레지스트(105)는 자외선(109)을 받으면 노광된 부분에만 광경화가 생기고, 그 후의 현상처리에서도 침상하지 않고 약품에도 부식되지 않기 때문에 제 2 도전형의 드레인 영역(103)만 제거될 수 있다. 일 실시예에 있어서, 약품에 산화막을 적셔서 부식시킴으로써 에칭을 하는 방법이 사용될 수 있다. 다시 말하면 이산화규소를 불화수소산으로 부식시켜 제거하는 공정이 수행될 수 있다. 이와 같은 에칭은 부식 선택성을 높일 수 있는 장점이 있다. 다른 실시예에 있어서, 리액티브 아이온 에칭(RIE, reactive ion etching) 또는 리액티브 아이온 에칭(RIBE, reactive ion beam etching)이 될 수 있다. 다만, 본 발명의 권리범위를 특정 에칭 방법을 제한하는 것은 아니다. 제 2 도전형의 드레인 영역(103)을 에칭하는 단계를 통해 라이프 타임 컨트롤 영역(310)을 확보할 수 있다.
도 4는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법 중 포토레지스트(105)를 제거하는 단계를 나타낸 모식도이다.
도 4를 참조하면, 포토레지스트(105)를 제거하는 단계는 제 2 도전형의 드레인 영역(103)에 남아 있는 포토레지스트(105)를 제거하는 단계가 될 수 있다. 일 실시예에 있어서, 포토레지스트(105)를 제거하는 것은 포토레지스트(105)를 노출시킨 후 디밸롭(develop) 용액에 담그는 방법을 사용할 수 있다. 이때, 노출된 부분은 제거될 수 있고, 도 4에 나타낸 것처럼 라이프 타임 컨트롤 영역(310)을 확보할 수 있다. 여기서 디밸롭(develop) 용액은 감광액으로 도포 후 빛에 노출된 표면에서 자외선(109)과 반응한 포토레지스트(105)를 선택적으로 제거할 수 있는 용액이라면 특별히 한정하는 것은 아니다.
도 5는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법 중 라이프 타임 컨트롤러(330)를 증착시키는 단계를 나타낸 모식도이다.
도 5를 참조하면, 라이프 타임 컨트롤러(330)를 증착시키는 단계는 제 2 도전형의 드레인 영역(103)에 형성된 라이프 타임 컨트롤 영역(310)에 라이프 타임 컨트롤러(330)를 증착시키는 단계가 될 수 있다. 일 실시예에서, 라이프 타임 컨트롤러(330)는 Au, Pt, Cu 및 Fe 중 선택되는 어느 하나가 될 수 있다. 본 명세서에서는 라이프 타임 컨트롤러(330)가 Pt인 경우를 예를 들어 설명하지만, 라이프 타임 컨트롤러(330)를 Au, Pt, Cu 및 Fe 중 선택되는 어느 하나로 한정한다는 의미는 아니다. 진공 중에서 Au, Pt, Cu 및 Fe 중 선택되는 어느 하나의 라이프 타임 컨트롤러(330)를 가열하여 증기로 만든 후 제 2 도전형의 드레인 영역(103)의 상면에 증착시킬 수 있다. 도 5에서 라이프 타임 컨트롤 영역(310)에 라이프 타임 컨트롤러(330)가 증착되어 형성된 것을 확인할 수 있다.
도 6은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법 중 라이프 타임 컨트롤러(330)를 제거하는 단계를 나타낸 모식도이다.
도 6을 참조하면, 라이프 타임 컨트롤러(330)를 제거하는 단계는 라이프 타임 컨트롤 영역(310)에 형성된 라이프 타임 컨트롤러(330)를 제외한 나머지 라이프 타임 컨트롤러(330)를 제거하는 단계가 될 수 있다. 일 실시예에 있어서, 연마재가 현탁된 슬러리를 라이프 타임 컨트롤러(330)의 표면에 분산시켜 산화시키는등 화학적 반응을 유도하며, 동시에 폴리싱 캐리어(Polishing Carrier)와 폴리싱 패드(Polishing Pad)가 부착된 폴리시 플래튼(Polish Platen)을 고속 회전시켜 개질된 표면을 기계적으로 제거함으로써 평탄화하여 라이프 타임 컨트롤 영역(310)에 형성된 라이프 타임 컨트롤러(330)를 제외한 나머지 라이프 타임 컨트롤러(330)를 제거할 수 있다. 도 6에 나타낸 것처럼, 라이프 타임 컨트롤 영역(310)에만 라이프 타임 컨트롤러(330)가 형성된 것을 확인할 수 있다.
도 7은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법 중 드레인 전극(401)을 형성시키는 것은 나타낸 모식도이다. 드레인 전극(401)은 종래의 방법을 통해서 형성이 가능하므로 자세한 설명은 생략하기로 한다.
더 나아가, 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법은 제 1 도전형의 에피층(101)의 상면의 일부에 제 3 도전형의 베이스 영역(405)을 형성하고, 제 3 도전형의 베이스 영역(405)의 일부에 제 4 도전형의 소스 영역(407)을 형성하는 단계-여기서, 상기 제 1 도전형의 에피층(101)의 상면은 제 2 도전형의 드레인 영역(103)이 형성된 면의 반대 측 면을 의미함-, 제 1 도전형의 에피층(101)의 상면의 일부, 제 3 도전형의 베이스 영역(405)의 상면의 일부 및 제 4 도전형의 소스 영역(407)의 상면의 일부에 접하도록 제 1 절연층(409)을 형성하고, 제 1 절연층(409)의 상면에 게이트 전극(411)을 형성하는 단계 및 게이트 전극(411)을 둘러싸는 제 2 절연층(413)을 형성하고, 제 3 도전형의 베이스 영역(405)의 상면의 일부, 제 4 도전형의 소스 영역(407)의 상면의 일부, 상기 제 1 절연층(409) 및 상기 제 2 절연층(413)과 접하도록 소스 전극(415)을 형성하는 단계를 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법으로 제조된 MOSFET 반도체 소자를 나타낸 모식도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법으로 제조된 MOSFET 반도체 소자의 제 2 도전형의 드레인 영역(103)은 드레인 전극(401)의 상면에 형성될 수 있다. 제 1 도전형의 에피층(101)은 제 2 도전형의 드레인 영역(103)의 상면에 형성될 수 있다. 제 3 도전형의 베이스 영역(405)은 제 1 도전형의 에피층(101)의 일부에 형성될 수 있고, 제 1 도전형의 에피층(101)의 상면과 일치하는 상면을 공유할 수 있다. 제 4 도전형의 소스 영역(407)은 제 3 도전형의 베이스 영역(405)의 일부에 형성될 수 있고, 제 3 도전형의 베이스 영역(405)의 상면 및 제 2 도전형의 에피층(101)의 상면과 일치하는 상면을 공유할 수 있다. 제 1 절연층(409)은 제 1 도전형의 에피층(101)의 상면의 일부, 제 3 도전형의 베이스 영역(405)의 상면의 일부 및 제 4 도전형의 소스 영역(407)의 상면의 일부에 접하여 형성될 수 있다. 게이트 전극(411)은 제 1 절연층(409)의 상면의 일부에 형성될 수 있다. 제 2 절연층(413)은 게이트 전극(411)을 둘러싸고, 제 1 절연층(409)의 상면의 일부에 접할 수 있다. 소스 전극(415)은 제 3 도전형의 베이스 영역(405)의 상면의 일부, 제 4 도전형의 소스 영역(407)의 상면의 일부, 제 1 절연층(409)의 양 측면 및 제 2 절연층(413)의 상면과 양 측면에 접하여 형성될 수 있다. 라이프 타임 컨트롤 영역(310)은 드레인 전극(401)의 상면의 일부에 형성될 수 있고, 제 2 도전형의 드레인 영역(103) 및 제 1 도전형의 에피층(101)에 라이프 타임 컨트롤러 확산영역(900)을 형성시키는 라이프 타임 컨트롤러(330)를 포함할 수 있다.
일반적으로 MOSFET은 바디 다이오드의 성질과 드레인, 게이트 및 소스를 포함하는 트랜지스터의 특성을 모두 가질 수 있다.
MOSFET의 에피층(101)과 드레인 영역(103) 중 베이스 영역(405)의 하면부터 드레인 전극(401)의 상면까지는 바디 다이오드의 성질을 가질 수 있다. 에피층(101)의 상면이 제 1 절연층(409)의 하면과 접하는 면부터 드레인 전극(401)의 상면까지는 트랜지스터의 특성을 가질 수 있다. 에피층(101)과 드레인 영역(103) 중 트랜지스터의 특성을 갖는 영역(800)은 게이트 전압에 의해 온-오프(on-off)가 이루어지기 때문에 스위칭 속도(switching speed)가 에피층(101)과 드레인 영역(103) 중 바디 다이오드의 성질을 가지는 영역(에피층(101)과 드레인 영역(103) 중 800을 제외한 영역)에 비해 상대적으로 빠르다. 즉, 바디 다이오드의 성질을 가지는 영역은 확산(diffusion)에 의해 전류가 흐르기 때문에 온-오프 변화가 상대적으로 느리며, 이로 인해 스위칭 속도가 제한받는 것을 의미한다.
한편, 바디 다이오드의 성질을 가지는 영역은 턴-오프(turn-off)될 때, 드리프트(drift)영역에 인젝션(injection)된 캐리어들이 제거되기까지 상당한 시간이 소요된다. 인젝션 된 캐리어들은 재결합(recombination)되거나 리버스(reverse) 방향으로 흐르게 된다. 이로 인해, 바디 다이오드의 성질을 가지는 영역에서는 리버스 전류가 흐르게 된다. 캐리어 수명이 짧아질수록 에피층(101)과 드레인 영역(103)의 캐리어가 빠르게 제거되기 때문에 리버스 전류가 흐르는 시간이 짧아진다. 여기서, 캐리어 수명은 전도 후에 잔류하는 캐리어가 재결합하는 평균시간을 의미한다.
종래에는 에피층(101)과 드레인 영역(103) 중 트랜지스터의 특성을 갖는 영역과 바디 다이오드의 성질을 가지는 영역을 구분하지 않고, 드레인 전극(101)의 상면의 전부에 라이프 타임 컨트롤러(330)를 도포하였으나, 이와 같은 방법은 누설 전류를 증가시키는 단점이 있다. 상세하게 설명하면, 드레인 전극(401)의 상면의 전부에 라이프 타임 컨트롤러(330)을 도포하면, 캐리어 수명이 감소하는 효과를 얻을 수 있으나, 누설 전류가 증가하는 단점이 있다. 종래에는 이와 같은 누설 전류의 증가를 무시할 수 있을 정도에서 시스템을 운용하였으나, 600V급 및 10A이상의 시스템을 운용할 경우 더 이상 누설 전류의 증가를 무시할 수 없는 상황에 이르게 되었다.
따라서, 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법은 라이프 타임 컨트롤 영역(310)을 드레인 전극(401)의 상면의 일부에 형성시킬 수 있으며, 라이프 타임 컨트롤 영역(310)은 드레인 영역(103) 및 에피층(101)에 라이프 타임 컨트롤러 확산 영역(900)을 형성시키는 라이프 타임 컨트롤러(330)를 포함할 수 있다. 여기서, 라이프 타임 컨트롤러(330)는 Au, Pt, Cu 및 Fe 중 선택되는 어느 하나가 될 수 있으며, 에피층(101)과 드레인 영역(103) 중 바디 다이오드의 성질을 가지는 영역으로 확산되어 누설 전류의 증가를 감소시킬 수 있는 불순물이라면 특별히 한정하는 것은 아니다.
도 9는 본 발명의 일 실시예에 따른 선택적 라이프 타임 컨트롤러(330)가 구비된 MOSFET을 제조하는 방법을 나타낸 순서도이다.
도 9를 참조하면, 단계 S901에서 제 1 도전형의 에피층(101)이 하면에 형성된 제 2 도전형의 드레인 영역(103)의 상면에 포토레지스트(105)를 도포할 수 있다. 단계 S902에서 포토레지스트(105)에 선택적 라이프 타임 컨트롤러(330)가 형성될 영역에 대응하는 위치를 설정하고, 선택적 라이프 타임 컨트롤러(330)가 형성될 영역에 대응하는 위치의 포토레지스트(105)를 제거할 수 있다.
단계 S903에서 포토레지스트(105)가 제거된 위치에 대응하는 제 2 도전형의 드레인 영역(103)에 라이프 타임 컨트롤러(330)가 증착될 라이프 타임 컨트롤 영역(310)을 만들기 위해, 제 2 도전형의 드레인 영역(103)을 에칭할 수 있다.
단계 S904에서 제 2 도전형의 드레인 영역(103)에 남아 있는 포토레지스트(105)를 제거할 수 있다.
단계 S905에서 제 2 도전형의 드레인 영역(103)에 형성된 라이프 타임 컨트롤 영역(310)에 라이프 타임 컨트롤러(330)를 증착할 수 있다.
단계 S906에서 라이프 타임 컨트롤 영역(310)에 형성된 라이프 타임 컨트롤러(330)를 제외한 나머지 라이프 타임 컨트롤러(330)를 제거할 수 있다.
단계 S907에서 제 2 도전형의 드레인 영역(103)의 상면의 일부 및 라이프 타임 컨트롤러(330)의 상면에 접하도록 드레인 전극(401)을 형성할 수 있다.
단계 S908에서 제 1 도전형의 에피층(101)의 상면의 일부에 제 3 도전형의 베이스 영역(405)을 형성하고, 제 3 도전형의 베이스 영역(405)의 일부에 제 4 도전형의 소스 영역(407)을 형성할 수 있다.
단계 S909에서 제 1 도전형의 에피층(101)의 상면의 일부, 제 3 도전형의 베이스 영역(405)의 상면의 일부 및 제 4 도전형의 소스 영역(407)의 상면의 일부에 접하도록 제 1 절연층(409)을 형성하고, 제 1 절연층(409)의 상면의 일부에 게이트 전극(411)을 형성할 수 있다.
단계 S910에서 게이트 전극(411)을 둘러싸는 제 2 절연층(413)을 형성하고, 제 3 도전형의 베이스 영역(405)의 상면의 일부, 제 4 도전형의 소스 영역(407)의 상면의 일부, 제 1 절연층(409) 및 제 2 절연층(413)과 접하도록 소스 전극(415)을 형성할 수 있다.
이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
101 : 에피층
103 : 드레인 영역
105 : 포토레지스트
107 : 포토레지스트 마스크
109 : 자외선
310 : 라이프 타임 컨트롤 영역
330 : 라이프 타임 컨트롤러
401 : 드레인 영역
403 : 드레인 전극
405 : 베이스 영역
407 : 소스 영역
409 : 제 1 절연층
411 : 게이트 전극
413 : 제 2 절연층
415 : 소스 전극
800 : 에피층과 드레인 영역 중 트랜지스터의 특성을 갖는 영역
900 : 라이프 타임 컨트롤러 확산영역
103 : 드레인 영역
105 : 포토레지스트
107 : 포토레지스트 마스크
109 : 자외선
310 : 라이프 타임 컨트롤 영역
330 : 라이프 타임 컨트롤러
401 : 드레인 영역
403 : 드레인 전극
405 : 베이스 영역
407 : 소스 영역
409 : 제 1 절연층
411 : 게이트 전극
413 : 제 2 절연층
415 : 소스 전극
800 : 에피층과 드레인 영역 중 트랜지스터의 특성을 갖는 영역
900 : 라이프 타임 컨트롤러 확산영역
Claims (10)
- 제 1 도전형의 에피층이 하면에 형성된 제 2 도전형의 드레인 영역의 상면에 포토레지스트를 도포하는 단계;
상기 포토레지스트에 선택적 라이프 타임 컨트롤러가 형성될 영역에 대응하는 위치를 설정하고, 상기 위치의 상기 포토레지스트를 제거하는 단계;
상기 포토레지스트가 제거된 위치에 대응하는 제 2 도전형의 드레인 영역에 라이프 타임 컨트롤러가 증착될 라이프 타임 컨트롤 영역을 만들기 위해, 상기 제 2 도전형의 드레인 영역을 에칭하는 단계;
상기 제 2 도전형의 드레인 영역에 남아 있는 상기 포토레지스트를 제거하는 단계;
상기 제 2 도전형의 드레인 영역에 형성된 상기 라이프 타임 컨트롤 영역에 상기 라이프 타임 컨트롤러를 증착시키는 단계;
상기 라이프 타임 컨트롤 영역에 형성된 상기 라이프 타임 컨트롤러를 제외한 나머지 상기 라이프 타임 컨트롤러를 제거하는 단계;
상기 제 2 도전형의 드레인 영역의 상면의 일부 및 상기 라이프 타임 컨트롤러의 상면에 접하도록 드레인 전극을 형성하는 단계;
상기 제 1 도전형의 에피층의 상면의 일부에 제 3 도전형의 베이스 영역을 형성하고, 상기 제 3 도전형의 베이스 영역의 일부에 제 4 도전형의 소스 영역을 형성하는 단계;
- 여기서, 상기 제 1 도전형의 에피층의 상면은 상기 제 2 도전형의 드레인 영역이 형성된 면의 반대 측면을 의미함.
상기 제 1 도전형의 에피층의 상면의 일부, 상기 제 3 도전형의 베이스 영역의 상면의 일부 및 상기 제 4 도전형의 소스 영역의 상면의 일부에 접하도록 제 1 절연층을 형성하고, 상기 제 1 절연층의 상면의 일부에 게이트 전극을 형성하는 단계; 및
상기 게이트 전극을 둘러싸는 제 2 절연층을 형성하고, 상기 제 3 도전형의 베이스 영역의 상면의 일부, 상기 제 4 도전형의 소스 영역의 상면의 일부, 상기 제 1 절연층 및 상기 제 2 절연층과 접하도록 소스 전극을 형성하는 단계; 를 포함하되,
상기 제 2 도전형의 드레인 영역을 에칭하는 단계는 상기 라이프 타임 컨트롤 영역의 가로 방향의 길이를 상기 제 3 도전형의 베이스 영역의 폭 이하로 형성하도록 에칭하는 것을 포함하는 것을 특징으로 하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법.
- 삭제
- 제 1 항에 있어서,
상기 라이프 타임 컨트롤러는 Au, Pt, Cu 및 Fe 중 선택되는 어느 하나인 것을 특징으로 하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법.
- 제 1 항에 있어서,
상기 라이프 타임 컨트롤 영역은 복수인 것을 특징으로 하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법.
- 제 4 항에 있어서,
상기 복수의 라이프 타임 컨트롤 영역은 일정한 간격으로 두고 선택적으로 배치된 것을 특징으로 하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법.
- 제 1 항에 있어서,
상기 제 2 도전형의 드레인 영역을 에칭하는 단계는
상기 라이프 타임 컨트롤 영역을 소정의 깊이로 만들기 위해 자외선을 조사하여 에칭하는 단계인 것을 특징으로 하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법.
- 삭제
- 제 1 항에 있어서,
상기 포토레지스트를 제거하는 단계는
포토레지스트 마스크를 사용해 상기 포토레지스트를 제거할 부분에만 자외선을 조사하는 것을 특징으로 하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법.
- 제 1 항에 있어서,
상기 제 2 도전형의 드레인 영역을 에칭하는 단계는
상기 제 2 도전형의 드레인 영역을 리액티브 아이온 에칭(RIE, reactive ion etching)하는 단계인 것을 특징으로 하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법.
- 제 1 항에 있어서,
상기 제 1 도전형은 N+ 도전형이고,
상기 제 2 도전형은 N- 도전형이고,
상기 제 3 도전형은 P 도전형이고,
상기 제 4 도전형은 P+ 도전형인 것을 특징으로 하는 선택적 라이프 타임 컨트롤러가 구비된 MOSFET의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130104490A KR101512179B1 (ko) | 2013-08-30 | 2013-08-30 | 선택적 라이프 타임 컨트롤러가 구비된 mosfet의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130104490A KR101512179B1 (ko) | 2013-08-30 | 2013-08-30 | 선택적 라이프 타임 컨트롤러가 구비된 mosfet의 제조방법 |
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Citations (3)
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-
2013
- 2013-08-30 KR KR1020130104490A patent/KR101512179B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002507058A (ja) * | 1998-03-09 | 2002-03-05 | ハリス コーポレイション | 低温直接ボンディングにより形成可能な装置 |
| JP2003282575A (ja) | 2002-03-25 | 2003-10-03 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその製造方法 |
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