JP6723784B2 - ダイオード - Google Patents
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Description
その対策の一例として、カソード側のn層の一部にp層を配置することで、スイッチング時(リカバリ時)にp層から少数キャリアを注入することが検討される。つまり、リカバリ時にp層からキャリアを補うことによって、キャリアの急激な枯渇を防ぐことができ、リカバリ電流が急激に変化することを抑制できる。
本発明の目的は、リカバリ時の電圧リンギングを効果的に抑制することができるダイオードを提供することである。
本発明の一実施形態に係るダイオードでは、前記p型ホール注入層の配置率は、20%〜25%であってもよい。
本発明の一実施形態に係るダイオードでは、前記p型ホール注入層は、1×1018cm−3〜1×1019cm−3の不純物濃度を有していてもよい。
本発明の一実施形態に係るダイオードでは、前記n型カソード層と前記n型ドリフト層との間に配置され、前記n型カソード層よりも低く、前記n型ドリフト層よりも高い不純物濃度を有するn型バッファ層をさらに含んでいてもよい。
本発明の一実施形態に係るダイオードでは、前記n型ドリフト層は、前記p型アノード層が主に配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、前記p型ホール注入層は、少なくとも前記アクティブ領域に対向するように配置されていてもよい。
本発明の一実施形態に係るダイオードは、前記n型ドリフト層のほぼ全体にわたって形成された結晶欠陥を含んでいてもよい。
本発明の一実施形態に係るダイオードでは、複数個の前記ドット形状のp型ホール注入層が離散配置されていてもよい。
本発明の一実施形態に係るダイオードでは、前記p型ホール注入層は、ストライプ形状を有していてもよい。
図1は、本発明の一実施形態に係るpnダイオード1の模式的な平面図である。図2は、図1のII−II切断線における断面図である。
pnダイオード1は、ファストリカバリダイオードとして好適に使用できるダイオードであって、たとえば、平面視正方形、平面視長方形のチップ状である。そのチップサイズは、たとえば、1.0mm×1.0mm〜20mm×20mmであってもよい。
表面保護膜204(図1のハッチング部分)は、アクティブ領域201および外周領域202を覆う一方、スクライブ領域203を露出させるように形成されている。また、表面保護膜204には、後述するアノード電極11の一部をパッドとして露出させる開口205が形成されている。
n型半導体層2は、たとえば、フローティングゾーン(FZ)法によって作製されたn−型のFZウエハに、選択的に濃度を変えながらn型不純物を注入してn+型バッファ領域3およびn++型カソード領域15を形成することによって作製されてもよい。また、ベース基板としてのn+型バッファ領域3上に、n−型ドリフト領域4をエピタキシャル成長させると共に、当該ベース基板の裏面にイオン注入によってn++型カソード領域15を形成することによって構成されていてもよい。
外周領域202においてn−型ドリフト領域4の表面部には、p型ウェル10およびp型FLR(Field Limiting Ring)17が形成されている。p型ウェル10は、p型アノード領域5の径よりも大きい外径を有する環状に形成されており、p型アノード領域5の周縁部9を全体にわたって下方から覆うように配置されている、また、p型ウェル10の外周縁は、p型アノード領域5の外周縁よりも外側に配置されている。
n型半導体層2の表面6には、フィールド絶縁膜7が形成されている。フィールド絶縁膜7は、p型アノード領域5を選択的に露出させるコンタクト孔8を有している。p型アノード領域5は、コンタクト孔8の内方領域全体に形成され、さらにコンタクト孔8の外側に跨るように延びている。これにより、p型アノード領域5の周縁部9はフィールド絶縁膜7に覆われている。また、コンタクト孔8は、たとえば、その開口端からn型半導体層2の表面6に向かって径が狭まるテーパ状の側面を有していてもよい。
n型半導体層2の表面6上には、電極膜40が選択的に形成されている。電極膜40は、アノード電極11、フィールドプレート58およびEQR(EQui−potential Ring:等電位ポテンシャルリング)電極59を含む。
そして、表面保護膜204は、電極膜40を覆うように形成されている。
また、pnダイオード1において、n型半導体層2には、p型アノード領域5の上面からn−型ドリフト領域4の裏面側に向かって結晶欠陥21が形成されている。結晶欠陥21は、n−型ドリフト領域4のほぼ全体にわたって形成されている。この結晶欠陥21は、たとえば電子線照射によって与えられる原子、分子レベルの構造欠陥であり、具体的な構造を図示することは困難であるが、図2では、模式的に、n−型ドリフト領域4に、その上方から下方に向かって等間隔に横線を付している。なお、図2では、明瞭化のためアクティブ領域201およびその周辺部の結晶欠陥21のみを示している。
n型半導体層2は、たとえば、Siを含む半導体材料からなり、具体的には、SiまたはSiCからなっていてもよい。
n+型バッファ領域3、n−型ドリフト領域4、n+型チャネルストップ領域18およびn++型カソード領域15は、n型不純物を含有する半導体領域である。含有されるn型不純物としては、たとえば、N(窒素)、P(リン)、As(ひ素)等を使用できる(以下、n型不純物というときには同じ)。また、n+型バッファ領域3の不純物濃度は、たとえば5×1015cm−3〜1×1017cm−3であり、n−型ドリフト領域4の不純物濃度は、たとえば5×1012cm−3〜5×1014cm−3であり、n+型チャネルストップ領域18の不純物濃度は、たとえば1×1017cm−3〜1×1022cm−3であり、n++型カソード領域15の不純物濃度は、たとえば1×1018cm−3〜5×1020cm−3であってもよい。また、n+型バッファ領域3の厚さは、たとえば0.3μm〜600μmであり、n−型ドリフト領域4の厚さは、たとえば30μm〜300μmであってもよい。また、n+型チャネルストップ領域18の表面6からの深さは、たとえば2μm〜3μmであってもよい。
表面保護膜204は、たとえば、ポリイミドで構成することができ、たとえば、スピンコート法によって形成できる。
たとえば、まず、n−型のFZウエハが準備される。このn−型FZウエハは、n型半導体層2を構成するものであり、その大部分はn−型ドリフト領域4を提供する。
次に、n−型FZウエハの表面部に素子構造(p型アノード領域5、p型ウェル10、フィールド絶縁膜7、アノード電極等)が形成される。
次に、n−型FZウエハの裏面全体に前述のn型不純物が第1の濃度で注入され、続いて、当該第1の濃度よりも高い第2の濃度でn型不純物が裏面全体に注入される。次に、n−型FZウエハの裏面を選択的にマスクで覆った状態で、前述のp型不純物がn−型FZウエハの裏面に注入される。その後、n−型FZウエハの裏面に、たとえばレーザを照射してアニール処理を行うことによって、n−型FZウエハの裏面部に、n+型バッファ領域3、n++型カソード領域15およびp+型ホール注入領域16が形成される。
次に、n−型FZウエハの裏面にカソード電極14が形成され、支持基板が剥離されることによってpnダイオード1が得られる。
次に、本発明のリカバリ時の電圧リンギングを効果的に抑制できるという効果の説明にあたって、図3Aおよび図3Bを参照して、p+型ホール注入領域16によるホール注入のメカニズムを説明する。
(1)p+型ホール注入領域16の幅(径)の比較
まず、p+型ホール注入領域16の幅(径)が上記の効果にどのように寄与するかをシミュレーションによって調べた。シミュレーションは、図4の構造を設定し、順方向電流IF=20A、逆方向電圧VR=700V、アクティブ領域の面積=1cm2、p+型層の配置率=50%の条件を共通の条件として行った。ここで、p+型層の配置率とは、(p+型層の総面積)/(p+型層が形成された面の総面積)×100(%)で導かれる。たとえば、図1および図2では、(全てのp+型ホール注入領域16の面積の和)/(n型半導体層2の裏面13の面積)×100(%)で導かれる。
以上の条件によるシミュレーションによって、標準構造および検証例1〜4の構造のリカバリ特性を確認すると共に、検証例1〜4においては、p+型層上を横方向に移動する電子電流による電圧降下を確認した。結果を、図5〜図8に示す。なお、図6B、図7B、図8Bおよび図9Bにおけるx軸は、それぞれ、図4のx軸に対応している(ただし、図6Bのみpnの左右が逆)。たとえば、検証例1(p:n=15μm:15μm)を示す図7Bにおいて、x=10μm〜15μmの領域(0〜10μmは省略)は、15μm幅のn+型層の各位置の電位を示しており、15μm〜30μmの領域は、p+型層の各位置の電位を示している。
(2)p+型ホール注入領域16の配置率の比較
次に、p+型ホール注入領域16の配置率(前述)が上記の電圧リンギングの抑制効果にどのように寄与するかをシミュレーションによって調べた。シミュレーションは、図4の構造を設定し、順方向電流IF=20A、逆方向電圧VR=700V、アクティブ領域の面積=1cm2を共通の条件として行った。なお、前述の「(1)p+型ホール注入領域16の幅(径)の比較」で規定したp+型層の幅については特に設定しなかった。
図10によれば、p+型層の配置率が高いほどスイッチング時のリンギングが効果的に緩和され、しかも電圧ピークVpがいずれも1000V未満という低い値であった。これは、p+型層の配置率が高いほどp+型層から良好にホールが供給されているためであると考えられる。実際、図11のホール電流の大きさを比較すると、p+型層の配置率が高いほど流れるホール電流が大きくなっていた。一方、p+型層の配置率を高くするとn+型層の面積が減少するため、図12および図13に示すように、ダイオードの順方向電圧VFが高くなる傾向にあった。
(3)n型半導体層2の厚さ比較
次に、n型半導体層2の厚さが上記の電圧リンギングの抑制効果にどのように寄与するかをシミュレーションによって調べた。シミュレーションは、図4の構造を設定し、順方向電流IF=20A、逆方向電圧VR=700V、アクティブ領域の面積=1cm2、p+型層の配置率=50%を共通の条件として行った。なお、前述の「(1)p+型ホール注入領域16の幅(径)の比較」で規定したp+型層の幅については特に設定しなかった。
以上の条件によるシミュレーションによって、シミュレーション構造のリカバリ特性を確認した。結果を図14〜図16に示す。
図14〜図16によれば、Si厚さが薄くなるほどスイッチング時の電圧ピークVpが大きくなっているが、このシミュレーションの条件では前述の標準構造(電圧ピークVp=1250V)よりも高くなることはなかった。とりわけ、Si厚さ=113μm(図16参照)で電圧ピークVp=1000Vであることから、これを超える範囲では電圧ピークVpを1000V未満にできると考えられる。したがって、たとえばSi厚さが115μm以上であれば、スイッチング時の電圧ピークの抑制に貢献することができる。
(4)p+型ホール注入領域16のパターン
上記の電圧リンギングの抑制効果に寄与するp+型ホール注入領域16は、各種パターンで配置することができる。p+型ホール注入領域16は、前述したようにストライプ形状で配置されてもよいし、図17および図18で示すようなドット形状で配置されてもよい。後者の場合、p+型ホール注入領域16は、図17の1に示すように一つの大きなドット形状で配置されていてもよいし、図17の2〜3および図18の1〜4に示すように、複数個が離散配置されていてもよい。なお、図17および図18で示したp+型ホール注入領域16のパターンは、ほんの一例に過ぎず、前述のストライプ形状の他、たとえば千鳥状等の配置パターンが採用されてもよい。
(5)実デバイスによる電圧リンギング評価
次に、上記の(1)〜(4)の評価結果の総合試験として、前述のpnダイオード1に係る実デバイス(実施例)と、p+型ホール注入領域16を有しないこと以外は実施例のデバイスと同じ構成を有する参考例のデバイスとを作製し、これらの電圧リンギング評価を行った。結果を図19Aおよび図19Bに示す。
・p+型ホール注入領域16の幅=480μm
・p+型ホール注入領域16の配置率=20%
・n型半導体層2の厚さ=123μm
・p+型ホール注入領域16の配置パターン:ドット形状25個
・電子線照射あり(1100kGy)
また、電圧リンギングの評価にあたっての条件は次の通りとした。
・逆方向電圧VR=700V
・順方向電流=5A
・Rg=10ohm
・dif/dt=3200A/μs
・Tj=125℃
図19Aおよび図19Bによれば、pnダイオード1の裏面部に上記の条件でp+型ホール注入領域16を配置することによって、電圧ピークVpを低減することができ、電圧リンギングも効果的に抑制できていることが確認できた。同様に、順方向電流=40A、10Aおよび4Aの条件でも実験したところ、図20〜図22に示すように、いずれの条件においても、電圧ピークVpの低減および電圧リンギングの抑制効果を確認することができた。以上の結果、順方向電流IFとスイッチング時の電圧ピークVpとの関係を示したものが図23である。
前述の実施形態は、1200V耐圧クラスの製品を作製する場合を例示したが、本発明の構成およびその効果は、たとえば、600V耐圧クラス等、耐圧クラスが異なっても適用することができる。また、耐圧クラスが異なると、前述の各n型および各p型の半導体領域の不純物濃度は前述の例示範囲と異なるので、耐圧クラスに合わせて適宜変更すればよい。
2 半導体層
3 n+型バッファ領域
4 n−型ドリフト領域
5 p型アノード領域
6 (半導体層の)表面
11 アノード電極
13 (半導体層の)裏面
14 カソード電極
15 n++型カソード領域
16 p+型ホール注入領域
17 p型FLR
21 結晶欠陥
201 アクティブ領域
202 外周領域
Claims (9)
- n型カソード層と、前記n型カソード層よりも低い不純物濃度を有する前記n型カソード層上のn型ドリフト層とを含み、Siからなるn型半導体層と、
前記n型ドリフト層の表面部に配置されたp型アノード層と、
前記n型カソード層に選択的に配置されたp型ホール注入層と、
前記p型アノード層に電気的に接続されたアノード電極と、
前記n型カソード層および前記p型ホール注入層に電気的に接続されたカソード電極と、
前記p型アノード層の径よりも大きい外径を有する環状に形成され、前記p型アノード層の周縁部を下方から覆うように配置されており、かつ前記p型アノード層よりも高い不純物濃度を有するp型ウェルとを含み、
前記p型ホール注入層は、25μm以上の径を有し、
(前記p型ホール注入層の総面積)/(前記p型ホール注入層が形成された面の総面積)×100(%)で導かれる前記p型ホール注入層の配置率は、20%以上であり、
前記n型ドリフト層は、前記p型アノード層および前記p型ウェルの一部が主に配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、
前記p型ホール注入層は、少なくとも前記p型アノード層および前記p型ウェルに対向するように配置されており、
前記n型半導体層は、115μm以上の厚さを有しており、
前記p型ホール注入層は、1×10 18 cm −3 〜1×10 19 cm −3 の不純物濃度を有し、
前記n型ドリフト層は、5×10 12 cm −3 〜5×10 14 cm −3 の不純物濃度を有し、
前記n型カソード層は、1×10 18 cm −3 〜5×10 20 cm −3 の不純物濃度を有している、ダイオード。 - n型カソード層と、前記n型カソード層よりも低い不純物濃度を有する前記n型カソード層上のn型ドリフト層とを含み、Siからなるn型半導体層と、
前記n型ドリフト層の表面部に配置されたp型アノード層と、
前記n型カソード層に選択的に配置され、ストライプ形状を有するp型ホール注入層と、
前記p型アノード層に電気的に接続されたアノード電極と、
前記n型カソード層および前記p型ホール注入層に電気的に接続されたカソード電極と、
前記p型アノード層の径よりも大きい外径を有する環状に形成され、前記p型アノード層の周縁部を下方から覆うように配置されており、かつ前記p型アノード層よりも高い不純物濃度を有するp型ウェルとを含み、
前記p型ホール注入層は、25μm以上の幅を有し、
(前記p型ホール注入層の総面積)/(前記p型ホール注入層が形成された面の総面積)×100(%)で導かれる前記p型ホール注入層の配置率は、20%以上であり、
前記n型ドリフト層は、前記p型アノード層および前記p型ウェルの一部が主に配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、
前記p型ホール注入層は、少なくとも前記p型アノード層および前記p型ウェルに対向するように配置されており、
前記n型半導体層は、115μm以上の厚さを有しており、
前記p型ホール注入層は、1×10 18 cm −3 〜1×10 19 cm −3 の不純物濃度を有し、
前記n型ドリフト層は、5×10 12 cm −3 〜5×10 14 cm −3 の不純物濃度を有し、
前記n型カソード層は、1×10 18 cm −3 〜5×10 20 cm −3 の不純物濃度を有している、ダイオード。 - 前記p型ホール注入層の配置率は、20%〜25%である、請求項1または2に記載のダイオード。
- 前記n型カソード層と前記n型ドリフト層との間に配置され、前記n型カソード層よりも低く、前記n型ドリフト層よりも高い不純物濃度を有するn型バッファ層をさらに含む、請求項1〜3のいずれか一項に記載のダイオード。
- 前記n型バッファ層が5×1015cm−3〜1×1017cm−3の不純物濃度を有している、請求項4に記載のダイオード。
- 前記外周領域において前記n型ドリフト層の表面部に配置されたp型FLR構造を含み、
前記p型ホール注入層は、前記p型FLR構造には対向しないように配置されている、請求項1〜5のいずれか一項に記載のダイオード。 - 前記n型ドリフト層のほぼ全体にわたって形成された結晶欠陥を含む、請求項1〜6のいずれか一項に記載のダイオード。
- 前記p型ホール注入層は、ドット形状を有している、請求項1に記載のダイオード。
- 複数個の前記ドット形状のp型ホール注入層が離散配置されている、請求項8に記載のダイオード。
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