JP2010141244A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2010141244A JP2010141244A JP2008318362A JP2008318362A JP2010141244A JP 2010141244 A JP2010141244 A JP 2010141244A JP 2008318362 A JP2008318362 A JP 2008318362A JP 2008318362 A JP2008318362 A JP 2008318362A JP 2010141244 A JP2010141244 A JP 2010141244A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- output circuit
- silicon layer
- mos transistor
- active silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】本発明は、SOI基板を用い、1枚の基板上に実際の装置に独立して適用可能なドライバ機能を搭載した半導体装置を提供することを目的とする。
【解決手段】支持シリコン基板31の上面に酸化膜32が積層され、該酸化膜32の上面に活性シリコン層33が積層されたSOI基板30、30a、30bに形成された半導体装置50、50a〜50dであって、
前記SOI基板30、30a、30bの表面40は、前記支持シリコン基板31が露出した支持シリコン基板露出領域41と、前記活性シリコン層33が形成された活性シリコン層領域42、43とを有し、
前記支持シリコン基板露出領域41又は前記活性シリコン層領域42、43の一方には出力回路10、10a〜10eが形成され、他方には該出力回路10、10a〜10eを駆動制御する制御回路20、20a〜20dが形成されたことを特徴とする。
【選択図】図1
【解決手段】支持シリコン基板31の上面に酸化膜32が積層され、該酸化膜32の上面に活性シリコン層33が積層されたSOI基板30、30a、30bに形成された半導体装置50、50a〜50dであって、
前記SOI基板30、30a、30bの表面40は、前記支持シリコン基板31が露出した支持シリコン基板露出領域41と、前記活性シリコン層33が形成された活性シリコン層領域42、43とを有し、
前記支持シリコン基板露出領域41又は前記活性シリコン層領域42、43の一方には出力回路10、10a〜10eが形成され、他方には該出力回路10、10a〜10eを駆動制御する制御回路20、20a〜20dが形成されたことを特徴とする。
【選択図】図1
Description
本発明は、半導体装置に関し、特に、支持シリコン基板の上面に酸化膜が積層され、更に酸化膜の上面に活性シリコン層が積層されたSOI(Silicon On Insulator)基板に形成された半導体装置に関する。
従来から、シリコン基板層と、シリコン基板層の上に形成された絶縁層と、絶縁層上に形成された半導体層と、を含むSIO基板に形成された半導体装置であって、SOI基板内のシリコン基板層内に、自身の動作活性領域を有する少なくとも1つの第1のトランジスタと、SOI基板の半導体層内に、自身の動作活性領域を有する少なくとも1つの第2のトランジスタと、を含む半導体装置が知られている(例えば、特許文献1参照)。
かかる半導体装置においては、第1のトランジスタを形成する際、SIO基板の半導体層をゲート電極、SIO基板の絶縁層を第1のトランジスタのゲート酸化膜として利用し、第1のトランジスタの形成に伴う製造工程の増加を最小限に抑えるようにして、SOI基板に異なる2種類のトランジスタを形成している。
特開2008−85138号公報
しかしながら、上述の特許文献1に記載の構成では、第1のトランジスタと第2のトランジスタとをどのように関係させるかが全く考慮されていないため、全体のデバイスとしての構成や、どのように装置に適用させるかが考慮されておらず、実際の装置に適用することが困難であるという問題があった。
そこで、本発明は、SOI基板を用い、1枚の基板上に実際の装置に独立して適用可能なドライバ機能を搭載した半導体装置を提供することを目的とする。
上記目的を達成するため、第1の発明に係る半導体装置(50、50a〜50d)は、支持シリコン基板(31)の上面に酸化膜(32)が積層され、該酸化膜(32)の上面に活性シリコン層(33)が積層されたSOI基板(30、30a、30b)に形成された半導体装置(50、50a〜50d)であって、
前記SOI基板(30、30a、30b)の表面(40)は、前記支持シリコン基板(31)が露出した支持シリコン基板露出領域(41)と、前記活性シリコン層(33)が形成された活性シリコン層領域(42、43)とを有し、
前記支持シリコン基板露出領域(41)又は前記活性シリコン層領域(42、43)の一方には出力回路(10、10a〜10e)が形成され、他方には該出力回路(10、10a〜10e)を駆動制御する制御回路(20、20a〜20d)が形成されたことを特徴とする。
前記SOI基板(30、30a、30b)の表面(40)は、前記支持シリコン基板(31)が露出した支持シリコン基板露出領域(41)と、前記活性シリコン層(33)が形成された活性シリコン層領域(42、43)とを有し、
前記支持シリコン基板露出領域(41)又は前記活性シリコン層領域(42、43)の一方には出力回路(10、10a〜10e)が形成され、他方には該出力回路(10、10a〜10e)を駆動制御する制御回路(20、20a〜20d)が形成されたことを特徴とする。
これにより、同一のSOI基板上に出力回路と制御回路の双方を搭載することができ、出力回路装置としての機能及び用途を有する半導体装置を1枚のSOI基板で構成することができ、半導体装置の簡素化及び省スペース化を図ることができる。
第2の発明は、第1の発明に係る半導体装置(50、50a〜50d)において、
前記出力回路(10、10a〜10e)は、パワーMOSトランジスタ(15)又はIGBTを含み、
前記制御回路(20、20a〜20d)は、MOSトランジスタ(25)を含むことを特徴とする。
前記出力回路(10、10a〜10e)は、パワーMOSトランジスタ(15)又はIGBTを含み、
前記制御回路(20、20a〜20d)は、MOSトランジスタ(25)を含むことを特徴とする。
これにより、高耐圧デバイスであるパワーMOSトランジスタ又はIGBTと、通常のロジック回路を構成するMOSトランジスタを同じSOI基板上に搭載することができ、電圧レベルは異なるが、協働して同一の機能を果たす出力回路装置を1枚の基板上に構成することができる。
第3の発明は、第2の発明に係る半導体装置(50、50a〜50d)において、
前記出力回路(10、10a〜10e)は、前記支持シリコン基板露出領域(41)に形成され、
前記パワーMOSトランジスタ(15)又は前記IGBTは、前記支持シリコン基板(31)の裏面に形成された電極(13)を有する縦型構造であることを特徴とする。
前記出力回路(10、10a〜10e)は、前記支持シリコン基板露出領域(41)に形成され、
前記パワーMOSトランジスタ(15)又は前記IGBTは、前記支持シリコン基板(31)の裏面に形成された電極(13)を有する縦型構造であることを特徴とする。
これにより、支持半導体基板に直接形成するパワーMOSトランジスタ又はIGBTを、半導体活性層上に形成されたMOSトランジスタと全く独立させて形成することができ、SOI基板の構成を有効利用して半導体装置を構成することができる。また、高耐圧トランジスタを形成するのに適した縦型構造をパワーMOSトランジスタ又はIGBTに適用することができ、十分な耐圧を有する出力回路を構成することができる。
第4の発明は、第2の発明に係る半導体装置(50、50a〜50d)において、
前記出力回路(10、10a〜10e)は、前記活性シリコン層領域(42、43)に形成され、
前記パワーMOSトランジスタ(15)又は前記IGBTは、前記活性シリコン層領域(42、43)の表面にのみ電極を有する横型構造であることを特徴とする。
前記出力回路(10、10a〜10e)は、前記活性シリコン層領域(42、43)に形成され、
前記パワーMOSトランジスタ(15)又は前記IGBTは、前記活性シリコン層領域(42、43)の表面にのみ電極を有する横型構造であることを特徴とする。
これにより、パワーMOSトランジスタやIGBT等の高耐圧トランジスタを半導体活性領域に構成することが可能となる。
第5の発明は、第4の発明に係る半導体装置(50d)において、
電気的に分離された前記活性シリコン層領域(42、43)を複数有し、
複数の前記活性シリコン層領域(42、43)は、各出力回路(10d、10e)において耐電圧の異なる前記パワーMOSトランジスタ(15)又は前記IGBTを含むことを特徴とする。
電気的に分離された前記活性シリコン層領域(42、43)を複数有し、
複数の前記活性シリコン層領域(42、43)は、各出力回路(10d、10e)において耐電圧の異なる前記パワーMOSトランジスタ(15)又は前記IGBTを含むことを特徴とする。
これにより、1枚の基板上に形成された半導体装置で、広い電圧範囲で動作する出力回路をも駆動制御することができる。
第6の発明は、第2〜5のいずれかの発明に係る半導体装置(50、50a〜50d)において、
前記MOSトランジスタ(25)は、CMOSを含むことを特徴とする。
前記MOSトランジスタ(25)は、CMOSを含むことを特徴とする。
これにより、制御回路を、CMOS回路を用いて構成することができ、量産に容易に対応可能な制御回路構成とすることができる。
第7の発明は、第2〜6のいずれかの発明に係る半導体装置(50、50a〜50d)において、
前記パワーMOSトランジスタ(15)は、CMOSを含むことを特徴とする。
前記パワーMOSトランジスタ(15)は、CMOSを含むことを特徴とする。
これにより、CMOS回路を用いて出力回路を構成することができ、量産に容易に対応可能な出力回路構成とすることができる。
第8の発明は、第2〜7のいずれかの発明に係る半導体装置(50、50a〜50d)において、
前記パワーMOSトランジスタ(15)又は前記IGBTは、200V以上5000V以下の耐電圧を有することを特徴とする。
前記パワーMOSトランジスタ(15)又は前記IGBTは、200V以上5000V以下の耐電圧を有することを特徴とする。
これにより、いわゆる高耐圧トランジスタを駆動制御回路付きで半導体装置内に一体化して構成することができ、高耐圧トランジスタを用いた電源制御回路やモータ駆動回路等に適用可能な半導体装置とすることができる。
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
本発明によれば、高電圧を出力する出力回路とこれを制御する制御回路を1枚の基板上に構成でき、コンパクトで高機能な半導体ドライバとすることができる。
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
図1は、本発明を適用した実施例1に係る半導体装置50の平面構成の一例を示した図である。図1において、実施例1に係る半導体装置50は、SOI基板30に形成された出力回路10と、制御回路20とを有する。
SOI基板30は、支持シリコン基板の上面に酸化膜が積層され、更に酸化膜の上面に活性シリコン層が積層された3層構造の半導体基板である。酸化膜は、絶縁膜を構成し、例えば、二酸化ケイ素(SiO2)が適用されてもよい。支持シリコン基板及び活性シリコン層には、シリコン(Si)が適用される。
出力回路10は、出力信号を発生させる回路であり、半導体装置50の駆動対象に駆動信号を供給するための回路である。本実施例に係る半導体装置50の出力回路10は、高耐電圧を有する半導体素子を用いて構成される。用いられる半導体素子としては、例えば、パワーMOS(Metal Oxide Semiconductor)トランジスタや、IGBT(Insulated Gate Bipolar Transistor、絶縁ゲートトランジスタ)等が適用されてよい。
パワーMOSトランジスタやIGBT等の高耐圧半導体素子は、例えば、100〔V〕以上5000〔V〕以下の耐圧を有することが好ましく、200〔V〕以上5000〔V〕以下の耐圧を有することがより好ましい。出力回路10に用いられる高耐圧トランジスタは、用途に応じて適宜適切な耐圧のパワーMOSトランジスタやIGBT等が適用されてよい。
出力回路10は、NチャネルパワーMOSトランジスタやPチャネルMOSトランジスタの他、CMOS(Complimentary Metal Oxide Semiconductor)が適用されてもよい。出力回路10の回路構成は、その他、Hブリッジ回路やハーフブリッジ回路等、駆動対象に適切な出力段形式の回路として構成されてよい。また、出力回路10には、レベルシフト回路等も含まれてよい。
制御回路20は、出力回路10の駆動を制御するための回路である。出力回路10が、数100〔V〕〜数1000〔V〕の出力信号を出力するのに対し、制御回路20は、数〔V〕、例えば、4〔V〕程度の小レベルの信号を取り扱う。制御回路20は、出力回路10を制御するための演算処理等を行うため、ロジック回路等を含んでいる場合が多い。かかるロジック回路は、数〔V〕の信号で演算処理を行うため、本実施例に係る半導体装置50の制御回路20も、数〔V〕、4〜7〔V〕程度の信号レベルで演算処理を行うように構成してよい。
制御回路20は、一般的なMOSトランジスタやバイポーラトランジスタにより構成さる。上述のように、制御回路20では、数〔V〕の信号処理を行うため、通常のロジック回路等の演算処理に適した一般的な電圧で動作するMOSトランジスタ等が適用されてよい。また、制御回路20にMOSトランジスタが適用される場合には、MOSトランジスタは、CMOSで構成されてもよい。なお、制御回路20の出力信号は、出力回路10に供給され、出力回路10を駆動制御する。
出力回路10と制御回路20は、同一のSIO基板30内に、隣接して配置される。上述のように、制御回路20の出力信号は出力回路10に供給されるため、両者の配線距離が不必要に長くならないように、出力回路10と制御回路20は近接して配置されることが好ましい。
実施例1に係る半導体装置50においては、出力回路10は、SOI基板30の左側に配置され、制御回路20は、SOI基板30の右側に配置されている。そして、出力回路10と制御回路20とは、縦の境界を有して隣接配置されている。このように、実施例1に係る半導体装置50のように、SOI基板30の片側に出力回路10を配置し、反対側に制御回路20を配置するような構成としてもよい。両者は、隣接する境界部分を有するので、制御回路20が容易に出力回路10を駆動制御することができる。
次に、図2を用いて、実施例1に係る半導体装置50の断面構成の一例について説明する。図2は、図1に係る半導体装置50のAA'断面における断面構成の一例を示した図である。
図2において、実施例1に係る半導体装置50が、SIO基板30に形成されている。SIO基板30は、支持シリコン基板31と、酸化膜32と、活性シリコン層33とを含む3層構造となっている。支持シリコン基板31は、例えば、550〔μm〕〜650〔μm〕程度の厚さであってよい。これに対し、絶縁膜32は、例えば1〜2〔μm〕、活性シリコン層33は、例えば5〜10〔μm〕程度の厚さであってよく、支持シリコン基板31の厚さと比較すると、薄膜程度の厚さとなる。
半導体装置50は、その表面40において、支持シリコン基板31が露出している支持シリコン基板露出領域41と、活性シリコン層33で覆われている活性シリコン層領域42とを有する。活性シリコン層領域42は、SOI基板30の断面構造のまま利用されている領域であり、支持シリコン基板31上に酸化膜32、更に酸化膜32上に活性シリコン層33が積層して形成されたSOI基板30の3層構造がそのまま維持された領域である。一方、支持シリコン基板露出領域41は、上の2層の活性シリコン層33と酸化膜32とが除去され、支持シリコン基板33が表面に露出した領域である。
図2において、活性シリコン層領域42と、シリコン基板露出領域41とは、絶縁膜である酸化膜32で電気的に分離されている。よって、活性シリコン層領域42と、シリコン基板露出領域41には、電気的素子分離を必要とする異なる半導体素子を任意に配置することが可能である。例えば、LOCOS(Local Oxidation of Silicon)による素子分離であると、半導体装置50の製造工程中における隣接素子間の酸化膜形成であるため、隣接する素子間で動作電圧レベルの異なる素子を形成するのは困難である。しかしながら、SOI基板30における酸化膜32は、結晶段階で形成された酸化膜32であり、SOI基板30の表面に形成された活性シリコン層33と、SOI基板30の土台として形成された支持シリコン基板31とを、深さ方向で完全に電気的に分離する。よって、活性シリコン層33と支持シリコン基板31には、動作電圧レベルの異なる素子を各々に別個独立して形成することができる。
図2においては、支持シリコン基板露出領域41には出力回路10が形成され、活性シリコン層領域42には制御回路20が形成されている。図1において説明したように、出力回路10は、耐圧数100〔V〕〜数1000〔V〕の高耐圧トランジスタ素子で構成された回路であり、制御回路20は、数〔V〕で動作するMOSトランジスタ又はバイポーラトランジスタで構成された回路であるが、SOI基板30の支持シリコン基板領域41を高耐圧トランジスタ素子形成領域として利用することにより、同一の基板上に全く異なる電圧レベルの出力回路10と制御回路20とを形成することが可能となる。
なお、制御回路20には、通常の単体のMOSトランジスタやバイポーラトランジスタの他、CMOSが形成されてもよい。図2においては、活性シリコン層領域42に、ゲート21と、ソース22と、ドレイン23とを含むMOSトランジスタ25が例示的に示されている。活性シリコン層領域42に形成されるMOSトランジスタ25等の半導体素子は、総て活性シリコン層領域42の表面に電極を有する横型の半導体素子として形成される。また、制御回路20は、用途に応じて、種々の素子を含んでよく、活性シリコン層領域42にそれらが形成される。制御回路20は、例えば、増幅回路、AD−DAコンバータ、トリミング回路等が適宜形成されてよい。また、制御回路20は、素子としても、CMOS、EEPROM(Electronically Erasable and Programmable Read Only Memory)等の不揮発性メモリ、BiCMOS(Bipolar Complementary Metal Oxide Semiconductor)等が用途に応じて適宜搭載されてよい。
出力回路10は、パワーMOSトランジスタや、IGBT等の高耐圧トランジスタが形成されてよい。図2においては、支持シリコン基板露出領域41に、ゲート11と、不純物拡散領域12とが形成され、支持シリコン基板31の裏面に裏面電極13が形成されたパワーMOSトランジスタ15が例示的に示されている。このように、SOI基板30の表面40に支持シリコン基板露出領域41を設けることにより、支持シリコン基板31を高耐圧トランジスタの形成領域として利用することができ、低電圧で動作する制御回路20と同じSOI基板30上にドライバとなる出力回路10を搭載することができる。なお、パワーMOSトランジスタ15は、NチャネルMOSトランジスタが適用される場合には、不純物拡散領域12がソースとなり、裏面電極13はドレインとなる。また、逆に、パワーMOSトランジスタ15がPチャネルMOSトランジスタの場合には、不純物拡散領域12はドレインとなり、裏面電極13はソースとなる。更に、出力回路10にIGBTが形成されている場合には、例えば、ゲート電極とエミッタ電極が表側に形成され、裏面電極13には、コレクタ電極が形成されるような構成であってもよい。
図2に示すように、出力回路10に利用されるMOSトランジスタ15又はIGBTは、支持シリコン基板31の裏面に裏面電極13を有する縦型構造であってもよい。支持シリコン基板31は、制御回路20が形成された活性シリコン層33とは完全に電気的に分離されているので、支持シリコン基板31は、出力回路10の真下の部分も含めて裏面全体をも活用することができる。このような縦型構造は、通常の数〔V〕の動作電圧レベルのMOSトランジスタ25には採用されないが、高電圧で動作するパワーMOSトランジスタ15及びIGBTでは、好適に適用され得る。印加される電圧が高いので、裏面に電極を設けても、十分に電流が流れるからである。
なお、支持シリコン基板露出領域41の表面にゲート、ソース及びドレインを形成し、出力回路10を、横型構造の高耐圧半導体素子で構成してもよい。このような半導体素子構造は、用途に応じて適宜適切な形態を適用することができる。
なお、図2においては、出力回路10と、制御回路20との接続関係までは図示されていないが、図2で示した半導体装置50の上層に金属配線層が形成され、制御回路20の制御信号が出力回路10を駆動するように接続して構成される。そして、半導体装置50の1個の単体ユニットで、ドライバを構成することが可能となる。
このように、実施例1に係る半導体装置50によれば、電圧レベルは異なるが、機能的には協働する複数の異なる回路を1枚のSOI基板30に形成することができ、省スペースを図りつつ、機能的に優れた半導体装置50とすることができる。
図3は、本発明を適用した実施例2に係る半導体装置50aの平面構成の一例を示した図である。図3において、実施例2に係る半導体装置50aは、SOI基板30に形成された出力回路10aと、制御回路20aとを有する点では、実施例1に係る半導体装置50と同様である。実施例2に係る半導体装置50aにおいては、出力回路10aの周囲を囲むように、制御回路20aが配置されている点で、実施例1に係る半導体装置50と異なっている。
このように、半導体装置50aは、出力回路10aの周りを制御回路20aで四方から包囲するような平面構成としてもよい。例えば、出力回路10aと制御回路20aとの接続配線が多い場合には、このような平面構成とすることにより、出力回路10aと制御回路20aとの接触部分(境界部分)を多くとることができるので、接続の多い回路構成にも対応することができる。
なお、実施例2に係る半導体装置50aの断面構成は、実施例1の図2において説明した断面構成と同様であるので、その説明を省略する。図3において、BB'断面の構成を考えれば、実施例1に図2に示した断面構成とほぼ同様の構成となる。出力回路10aは、支持シリコン基板露出領域41に形成され、制御回路20aは、活性シリコン層42に形成される点も、図3と同様である。
また、出力回路10a及び制御回路20aに形成する素子や、具体的な回路の用途等も、実施例1における説明を同様に適用することができるので、その説明を省略する。
実施例2に係る半導体装置50aによれば、出力回路10aと制御回路20aの接続数が多い場合であっても、容易に対応することができ、出力回路10aのパワーMOSトランジスタ25等を外側に配置することにより、制御信号20aの制御信号をスムーズに出力回路10に送ることができる。
図4は、本発明を適用した実施例3に係る半導体装置50bの平面構成の一例を示した図である。図4において、実施例3に係る半導体装置50bは、SOI基板30に形成された出力回路10bと、制御回路20bとを有する点では、実施例1又は実施例2に係る半導体装置50、50aと同様である。実施例3に係る半導体装置50bは、制御回路20bが中央部分に配置され、その周囲を囲むように出力回路10bが外側に配置されている。つまり、実施例3に係る半導体装置50bは、実施例2に係る半導体装置50aと、出力回路10bと制御回路20bとの配置関係が反対となった平面構成をしている。
図4のような構成であっても、出力回路10bは支持シリコン基板露出領域41に形成され、制御回路20bは活性シリコン層42に形成されてよい。つまり、支持シリコン基板露出領域41と活性シリコン層42の配置関係も、実施例2の図3に係る半導体装置50aと内側と外側の配置関係が逆になる。
なお、実施例3に係る半導体装置50bの断面構成は、実施例1の図2において説明した構成とほぼ同様となる。実施例3においては、図4のCC'断面を対応させると、図2の断面構成と合致する。よって、実施例3に係る半導体装置50bの断面構成については、その説明を省略する。
また、実施例3に係る半導体装置50bにおいても、出力回路10b及び制御回路20bの用途及び用いられる半導体素子については、実施例1及び実施例2に係る半導体装置50、50aと同様であってよい。つまり、出力回路10bには、パワーMOSトランジスタ25やIGBT等の高耐圧トランジスタ素子が適用され、制御回路20bには、通常の数〔V〕の電圧で動作するMOSトランジスタ、バイポーラトランジスタ又はCMOS等が適用されてよい。
実施例3に係る半導体装置50bによれば、出力回路10bがSOI基板30の外側に配置されているので、駆動対象となる装置と、出力回路10bとの接続が容易に行えるという利点がある。つまり、出力回路10bと駆動対象となる装置との接続点を、SOI基板30の外側の周辺部とすることができ、出力回路10bとの接続に余分な配線を引き回すおそれが無くなる。また、実施例2に係る半導体装置50aと同様に、出力回路10bと制御回路20bとの境界部分が長いので、出力回路10bと制御回路20bとの接続も余裕を持って行うことができる。
このように、実施例3に係る半導体装置50bによれば、駆動対象となる装置と出力回路10bとの接続を容易にするとともに、出力回路10bと制御回路20bとの接続点が多い場合にも十分に対応することができる。
図5は、本発明を適用した実施例4に係る半導体装置50cの平面構成の一例を示した図である。図5において、実施例4に係る半導体装置50cは、SOI基板30に形成されている出力回路10cと、制御回路20cとを備える点で、実施例1〜3に係る半導体装置50、50a、50bと同様である。また、実施例4に係る半導体装置50cは、出力回路10cと制御回路20cとが片側と反対側に隣接して配置されている点で、実施例1に係る半導体装置50と同様である。
実施例4に係る半導体装置50cは、実施例1に係る半導体装置50が、出力回路10と制御回路20が横に隣接していたのに対し、出力回路10cと制御回路20cが縦に隣接している点で異なっている。また、実施例4に係る半導体装置50cは、全体的に正方形よりも横長の長方形形状となり、出力回路10cと制御回路20cとの面積が略等しい比率となっている点で、実施例1に係る半導体装置50と異なっている。
このように、実施例4に係る半導体装置50cのように、出力回路10cの素子数が少なければ、出力回路10cと制御回路20cが略同じ面積比率となるように構成してもよい。実施例1〜4において示したように、本発明を適用した実施例に係る半導体装置50、50a〜50cは、用途に応じて、種々の形態をとることが可能である。
なお、実施例4に係る半導体装置50cにおいても、断面構成は、実施例1に係る半導体装置50の図2に示した構成と同様であるので、その説明を省略する。図5において、半導体装置50cをCC'断面で切断すると、図2の断面構成に対応する。
また、出力回路10cと制御回路20cの用途及び適用される半導体素子についても、今までの説明と同様であるので、その説明を省略する。
実施例5においては、図6乃至図8を用いて、本実施例に係る半導体装置50、50a〜50cの製造方法の一例について説明する。実施例5において説明する半導体装置50、50a〜50cの製造方法は、今まで説明した総ての実施例1〜4に係る半導体装置50、50a〜50cに適用できるが、図6〜図8においては、実施例1に対応した参照符号を付して説明するものとする。
図6は、SOI基板30が用意された工程を示した断面図である。図6において、今まで説明したように、SOI基板30は、支持シリコン基板31が最も下方に配置され、支持シリコン基板31の上面に酸化膜32が積層され、酸化膜32の上面に活性シリコン層33が積層された多層構造を有している。SOI基板30の表面40は、活性シリコン層33で覆われていることになる。
SOI基板30の製造時は、酸化膜32の両面にシリコン基板が貼り付けられ、表面側の活性シリコン層33となる側のシリコン基板が削られて、SOI基板30が製造される。製造後のSOI基板30の活性シリコン層33は、5〜10〔μm〕程度の厚さであるのに対し、支持シリコン基板31は、500〜750〔μm〕程度の5〜10倍程度の厚さを有する。酸化膜32は、SiO2等の酸化絶縁膜であり、1〜5〔μm〕程度の厚さを有する。酸化膜32により、活性シリコン層33と支持シリコン基板31は完全に電気的に分離される。一般的には、表面40の活性シリコン層33の領域のみに、種々の回路が形成される。本実施例に係る半導体装置50、50a〜50cにおいては、SOI基板30mの2層の支持シリコン基板31と活性シリコン層33とを有効に活用し、1枚のSOI基板30に独立したドライバ回路を有する半導体装置50、50a〜50cを作製する。
図7は、エッチング工程を示した断面図である。エッチング工程においては、表面40の一部の領域について、上の2層の活性シリコン層33及び酸化膜32が除去され、支持シリコン基板露出領域41が形成される。これにより、SOI基板30の表面40は、支持シリコン基板露出領域41と活性シリコン層領域42の2つの異なる領域を含む状態となる。
なお、支持シリコン基板露出領域41をどの程度形成するかについては、半導体装置50、50a〜50cの用途と構成に応じて、適宜適切な配置及び面積としてよい。
図8は、素子形成工程を示した断面図である。図8において、支持シリコン基板露出領域41には、パワーMOSトランジスタ15又はIGBTを含む高耐圧トランジスタが形成される。これらの高耐圧トランジスタを含む回路により、出力回路10が構成される。なお、パワーMOSトランジスタ15が出力回路10の一部として形成される場合には、支持シリコン基板露出領域41の表面にはゲート11とソース12aが形成され、裏面には裏面電極13としてドレイン13aが形成され、縦型構造のパワーMOSトランジスタ15として構成されてもよい。また、図8においては、NチャネルMOSトランジスタが出力回路10の一部として形成されているが、PチャネルMOSトランジスタやCMOSが形成されてもよい。PチャネルMOSトランジスタが形成される場合には、表面をゲート11及びドレインとし、裏面電極13をソースとすればよい。
一方、活性シリコン層領域42には、通常の数〔V〕で動作するMOSトランジスタが形成される。この場合には、通常のMOSトランジスタ25の製造時と同様に、活性シリコン層領域42の表面にMOSトランジスタ25を形成すればよい。そして、この場合には、活性シリコン層領域42内でMOSトランジスタ25を完成させる必要があるので、活性シリコン層領域42の表面にゲート21、ソース22及びドレイン23の3電極を備えた横型構造のMOSトランジスタ25の構成となる。
図8において、出力回路10内のパワーMOSトランジスタ15又はIGBTは、数100〜数1000〔V〕レベルの耐電圧であり、制御回路20内のMOSトランジスタは数〔V〕レベルの耐圧であり、全く動作電圧が異なっている。しかしながら、酸化膜32による完全素子分離により、出力回路10と制御回路20を同一SOI基板30内に形成し、隣接する出力回路10を制御回路20で駆動制御する独立型の半導体装置50、50a〜50cとすることができる。
図6〜図8において説明したように、本実施例に係る半導体装置50、50a〜50cの製造方法によれば、活性シリコン層33と酸化膜32をエッチング除去する工程と、支持シリコン基板露出領域41に出力回路10用の高耐圧半導体素子を作り込む工程を加えることにより、簡素な製造工程で独立型のドライバ用の半導体装置50、50a〜50cを製造することができる。
図9は、実施例5に係る半導体装置50、50a〜50cの製造方法のエッチング工程の変形例を示した図である。図7のエッチング工程においては、SOI基板30の左側の部分全体をエッチングしていたが、実施例3に係る半導体装置50aのような構成の場合、中央を窪み状にしてエッチングを行う必要がある。
図9においては、SOI基板30の中央領域がエッチングされ、支持シリコン基板露出領域41が中央部分に形成されている。そして、両外側は、活性シリコン層領域42のままとなっている。
このように、活性シリコン層33及び酸化膜32のエッチングは、SOI基板30の表面40の中央領域について行ってもよく、また、用途に応じて所望の位置について行うことができる。これにより、支持シリコン基板露出領域41を所望の位置に形成することができ、用途に応じた位置に出力回路10aを形成することが可能となる。
図10は、本発明を適用した実施例6に係る半導体装置50dの断面構成の一例を示した図である。図10において、実施例6に係る半導体装置50dは、SOI基板30の表面40に、支持シリコン基板露出領域41と、複数の島状になった活性シリコン層領域42、43とを有する。図10においては、独立した2つの活性シリコン層領域42、43が形成されている。以後、両者を区別するときには、第1の活性シリコン層領域42、第2の活性シリコン層領域43と呼ぶこととする。
実施例10に係る半導体装置50dにおいては、支持シリコン基板露出領域に制御回路20dが形成され、活性シリコン層領域42、43に出力回路10d、10eが形成される。つまり、今までの実施例とは逆に、高耐圧のトランジスタ素子を有する出力回路10d、10eが活性シリコン層領域42、43に配置され、通常の数〔V〕レベルの低耐圧のトランジスタ素子が支持シリコン基板露出領域41に形成される。
例えば、出力回路10d、10eが、数100〔V〕レベルの高耐圧素子と、数1000〔V〕レベルの超高耐圧素子の双方を有し、それらを駆動したい場合には、図10に示すような構成とし、独立した出力回路10d、10eを複数設けるようにしてもよい。
図10において、数100〔V〕レベルの高耐圧素子が形成された第1の活性シリコン層領域42と、数1000〔V〕レベルの超高耐圧素子が形成された第2の活性シリコン層領域43とは、エッチングされた空間45を隔てて、電気的には完全に分離されている。また、今までの実施例と同様に、第1の活性シリコン層領域42及び第2の活性シリコン層領域43の双方とも、酸化膜32により、支持シリコン基板31とは完全に電気的に分離されている。よって、第1の活性シリコン層42には、数100〔V〕の高耐電圧を有する高耐圧素子を用いて出力回路10dを形成し、第2の活性シリコン層43には、数1000〔V〕の超高耐電圧を有する超高耐圧素子を用いて出力回路10eを別個独立に1つのSOI基板30上に形成することが可能となる。
このように、電気的に分離された活性シリコン層領域42、43を複数形成し、別個独立の耐電圧レベルの異なる半導体素子を形成するようにしてもよい。この場合、出力回路10d内に形成される高耐圧トランジスタ素子と、出力回路10e内に形成される超高耐圧トランジスタ素子は、各々第1の活性シリコン領域42と第2の活性シリコン領域43内で完結させる必要があるので、横型構造のパワーMOSトランジスタ25又はIGBTが形成されることになる。よって、例えば、パワーMOSトランジスタ25が適用される場合には、ゲート11、ソース12a、ドレイン13aの総ての電極が、活性シリコン領域42、43の表面に設けられる構成となる。また、高耐圧素子及び超高耐圧素子には、パワーMOSトランジスタ25及びIGBTの他、CMOSが適用されてもよいことは、今までの実施例と同様である。
また、支持シリコン基板31に形成される制御回路20dに用いられるトランジスタ素子については、縦型構造であっても横型構造であってもよいが、数〔V〕の耐電圧であることを考慮すると、横型構造で形成されてよい。制御回路20dは、高耐圧素子を有する出力回路10dと、超高耐圧素子を有する出力回路10eの双方を制御駆動する。また、必要に応じて、支持シリコン基板露出領域41にLOCOSを形成し、横方向に制御回路20dを分離し、出力回路10dを駆動制御する制御回路20dと、出力回路10eを駆動制御する制御回路(図示せず)を別個独立に設けることも可能である。
このように、実施例10に係る半導体装置50dによれば、耐電圧レベルの異なる出力回路10d、10eを複数設け、幅広い電圧範囲で出力回路10d、10eを構成、制御することができる。これにより、広い範囲の出力電圧での駆動制御が要求される電源制御回路は、モータ等のアクチュエータに幅広く対応することが可能となる。
[変形例1]
図11は、変形例1に係る結晶構造のSOI基板30aの断面構成の一例を示した図である。実施例1〜6においては、支持シリコン基板31、酸化膜32及び活性シリコン層33からなるSOI基板30を用いて半導体装置50、50a〜50dを構成した例について説明したが、図11に示す結晶構造を有するSOI基板30aに対しても、本実施例に係る半導体装置50、50a〜50dを適用することができる。
図11は、変形例1に係る結晶構造のSOI基板30aの断面構成の一例を示した図である。実施例1〜6においては、支持シリコン基板31、酸化膜32及び活性シリコン層33からなるSOI基板30を用いて半導体装置50、50a〜50dを構成した例について説明したが、図11に示す結晶構造を有するSOI基板30aに対しても、本実施例に係る半導体装置50、50a〜50dを適用することができる。
図11において、SOI基板30aは、支持シリコン基板31の上面に酸化膜32が積層され、酸化膜32の上面に活性シリコン層33が積層されている点では、今まで説明したSOI基板30と同様であるが、支持シリコン基板31の上面領域に、エピタキシャル層34が形成されている点で、今までのSOI基板30と異なっている。
このように、支持シリコン基板31の一部に、エピタキシャル層34を設けるようにしてもよい。エピタキシャル層34を設け、またその厚さを調整することにより、支持シリコン基板31の支持シリコン基板露出領域41に形成される高耐圧トランジスタ素子の耐圧を調整することができる。具体的には、エピタキシャル層34の厚さを厚くすることにより、支持シリコン基板露出領域41に形成されるパワーMOSトランジスタ25等の高耐圧半導体素子の耐圧を高めることができる。
このように、SOI基板30の支持シリコン基板31の上面にエピタキシャル層34が形成された結晶構造のSOI基板30aを用いて、実施例1〜6に係る半導体装置50、50a〜50dを構成するようにしてもよい。出力回路10、10a〜10c及び制御回路20dの耐電圧を増加させることができる。
[変形例2]
図12は、変形例2に係る結晶構造のSOI基板30bの断面構成の一例を示した図である。図12においても、変形例1と同様に、支持シリコン基板31、酸化膜32及び活性シリコン層33を含むSOI基板30にエピタキシャル層34が設けられているが、変形例2においては、活性シリコン層33の表面領域にエピタキシャル層34が設けられている。
図12は、変形例2に係る結晶構造のSOI基板30bの断面構成の一例を示した図である。図12においても、変形例1と同様に、支持シリコン基板31、酸化膜32及び活性シリコン層33を含むSOI基板30にエピタキシャル層34が設けられているが、変形例2においては、活性シリコン層33の表面領域にエピタキシャル層34が設けられている。
このように、活性シリコン層33の表面にエピタキシャル層34を設けた結晶構造を有する基板30bに、実施例1〜6に係る半導体装置50、50a〜50dを適用するようにしてもよい。エピタキシャル層34の役割は、変形例1で説明した通りであり、エピタキシャル層34を厚くすることにより、活性シリコン層33に形成されるトランジスタ素子の耐圧を高めることができる。
これにより、実施例1〜6に係る制御回路20、20a〜20c及び出力回路10d、10eの耐圧を高めることができる。特に、実施例6に係る半導体装置50dにおいては、活性シリコン層33に高耐圧素子及び超高耐圧素子を有する出力回路10d、10eを形成するので、耐圧向上による効果が得られる。
このように、SOI基板30の表面40の活性シリコン層33の上面領域に、エピタキシャル層34が形成された結晶構造を有するSOI基板30bに、本実施例に係る半導体装置50、50a〜50dを適用してもよい。
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
10、10a、10b、10c、10d、10e 出力回路
11、21 ゲート
12 不純物拡散層
12a、22 ソース
13 裏面電極
13a、23 ドレイン
15 パワーMOSトランジスタ
20、20a、20b、20c、20d 制御回路
25 MOSトランジスタ
30、30a、30b SOI基板
31 支持シリコン基板
32 酸化膜
33 活性シリコン層
34 エピタキシャル層
40 表面
41 支持シリコン基板露出領域
42、43 活性シリコン層領域
50、50a、50b、50c、50d 半導体装置
11、21 ゲート
12 不純物拡散層
12a、22 ソース
13 裏面電極
13a、23 ドレイン
15 パワーMOSトランジスタ
20、20a、20b、20c、20d 制御回路
25 MOSトランジスタ
30、30a、30b SOI基板
31 支持シリコン基板
32 酸化膜
33 活性シリコン層
34 エピタキシャル層
40 表面
41 支持シリコン基板露出領域
42、43 活性シリコン層領域
50、50a、50b、50c、50d 半導体装置
Claims (8)
- 支持シリコン基板の上面に酸化膜が積層され、該酸化膜の上面に活性シリコン層が積層されたSOI基板に形成された半導体装置であって、
前記SOI基板の表面は、前記支持シリコン基板が露出した支持シリコン基板露出領域と、前記活性シリコン層が形成された活性シリコン層領域とを有し、
前記支持シリコン基板露出領域又は前記活性シリコン層領域の一方には出力回路が形成され、他方には該出力回路を駆動制御する制御回路が形成されたことを特徴とする半導体装置。 - 前記出力回路は、パワーMOSトランジスタ又はIGBTを含み、
前記制御回路は、MOSトランジスタを含むことを特徴とする請求項1に記載の半導体装置。 - 前記出力回路は、前記支持シリコン基板露出領域に形成され、
前記パワーMOSトランジスタ又は前記IGBTは、前記支持シリコン基板の裏面に形成された電極を有する縦型構造であることを特徴とする請求項2に記載の半導体装置。 - 前記出力回路は、前記活性シリコン層領域に形成され、
前記パワーMOSトランジスタ又は前記IGBTは、前記活性シリコン層領域の表面にのみ電極を有する横型構造であることを特徴とする請求項2に記載の半導体装置。 - 電気的に分離された前記活性シリコン層領域を複数有し、
複数の前記活性シリコン層領域は、各出力回路において耐電圧の異なる前記パワーMOSトランジスタ又は前記IGBTを含むことを特徴とする請求項4に記載の半導体装置。 - 前記MOSトランジスタは、CMOSを含むことを特徴とする請求項2乃至5のいずれか一項に記載の半導体装置。
- 前記パワーMOSトランジスタは、CMOSを含むことを特徴とする請求項2乃至6のいずれか一項に記載の半導体装置。
- 前記パワーMOSトランジスタ又は前記IGBTは、200V以上5000V以下の耐電圧を有することを特徴とする請求項2乃至7のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008318362A JP2010141244A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008318362A JP2010141244A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010141244A true JP2010141244A (ja) | 2010-06-24 |
Family
ID=42351089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008318362A Pending JP2010141244A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010141244A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103035642A (zh) * | 2011-09-29 | 2013-04-10 | 瑞萨电子株式会社 | 半导体器件以及使用该半导体器件的SiP器件 |
JP2018511168A (ja) * | 2015-02-27 | 2018-04-19 | ディー スリー セミコンダクター エルエルシー | 縦型電力装置内の表面装置 |
JP2019186448A (ja) * | 2018-04-13 | 2019-10-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02218159A (ja) * | 1989-02-17 | 1990-08-30 | Nissan Motor Co Ltd | 半導体基板の製造方法 |
JPH04251979A (ja) * | 1991-01-09 | 1992-09-08 | Sony Corp | 高耐圧トランジスタ |
JPH0521706A (ja) * | 1991-07-11 | 1993-01-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH0778986A (ja) * | 1993-09-09 | 1995-03-20 | Nec Corp | 半導体装置の製造方法 |
JPH0864686A (ja) * | 1994-08-25 | 1996-03-08 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
JPH08330581A (ja) * | 1995-06-02 | 1996-12-13 | Nippondenso Co Ltd | 半導体装置 |
JPH10256542A (ja) * | 1997-03-12 | 1998-09-25 | Toshiba Corp | 半導体装置 |
JPH11238854A (ja) * | 1998-02-23 | 1999-08-31 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2001103971A (ja) * | 1999-10-07 | 2001-04-17 | Kaneaki Endo | 電磁界および放射線生体影響の測定方法 |
JP2001516156A (ja) * | 1997-09-10 | 2001-09-25 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 半導体構成素子 |
JP2002299591A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
JP2005311006A (ja) * | 2004-04-21 | 2005-11-04 | Toyota Motor Corp | 半導体装置およびその製造方法 |
JP2007207825A (ja) * | 2006-01-31 | 2007-08-16 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
JP2007305942A (ja) * | 2006-05-15 | 2007-11-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
2008
- 2008-12-15 JP JP2008318362A patent/JP2010141244A/ja active Pending
Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02218159A (ja) * | 1989-02-17 | 1990-08-30 | Nissan Motor Co Ltd | 半導体基板の製造方法 |
JPH04251979A (ja) * | 1991-01-09 | 1992-09-08 | Sony Corp | 高耐圧トランジスタ |
JPH0521706A (ja) * | 1991-07-11 | 1993-01-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH0778986A (ja) * | 1993-09-09 | 1995-03-20 | Nec Corp | 半導体装置の製造方法 |
JPH0864686A (ja) * | 1994-08-25 | 1996-03-08 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
JPH08330581A (ja) * | 1995-06-02 | 1996-12-13 | Nippondenso Co Ltd | 半導体装置 |
JPH10256542A (ja) * | 1997-03-12 | 1998-09-25 | Toshiba Corp | 半導体装置 |
JP2001516156A (ja) * | 1997-09-10 | 2001-09-25 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 半導体構成素子 |
JPH11238854A (ja) * | 1998-02-23 | 1999-08-31 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2001103971A (ja) * | 1999-10-07 | 2001-04-17 | Kaneaki Endo | 電磁界および放射線生体影響の測定方法 |
JP2002299591A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
JP2005311006A (ja) * | 2004-04-21 | 2005-11-04 | Toyota Motor Corp | 半導体装置およびその製造方法 |
JP2007207825A (ja) * | 2006-01-31 | 2007-08-16 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
JP2007305942A (ja) * | 2006-05-15 | 2007-11-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103035642A (zh) * | 2011-09-29 | 2013-04-10 | 瑞萨电子株式会社 | 半导体器件以及使用该半导体器件的SiP器件 |
JP2013074230A (ja) * | 2011-09-29 | 2013-04-22 | Renesas Electronics Corp | 半導体装置及びそれを用いたSiPデバイス |
US9035360B2 (en) | 2011-09-29 | 2015-05-19 | Renesas Electronics Corporation | Semiconductor device and SiP device using the same |
US9337187B2 (en) | 2011-09-29 | 2016-05-10 | Renesas Electronics Corporation | Semiconductor device |
JP2018511168A (ja) * | 2015-02-27 | 2018-04-19 | ディー スリー セミコンダクター エルエルシー | 縦型電力装置内の表面装置 |
JP2019186448A (ja) * | 2018-04-13 | 2019-10-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5217348B2 (ja) | 半導体装置 | |
JP4206543B2 (ja) | 半導体装置 | |
JP3575908B2 (ja) | 半導体装置 | |
US7582946B2 (en) | Semiconductor device with multi-trench separation region and method for producing the same | |
JP2008004790A (ja) | スタンダードセル | |
JP5040387B2 (ja) | 半導体装置 | |
US20080135932A1 (en) | Semiconductor device and method for manufacturing same | |
US7935992B2 (en) | Transistor, display driver integrated circuit including a transistor, and a method of fabricating a transistor | |
JP2006148058A (ja) | 半導体装置 | |
JP2018190760A (ja) | 半導体装置 | |
JP2008270377A (ja) | 半導体装置およびそれを用いたプラズマディスプレイ駆動用半導体集積回路装置 | |
JP2010141244A (ja) | 半導体装置 | |
JPH10189950A (ja) | 高耐圧集積回路 | |
JP2012079799A (ja) | 半導体装置 | |
JP2005354023A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4571108B2 (ja) | 誘電体分離型半導体装置及びその製造方法 | |
JP2008288476A (ja) | 高耐圧ic | |
JP5672500B2 (ja) | 半導体装置 | |
WO2021079511A1 (ja) | 半導体装置 | |
JPH11145313A (ja) | 半導体装置 | |
JPH01253265A (ja) | 半導体装置 | |
JP5135978B2 (ja) | 高電圧ic | |
JP2007235120A (ja) | 半導体装置 | |
US6639294B2 (en) | Semiconductor device having a device formation region protected from a counterelectromotive force | |
JP7046200B2 (ja) | 半導体モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110912 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130416 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130418 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130813 |