JP2005311006A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】低耐圧素子領域と高耐圧素子領域とを混載するとともに高耐圧素子領域にリサーフ技術を利用した半導体装置であって，それぞれの素子特性を損なうことなく容易に製造することができる半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置１００は，Ｐ型半導体基板１とＮ型バルク層２とが貼り合わされた構造を有している。また，半導体装置１００のＮ型バルク層２側の表面には，高耐圧ＮＭＯＳ１０と低耐圧ＮＭＯＳ２０とが設けられている。すなわち，半導体装置１００には，低耐圧素子領域と高耐圧素子領域とが混載されている。また，半導体装置１００には，低耐圧素子領域であって，Ｐ型半導体基板１とＮ型バルク層２との間に中空領域３０が設けられている。また，中空領域３０は，Ｐ型半導体基板１のうちの低耐圧素子領域内全体にわたって設けられている。
【選択図】 図１

Description

本発明は，低耐圧素子領域と高耐圧素子領域とを混載するとともに高耐圧素子領域にリサーフ技術を利用した半導体装置およびその製造方法に関する。さらに詳細には，低耐圧素子および高耐圧素子のそれぞれ特性を損なうことのない半導体装置およびその製造方法に関するものである。

従来から，低耐圧素子領域と高耐圧素子領域とを混載した半導体装置がパワーデバイス等に広く利用されている。図５は，低耐圧素子領域と高耐圧素子領域とを混載した半導体装置の一例を示す図である。この半導体装置９００には，Ｐ型半導体基板１上にＮ型エピタキシャル層２が形成されている。さらに，半導体装置９００のＮ型エピタキシャル層２には，ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）が設けられている。具体的に，図５に示した半導体装置９００では，高耐圧素子領域に高耐圧ＮＭＯＳ１０が，低耐圧素子領域に低耐圧ＮＭＯＳ２０がそれぞれ設けられている。

さらに，高耐圧ＮＭＯＳ１０には，ボディＰ領域３と，ソースＮ領域４と，ドレインＮ領域５と，ゲート酸化膜６と，ゲート電極７と，ボディコンタクト拡散Ｐ領域８と，ドレイン電界緩和Ｎ領域９とが設けられている。また，低耐圧ＮＭＯＳ２０には，ウェルＰ領域２３と，ソースＮ領域２４と，ドレインＮ領域２５と，ゲート酸化膜２６と，ゲート電極２７と，ウェルコンタクト拡散Ｐ領域２８とが設けられている。この他，半導体装置９００には，Ｐ型シンカ拡散層１１，トレンチ絶縁隔壁１２，フィールド酸化膜１３等が設けられている。

このように低耐圧素子領域と高耐圧素子領域とが混載された半導体装置９００では，高耐圧素子領域にリサーフ技術が広く利用されている。リサーフ技術を利用して半導体装置を構成するには，Ｎ型エピタキシャル層２の厚み（膜厚）とその不純物濃度との積を所定値以下とする必要がある。一般的には，その積を１．０×１０¹²ｃｍ^-2以下とすることによりリサーフ構造の効果として高耐圧化が実現される。

具体的に，リサーフ構造を有する半導体装置を設計する際には，前記したリサーフ構造の条件を成立させるために次のようなことを考慮する。すなわち，高耐圧素子領域については，Ｐ型半導体基板１とＮ型エピタキシャル層２との間に逆バイアスを印加したときに，Ｎ型エピタキシャル層２を完全に空乏化するようにＮ型エピタキシャル層２の不純物濃度と膜厚とを調整する必要がある。一方，低耐圧素子領域については，その逆バイアス印加時のパンチスルーを回避するため，次のようなことを考慮する。すなわち，低耐圧素子領域のＮ型エピタキシャル層２内において，Ｐ型半導体基板１とのＰＮ接合から広がる空乏層と，ウェルＰ領域２３とのＰＮ接合から広がる空乏層とが接しないように調節する必要がある。

なお，リサーフ技術については，例えば，J.A. Apples and H.M.J.Vaes,"High Voltage Thin Layer Devices(Resurf Device)",1979 IEEE に開示されている。

また，リサーフ技術を利用した半導体装置としては，例えば特許文献１に開示されたものがある。この半導体装置では，低耐圧素子領域におけるＮ型エピタキシャル層の膜厚と高耐圧素子領域におけるＮ型エピタキシャル層の膜厚とを異にしている。すなわち，Ｎ型エピタキシャル層の膜厚を領域ごとに調節することにより，各領域の特性変動を抑えることができるとしている。

この他，例えば高耐圧のパワーデバイスと低耐圧の制御回路素子とを混載した半導体装置が特許文献２に開示されている。この半導体装置の製造過程では，シリコン基板の一部に熱酸化法あるいはＣＶＤ法によって絶縁膜を形成する。その後，研磨あるいはエッチングにより基板表面を平坦化する。そして，平坦化されたシリコン基板上に他のシリコン基板を貼り合わせ，その後に素子を作り込む。すなわち，ＳＯＩ構造となっている部位には低耐圧素子を，それ以外の部位では高耐圧素子を作り込む。すなわち，特許文献２に開示されている半導体装置は，部分ＳＯＩ構造を有している。この他，例えば特許文献３にも部分ＳＯＩ構造を有する半導体装置の製造方法が開示されている。
特開平９−１８６２４１号公報 特許第３０１４０１２号公報 特許第２７７０８０８号公報

しかしながら，前記した特許文献１に記載した半導体装置には，次のような問題があった。すなわち，低耐圧素子領域と高耐圧素子領域とでＮ型エピタキシャル層の膜厚を異にしている。そのため，Ｎ型エピタキシャル層２の一部をエッチングする等の工程が必要である。また，Ｎ型エピタキシャル層２の表面に段差が生じることから，高耐圧素子領域中の素子と低耐圧素子領域中の素子とを同一の工程で作成することが困難である。その結果，製造工程の増加を招く。

また，前記した特許文献２あるいは特許文献３に記載した半導体装置のように部分ＳＯＩ構造を有する，すなわち埋め込み酸化膜を低耐圧素子領域に設けることにより低耐圧素子領域のパンチスルーを抑制することが考えられる。しかしながら，このような半導体装置の製造工程では，シリコン基板を貼り合わせる前に部分的に酸化膜を形成する工程が必要である。すなわち，特許文献２では，熱酸化法あるいはＣＶＤ法によって絶縁膜を形成している。また，特許文献３では，選択酸化法（ＬＯＣＯＳ法）によって絶縁膜を形成している。また，ゲッタリング等の追加処理を行う必要もある。そのため，製造工程が複雑であるとともに製造に時間がかかる。

本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，低耐圧素子領域と高耐圧素子領域とを混載するとともに高耐圧素子領域にリサーフ技術を利用した半導体装置であって，それぞれの素子特性を損なうことなく容易に製造することができる半導体装置およびその製造方法を提供することにある。

この課題の解決を目的としてなされた半導体装置は，高耐圧素子領域と低耐圧素子領域とを備えた半導体装置であって，第１導電型の半導体基板と，半導体基板と接合し，高耐圧素子領域をなす第２導電型の第１領域と，第１領域と一体であるとともに半導体基板の上方に位置し，低耐圧素子領域をなす第２導電型の第２領域とを備え，第２領域と半導体基板とは，中空領域を挟んで対向していることを特徴とするものである。

すなわち，本発明の半導体装置では，第１導電型の半導体基板と第２導電型の第１領域とを接合させ，第１領域に高耐圧素子を形成している。そして，高耐圧素子領域では，リサーフ構造を成立させるように第１領域の膜厚が設計されている。具体的には，第１領域の厚さと第１領域の不純物濃度との積が１．０×１０¹²ｃｍ^-2以下となっている。これにより，逆バイアス印加時に第１領域を空乏化することができ，高耐圧素子領域の高耐圧化を確実に図ることができる。

一方，本発明の半導体装置では，第１導電型の半導体基板と第２導電型の第２領域との間に中空領域を設け，第２領域に低耐圧素子を形成している。すなわち，低耐圧素子領域では，第１導電型の半導体基板と第２導電型の第２領域とが中空領域によって隔離されている。そのため，逆バイアス印加時に，第２領域内では半導体基板側の界面から空乏層が広がらない。よって，パンチスルーが回避される。従って，本発明の半導体装置は，高耐圧素子領域ではリサーフ構造の成立条件を満たすとともに低耐圧素子領域ではパンチスルーを回避することが可能である。また，パンチスルーが回避されることに伴って，第１領域の膜厚の設計が容易になる。

また，本発明の別の半導体装置は，高耐圧素子領域と低耐圧素子領域とを備えた半導体装置であって，第１導電型の半導体基板と，半導体基板と接合し，高耐圧素子領域をなす第２導電型の第１領域と，第１領域と一体であるとともに半導体基板の上方に位置し，低耐圧素子領域をなす第２導電型の第２領域と，絶縁物で充填された絶縁領域とを備え，第２領域と半導体基板とは，絶縁領域を挟んで対向していることを特徴とするものである。

本発明の半導体装置では，第１導電型の半導体基板と第２導電型の第２領域との間に絶縁領域を設けてもよい。すなわち，第１導電型の半導体基板と第２導電型の第２領域とを絶縁領域によって隔離してもよい。このように構成しても第２領域では空乏層が広がらず，パンチスルーが回避される。なお，絶縁領域は，第１導電型の半導体基板と第２導電型の第２領域とを絶縁するものであればよく，例えばシリコン酸化物，シリコン窒化物等が適用可能である。

また，絶縁領域は，半導体基板と第２領域との少なくとも一方に酸素イオンを注入し，その後のアニール処理により形成された酸化シリコンの領域であることとするとよりよい。すなわち，イオン注入およびその後の熱拡散処理によって絶縁領域を形成することにより，ＣＶＤ法やＬＯＣＯＳ法によって絶縁膜を形成する場合と比較して少ない工程で絶縁領域を形成することができる。よって，本発明の半導体装置は，製造工程の簡素化に伴うコストダウンを図ることができる。

また，本発明の半導体装置は，第１領域と第２領域との境界に位置し，第１領域と第２領域とを隔離するトレンチ部を有することとするとよりよい。すなわち，第１領域と第２領域との境界にトレンチ部を設けることにより，第１領域からは第２領域に向けて広がる空乏層の伸びを，あるいは第２領域からは第１領域に向けて広がる空乏層の伸びを遮断することができる。従って，他の領域に形成された空乏層の影響が回避され，パンチスルーが抑制される。

また，本発明の半導体装置の製造方法は，高耐圧素子領域と低耐圧素子領域とを備えた半導体装置の製造方法であって，第１導電型の第１半導体基板の主表面側の一部を掘り下げる掘下げ形成工程と，掘下げ形成工程にて第１半導体基板を掘り下げた後に，第１半導体基板の主表面と第２導電型の第２半導体基板の一面とを貼り合わせる貼り合わせ工程と，第１半導体基板と第２半導体基板とのいずれか一方を所望の膜厚に研磨する研磨工程と，貼り合わせ工程にて第１半導体基板と第２半導体基板とを貼り合わせた後に，研磨工程にて研磨された半導体基板の表面のうち，掘下げ形成工程にて掘り下げられた部分と板面方向が同じ部位については低耐圧素子を形成し，それ以外の部位については高耐圧素子を形成する素子形成工程とを含んでいる。

すなわち，本発明の半導体装置の製造方法では，掘下げ形成工程にて第１導電型の第１半導体基板の主表面側の一部を掘り下げている。このとき掘り下げる部位は，半導体装置となったときに低耐圧素子領域に位置する部分である。その後，第２導電型の第２半導体基板を用意し，貼り合わせ工程にて第１半導体基板と第２半導体基板とを貼り合わせている。これにより，第１半導体基板と第２半導体基板との間に中空領域が設けられる。この中空領域によって第１半導体基板と第２半導体基板との間の一部が隔離される。また，研磨工程にて第１半導体基板と第２半導体基板とのいずれか一方を所望の膜厚に研磨している。すなわち，半導体素子を形成する半導体基板を所望の厚さに研磨する。具体的には，半導体基板の厚さとその半導体基板の不純物濃度との積が１．０×１０¹²ｃｍ^-2以下である条件を満たす厚さに研磨する。この半導体基板の研磨は，第１半導体基板と第２半導体基板との貼り合わせ後であっても貼り合わせ前であってもよい。これにより，リサーフ構造の成立条件を満たす半導体基板が出来上がる。なお，ここでいう研磨は半導体基板を所望の厚さに調節する作業のことであり，例えば切削加工であってもよい。その後，素子形成工程にて中空領域上に設けられた半導体領域に低耐圧素子を形成する。これにより，低耐圧素子が形成された半導体領域ではパンチスルーが回避される。

また，研磨工程では，同一の半導体基板上を領域によって分け隔てることなく研磨する。そのため，高耐圧素子領域と低耐圧素子領域との間での平坦性が高い。よって，研磨工程後の素子形成工程では，標準的な製造プロセスにて半導体素子を製造することができる。従って，製造プロセスが簡易である。

また，本発明の半導体装置の別の製造方法は，高耐圧素子領域と低耐圧素子領域とを備えた半導体装置の製造方法であって，第１導電型の第１半導体基板の主表面側の一部に絶縁領域を形成する絶縁領域形成工程と，絶縁領域形成工程にて絶縁領域を形成した後に，第１半導体基板の主表面と第２導電型の第２半導体基板の一面とを貼り合わせる貼り合わせ工程と，第１半導体基板と第２半導体基板とのいずれか一方を所望の膜厚に研磨する研磨工程と，貼り合わせ工程にて第１半導体基板と第２半導体基板とを貼り合わせた後に，研磨工程にて研磨された半導体基板の表面のうち，絶縁領域形成工程にて形成した絶縁領域と板面方向が同じ部位については低耐圧素子を形成し，それ以外の部位については高耐圧素子を形成する素子形成工程とを含んでいる。

本発明の半導体装置の製造方法では，絶縁領域形成工程にて第１導電型の第１半導体基板の主表面側の一部に絶縁領域を形成し，その絶縁領域上の半導体領域に低耐圧素子を形成することとしてもよい。すなわち，部分ＳＯＩ構造を設けてもよい。この絶縁領域によって第１半導体基板と第２半導体基板との間の一部を隔離しても，低耐圧素子領域でのパンチスルーが回避される。

また，絶縁領域形成工程では，半導体基板と半導体基材との少なくとも一方の表面から酸素イオンを注入し，その後のアニール処理により酸化シリコンの絶縁領域を形成することとするとよりよい。すなわち，本発明の絶縁領域形成工程では，酸素イオンを注入することにより，より簡便に酸化シリコンの絶縁領域を形成している。ＣＶＤ法やＬＯＣＯＳ法にて部分的に絶縁膜を形成する場合には，一旦，酸化膜の形成箇所へのエッチング，基板全面への絶縁膜の形成，エッチバック等の複雑な工程を経なければならない。また，絶縁膜形成後に平坦化処理も必要となる。一方，本発明では，酸化膜の形成箇所へのイオン注入，その後の熱処理により形成可能である。よって，ＣＶＤ法等によって絶縁膜を形成する方法と比較して，容易に部分ＳＯＩ構造を形成することができる。

本発明によれば，低耐圧素子領域について，半導体基板とその半導体基板と異なる導電型の半導体基板との間に中空領域あるいは絶縁領域を設けている。これにより，低耐圧素子領域中のパンチスルーを回避することができる。そして，低耐圧素子領域中のパンチスルーを回避できているため，高耐圧素子領域におけるリサーフ構造の設計が容易となる。すなわち，高耐圧素子領域の高耐圧化を容易に図ることができる。よって，半導体基材上に低耐圧素子領域と高耐圧素子領域とを混載するとともに高耐圧素子領域にリサーフ技術を利用した半導体装置であって，それぞれの素子特性を損なうことなく容易に製造することができる半導体装置およびその製造方法が実現されている。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，電気自動車等に車載されるパワーデバイスに本発明を適用したものである。

［第１の形態］
第１の形態に係る半導体装置１００は，図１の断面図に示す構造を有している。すなわち，半導体装置１００は，Ｐ型半導体基板１とＮ型バルク層２とが貼り合わされた構造を有している。Ｐ型半導体基板１は，不純物濃度が６．０×１０¹³ｃｍ^-3程度，膜厚が３００μｍ程度の半導体基板である。一方，Ｎ型バルク層２は，不純物濃度が３．０×１０¹⁴ｃｍ^-3程度，膜厚が３０μｍ程度の半導体基材である。また，半導体装置１００は，低耐圧素子領域（３〜３５Ｖ系）と高耐圧素子領域（１０００〜１５００Ｖ系）とが混載されたものである。そして，半導体装置１００のＮ型エピタキシャル層２には，ＬＤＭＯＳやＣＭＯＳが設けられている。具体的に，図１に示した半導体装置１００では，高耐圧素子領域に高耐圧ＮＭＯＳ１０が，低耐圧素子領域に低耐圧ＮＭＯＳ２０がそれぞれ設けられている。

また，半導体装置１００中の高耐圧素子領域は，高耐圧化を図るためにリサーフ構造をなしている。リサーフ構造の効果は，Ｎ型バルク層２の膜厚とＮ型バルク層２の不純物濃度との積を１．０×１０¹²ｃｍ^-2以下とすることで得られる。本形態の半導体装置１００では，その積が９．０×１０¹¹ｃｍ^-2＝３．０×１０¹⁴ｃｍ^-3（不純物濃度）×３０μｍ（膜厚）であるため，リサーフ構造の効果が十分に得られる。なお，Ｎ型バルク層２の膜厚および不純物濃度は，リサーフ技術の効果が得られる値であればよく，本形態の値に限るものではない。

また，高耐圧ＮＭＯＳ１０には，ボディＰ領域３と，ソースＮ領域４と，ドレインＮ領域５と，ゲート酸化膜６と，ゲート電極７と，ボディコンタクト拡散Ｐ領域８と，ドレイン電界緩和Ｎ領域９とが設けられている。このような構造を有する高耐圧ＮＭＯＳ１０では，ゲート電極７への電圧印加によりボディＰ領域３にチャネル効果を生じさせ，もってソースＮ領域４とドレインＮ領域５との間の導通をコントロールしている。

また，低耐圧ＮＭＯＳ２０には，ウェルＰ領域２３と，ソースＮ領域２４と，ドレインＮ領域２５と，ゲート酸化膜２６と，ゲート電極２７と，ウェルコンタクト拡散Ｐ領域２８とが設けられている。このような構造を有する低耐圧ＮＭＯＳ２０では，ゲート電極２７への電圧印加によりウェルＰ領域２３にチャネル効果を生じさせ，もってソースＮ領域２４とドレインＮ領域２５との間の導通をコントロールしている。

また，半導体装置１００の低耐圧素子領域では，Ｐ型半導体基板１とＮ型バルク層２との間に空洞の中空領域３０が設けられている。中空領域３０は，低耐圧素子領域内全体にわたって設けられている。そのため，低耐圧素子領域では，Ｐ型半導体基板１とＮ型バルク層２とが中空領域３０を挟んで隔離されており，互いに接していない。この他，半導体装置１００には，Ｐ型シンカ拡散層１１，トレンチ絶縁隔壁１２，フィールド酸化膜１３等が設けられている。このトレンチ絶縁隔壁１２によって，高耐圧素子領域と低耐圧素子領域とが隔離される。

続いて，半導体装置１００の製造プロセスについて，特に中空領域３０の製造プロセスを中心にして説明する。半導体装置１００の製造では，図２の（Ａ）に示すようにＰ型の半導体基板１を出発基板とする。この半導体基板１は，図１に示した半導体装置１００のＰ型半導体基板１に相当する。

半導体装置１００の製造では，先ず図２の（Ｂ）に示すように半導体基板１の主表面を酸素雰囲気中で熱酸化し，シリコン酸化膜４０を形成する。次に，図２の（Ｃ）に示すように高耐圧素子領域を覆うレジスト４１を形成する。次に，図２の（Ｄ）に示すようにドライエッチングにて低耐圧素子領域内に位置するシリコン酸化膜４０を除去する。さらに，半導体基板１の主表面に対してドライエッチングを行うことにより半導体基板１の一部に凹部３５を形成する。すなわち，半導体基板１中の低耐圧素子領域について，その表面を掘り下げ，高耐圧素子領域との間で表面に段差を設ける。なお，エッチングの手段としては，例えば高選択比エッチングが可能なＲＩＥ（反応性イオンエッチング）法を用いる。また，エッチングガスは，エッチングされる材料により適宜選択される。

次に，図２の（Ｅ）に示すようにウェットエッチングにてレジスト４１の除去，さらにはシリコン酸化膜４０の除去を行う。エッチング反応液は，エッチングされる材料により適宜選択される。次に，図２の（Ｆ）に示すようにＮ型の半導体バルク基材２を用意し，その半導体バルク基材２の一方の面と半導体基板１の主表面，すなわち凹部３５が設けられた面とを貼り合わせる。これにより，半導体基板１と半導体バルク基材２との間に空洞の中空領域３０が設けられる。その後，この半導体バルク基材２をリサーフ構造が成立する膜厚まで研磨する。このとき，高耐圧素子領域と低耐圧素子領域とで分けて研磨するのではなく，半導体バルク基材２全体をまとめて研磨する。研磨後の半導体バルク基材２は，図１に示した半導体装置１００のＮ型バルク層２に相当する。

その後，半導体バルク基材２の高耐圧素子領域に高耐圧ＮＭＯＳ１０を，低耐圧素子領域に低耐圧ＮＭＯＳ２０を作り込む。これにより，図１に示した半導体装置１００が出来上がる。すなわち，Ｐ型半導体基板１とＮ型バルク層２とを隔離する中空領域３０を有するとともに，高耐圧素子領域と低耐圧素子領域とが混載された半導体装置が製造される。

本形態の半導体装置１００は，次のような特性を有している。すなわち，リサーフ構造を成立させるために，高耐圧素子領域では，逆バイアスの印加時にＮ型エピタキシャル層２内を空乏化する必要がある。一方，低耐圧素子領域では，その逆バイアス印加時に，パンチスルーを抑制する必要がある。そこで，本形態の絶縁ゲート型半導体装置１００のうち，低耐圧素子領域中のＰ型半導体基板１とＮ型バルク層２との間に中空領域３０を設けている。これにより，低耐圧素子領域におけるＮ型バルク層２内の空乏化を抑制している。つまり，低耐圧素子領域中のＮ型バルク層２内では，ウェルＰ領域２３とのＰＮ接合からの空乏層は広がるが，中空領域３０との界面からは殆ど形成されない。そのため，低耐圧素子領域中のパンチスルーを抑制することができる。これに伴って高耐圧素子領域の設計では，低耐圧素子領域でのパンチスルー条件を殆ど考慮することなく，リサーフ構造の成立条件を満たすＮ型バルク層２の設計を行うことができる。従って，本形態の半導体装置１００は，設計が容易である。

また，本形態の絶縁ゲート型半導体装置１００は，半導体バルク基材２全面をまとめて研磨して形成されることから，高耐圧素子領域と低耐圧素子領域との間で平坦性が高い。そのため，高耐圧素子領域に形成される素子と低耐圧素子領域に形成される素子とを標準の製造プロセスにてまとめて形成することが可能である。従って，素子や回路の設計および製造が容易である。また，中空領域３０の形状に多少のばらつきがあったとしても，高耐圧素子領域における半導体基板１と半導体バルク基材２との接合面には影響しない。そのため，素子の信頼性が高い。

また，本形態の絶縁ゲート型半導体装置１００は，トレンチ絶縁隔壁１２によって，高耐圧素子領域と低耐圧素子領域とを隔離している。すなわち，このトレンチ絶縁隔壁１２によって，高耐圧素子領域からは低耐圧素子領域に向けて広がる空乏層の伸びを遮断している。従って，パンチスルーがより確実に抑制される。

また，本形態の絶縁ゲート型半導体装置１００では，Ｐ型半導体基板１の所望の位置にエッチングを行うだけでＰ型半導体基板１とＮ型バルク層２とを隔離することができている。すなわち，パンチスルーの抑制のための絶縁層等を形成する必要がない。よって，工程の簡略化が図られるとともに製造の短時間化も図られる。さらに，中空領域３０は，Ｐ型半導体基板１とＮ型バルク層２とを隔離していればよく，加工精度は要求されない。さらに，絶縁層を形成する場合と異なり，貼り合わせ面の平坦化処理やゲッタリング処理が要求されない。従って，絶縁ゲート型半導体装置１００は，ＳＯＩ構造にて低耐圧素子領域でのパンチスルーを抑制する半導体素子と比較して製造が容易であるとともに短時間で製造可能である。

なお，第１の形態では，中空領域３０をＰ型半導体基板１に設けているが，Ｎ型バルク層２に設けてもよい。すなわち，製造工程中，Ｎ型の半導体バルク基材２に凹部を設け，そのＮ型の半導体バルク基材２とＰ型の半導体基板１とを貼り合わせてもよい。すなわち，中空領域３０はＰ型半導体基板１とＮ型バルク層２との間に設けてあればよく，Ｐ型半導体基板１とＮ型バルク層２との少なくとも一方の表面をエッチングすることにより作製可能である。

［第２の形態］
第２の形態に係る半導体装置２００は，図３の断面図に示す構造を有している。すなわち，半導体装置２００は，Ｐ型半導体基板１とＮ型バルク層２とが貼り合わされた構造を有している。また，半導体装置２００のＮ型バルク層２側の表面には，高耐圧ＮＭＯＳ１０と低耐圧ＮＭＯＳ２０とが設けられている。すなわち，半導体装置２００には，低耐圧素子領域と高耐圧素子領域とが混載されている。

また，半導体装置２００には，低耐圧素子領域であって，Ｐ型半導体基板１とＮ型バルク層２との間に酸化シリコンの中間絶縁層３１が設けられている。中間絶縁層３１は，Ｐ型半導体基板１のうちの低耐圧素子領域内全体にわたって設けられている。そのため，低耐圧素子領域では，Ｐ型半導体基板１とＮ型バルク層２とが接していない。この点，中空領域３０にてＰ型半導体基板１とＮ型バルク層２とを隔離する第１の形態の半導体装置１００と異なる。

なお，本形態の中間絶縁層３１はシリコン酸化膜であるがこれに限る必要はない。すなわち，Ｐ型半導体基板１とＮ型バルク層２との間を絶縁するものであればよい。例えば，シリコン窒化膜であってもよい。

続いて，半導体装置２００の製造プロセスについて，特に中間絶縁領域３１の製造プロセスを中心にして説明する。半導体装置２００の製造でも，Ｐ型の半導体基板１を出発基板とする。そして，半導体基板１の一方の面を酸化し，そのシリコン酸化膜４０のうちの高耐圧素子領域上にレジスト４１を形成するまでのプロセスは第１の形態と同様である。以下，レジスト形成（図４の（Ｃ））後の製造プロセスについて説明する。

先ず，図４の（Ｄ）に示すように半導体基板１に対して酸素イオンを注入する。イオン注入に際しては，一般的なイオン注入装置を用い，例えば加速電圧２００ｋｅＶ，ドーズ量５．０×１０¹⁷ｃｍ^-2の条件で酸素イオンを注入する。このとき，高耐圧素子領域はレジスト４１により保護されるため，低耐圧素子領域にのみ酸素イオンが注入される。その後，図４の（Ｅ）に示すようにレジスト４１を除去する。

次に，図４の（Ｆ）に示すようにウェットエッチングにてシリコン酸化膜４０を除去する。その後，半導体基板１に対して１３００℃程度でアニールを行う。その結果，シリコンの酸化が促進され，半導体基板１の主表面に酸化シリコンの中間絶縁層３１が形成される。次に，図４の（Ｇ）に示すようにＮ型の半導体バルク基材２を用意し，その半導体バルク基材２の一方の面と半導体基板１の主表面，すなわち中間絶縁膜３１が設けられた面とを貼り合わせる。これにより，半導体基板１と半導体バルク基材２との間に酸化シリコンの中間絶縁領域３１が設けられる。その後，この半導体バルク基材２をリサーフ構造が成立する膜厚まで研磨する。

その後，半導体バルク基材２の高耐圧素子領域に高耐圧ＮＭＯＳ１０を，低耐圧素子領域に低耐圧ＮＭＯＳ２０を作り込む。これにより，図３に示した半導体装置２００が出来上がる。すなわち，中間絶縁層３１を有するとともに，高耐圧素子領域と低耐圧素子領域とが混載された半導体装置が製造される。

本形態の半導体装置２００は，次のような特性を有している。すなわち，酸素イオンはシリコン基板の表面から１０μｍ以上の深さの位置に注入することができない。従って，Ｎ型バルク層２の上から直接深さが３０μｍの位置に酸化シリコン膜である中間絶縁領域３１を形成することはできない。そこで，本形態の製造プロセスでは，あらかじめ半導体基板に酸素イオンを注入して絶縁領域を作成しておき，後から厚さが３０μｍ以上の半導体バルク基板２を貼り合わせることとしている。これにより，半導体装置２００のように表面からの深さが３０μｍの位置に酸化シリコン膜である中間絶縁領域３１を容易に形成することができる。

また，半導体装置２００の製造プロセスでは，酸素イオンを打ち込み，その後に熱処理を行うことにより半導体基板１の一部に絶縁領域を形成している。この方法によると，ＣＶＤ法やＬＯＣＯＳ法によって絶縁膜を形成する方法と比較して，少ない工程数にて絶縁領域を形成することができる。また，半導体基板の凹み部分にＣＶＤ法やＬＯＣＯＳ法によって絶縁膜を形成する方法と比較して，半導体基板に対するストレスが小さい。

なお，第２の形態では，中間絶縁領域３１をＰ型半導体基板１に設けているが，Ｎ型バルク層２に設けてもよい。すなわち，製造工程中，Ｎ型の半導体バルク基材２に酸素イオンを注入し，そのＮ型の半導体バルク基材２とＰ型の半導体基板１とを貼り合わせてもよい。すなわち，中間絶縁領域３１はＰ型半導体基板１とＮ型バルク層２との間に設けてあればよく，Ｐ型半導体基板１とＮ型バルク層２との少なくとも一方の表面に絶縁領域を形成することにより作製可能である。

以上詳細に説明したように第１の形態の半導体装置１００では，低耐圧素子領域中のＰ型半導体基板１とＮ型バルク層２との間に中空領域３０を設けることとしている。これにより，低耐圧素子領域ではパンチスルーが回避される。一方，高耐圧素子領域では，製造時にリサーフ構造を成立させるためにＮ型バルク層２を研磨してその膜厚を調節することとしている。従来の半導体装置では，この高耐圧素子領域の設計の際，低耐圧素子領域のパンチスルーを考慮しなければならなかったが，半導体装置１００では低耐圧素子領域でのパンチスルーが抑制されている。そのため，その膜厚の設計の自由度が高い。

また，第１の形態の半導体装置１００では，ドライエッチングより形成された中空領域３０にて低耐圧素子領域の高耐圧化を図っている。すなわち，従来の半導体装置のように部分的に絶縁層を形成する必要がない。よって，従来の半導体装置と比較して，製造工程が簡素であり，短時間で製造可能である。

また，第２の形態の半導体装置２００では，低耐圧素子領域中のＰ型半導体基板１とＮ型バルク層２との間に中間絶縁領域３１を設けることとしている。これにより，第１の形態と同様に低耐圧素子領域ではパンチスルーが回避される。また，中間絶縁領域３１は，半導体基板１に対して酸素イオンを注入することにより形成される。すなわち，ＣＶＤ法やＬＯＣＯＳ法により酸化膜を形成する場合と比較して容易に製造することができる。また，中間絶縁領域３１が形成されたＰ型半導体基板１の表面の平坦性も高い。従って，低耐圧素子領域と高耐圧素子領域とを混載するとともに高耐圧素子領域にリサーフ技術を利用した半導体装置であって，それぞれの素子特性を損なうことなく容易に製造することができる半導体装置およびその製造方法が実現されている。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，本実施の形態では，低耐圧素子領域および高耐圧素子領域にＮＭＯＳが設けられているがこれに限るものではない。例えば，バイポーラ素子，ＩＧＢＴであってもよい。

第１の形態に係る半導体装置の構造を示す断面図である。 第１の形態に係る半導体装置の製造工程を示す図である。 第２の形態に係る半導体装置の構造を示す断面図である。 第２の形態に係る半導体装置の製造工程を示す図である。 従来の形態に係る半導体装置の構造を示す断面図である。

符号の説明

１ Ｐ型半導体基板
２ Ｎ型バルク層（Ｎ型エピタキシャル層）
３ ボディＰ領域
４，２４ ソースＮ領域
５，２５ ドレインＮ領域
６，２６ ゲート酸化膜
７，２７ ゲート電極
１０ 高耐圧ＮＭＯＳ
１２ トレンチ絶縁隔壁
１３ フィールド酸化膜
２０ 低耐圧ＮＭＯＳ
３０ 中空領域
３１ 中間絶縁層
１００ 半導体装置

Claims (9)

1. 高耐圧素子領域と低耐圧素子領域とを備えた半導体装置において，
   第１導電型の半導体基板と，
   前記半導体基板と接合し，高耐圧素子領域をなす第２導電型の第１領域と，
   前記第１領域と一体であるとともに前記半導体基板の上方に位置し，低耐圧素子領域をなす第２導電型の第２領域とを備え，
   前記第２領域と前記半導体基板とは，中空領域を挟んで対向していることを特徴とする半導体装置。
2. 高耐圧素子領域と低耐圧素子領域とを備えた半導体装置において，
   第１導電型の半導体基板と，
   前記半導体基板と接合し，高耐圧素子領域をなす第２導電型の第１領域と，
   前記第１領域と一体であるとともに前記半導体基板の上方に位置し，低耐圧素子領域をなす第２導電型の第２領域と，
   絶縁物で充填された絶縁領域とを備え，
   前記第２領域と前記半導体基板とは，前記絶縁領域を挟んで対向していることを特徴とする半導体装置。
3. 請求項２に記載する半導体装置において，
   前記絶縁領域は，前記半導体基板と前記第２領域との少なくとも一方に酸素イオンを注入し，その後のアニール処理により形成された酸化シリコンの領域であることを特徴とする半導体装置。
4. 請求項１から請求項３のいずれか１つに記載する半導体装置において，
   前記第１領域の厚さと前記第１領域の不純物濃度との積が１．０×１０¹²ｃｍ^-2以下であることを特徴とする半導体装置。
5. 請求項１から請求項４のいずれか１つに記載する半導体装置において，
   前記第１領域と前記第２領域との境界に位置し，前記第１領域と前記第２領域とを隔離するトレンチ部を有することを特徴とする半導体装置。
6. 高耐圧素子領域と低耐圧素子領域とを備えた半導体装置の製造方法において，
   第１導電型の第１半導体基板の主表面側の一部を掘り下げる掘下げ形成工程と，
   前記掘下げ形成工程にて第１半導体基板を掘り下げた後に，第１半導体基板の主表面と第２導電型の第２半導体基板の一面とを貼り合わせる貼り合わせ工程と，
   第１半導体基板と第２半導体基板とのいずれか一方を所望の膜厚に研磨する研磨工程と，
   前記貼り合わせ工程にて第１半導体基板と第２半導体基板とを貼り合わせた後に，前記研磨工程にて研磨された半導体基板の表面のうち，前記掘下げ形成工程にて掘り下げられた部分と板面方向が同じ部位については低耐圧素子を形成し，それ以外の部位については高耐圧素子を形成する素子形成工程とを含むことを特徴とする半導体装置の製造方法。
7. 高耐圧素子領域と低耐圧素子領域とを備えた半導体装置の製造方法において，
   第１導電型の第１半導体基板の主表面側の一部に絶縁領域を形成する絶縁領域形成工程と，
   前記絶縁領域形成工程にて絶縁領域を形成した後に，第１半導体基板の主表面と第２導電型の第２半導体基板の一面とを貼り合わせる貼り合わせ工程と，
   第１半導体基板と第２半導体基板とのいずれか一方を所望の膜厚に研磨する研磨工程と，
   前記貼り合わせ工程にて第１半導体基板と第２半導体基板とを貼り合わせた後に，前記研磨工程にて研磨された半導体基板の表面のうち，前記絶縁領域形成工程にて形成した絶縁領域と板面方向が同じ部位については低耐圧素子を形成し，それ以外の部位については高耐圧素子を形成する素子形成工程とを含むことを特徴とする半導体装置の製造方法。
8. 請求項７に記載する半導体装置の製造方法において，
   絶縁領域形成工程では，前記半導体基板と前記半導体基材との少なくとも一方の表面から酸素イオンを注入し，その後のアニール処理により酸化シリコンの絶縁領域を形成することを特徴とする半導体装置の製造方法。
9. 請求項６から請求項８のいずれか１つに記載する半導体装置の製造方法において，
   前記研磨工程では，研磨される半導体基板の厚さとその半導体基板の不純物濃度との積が１．０×１０¹²ｃｍ^-2以下である条件を満たす厚さにその半導体基板を研磨することを特徴とする半導体装置の製造方法。

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