JP2008004790A - スタンダードセル - Google Patents

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Abstract

【課題】スタンダードセルのサイズを縮小する。
【解決手段】スタンダードセルは、基板上にｖｄｄ幹線６１とｇｎｄ幹線６２とが対向して配置され、これらのｖｄｄ幹線６１とｇｎｄ幹線６２との間の下にアクティブ領域６３，６４が設けられ、このアクティブ領域６３，６４に複数のＭＯＳトランジスタが形成されている。そして、アクティブ領域６３，６４に、ｖｄｄ幹線６１及びｇｎｄ幹線６２の下まで延出させた接続部６３ａ，６４ａを設け、この接続部６３ａ，６４ａによりｖｄｄ幹線６１及びｇｎｄ幹線６２と接続している。
【選択図】図１

Description

本発明は、ＳＯＩ（Silicon On Insulator）基板等を用いた半導体集積回路の製造方法の一部であるスタンダードセル、特に、スタンダードセル構造の設計手法に関するものである。
従来、スタンダードセルに関する技術としては、例えば、次のような文献に記載されるものがあった。
特開２００１−９４０５４号公報
従来、スタンダードセルを構成する論理回路としては、２入力の否定論理積回路（以下「ＮＡＮＤ回路」という。）、２入力の排他的論理和回路（以下「ＸＯＲ回路」という。）等の種々の回路が知られている。
図４（Ａ）、（Ｂ）は、従来の２入力ＮＡＮＤ回路を示す構成図であり、同図（Ａ）は回路図、及び同図（Ｂ）はシンボルマークである。
この２入力ＮＡＮＤ回路は、２つの入力信号ａ，ｂの否定論理積を求めて出力信号ｙを出力する回路であり、電源配線（以下「ｖｄｄ配線」という。）に対して直列に接続されたＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１及びＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）３からなるインバータを有している。このインバータは、ＰＭＯＳ１及びＮＭＯＳ３のゲート電極に入力される入力信号ａが低レベル（以下「Ｌレベル」という。）の時にＰＭＯＳ１がオン状態、ＮＭＯＳ３がオフ状態になり、入力信号ａが高レベル（以下「Ｈレベル」という。）の時にＰＭＯＳ１がオフ状態、ＮＭＯＳ３がオン状態になり、入力信号ａのＨレベル及びＬレベルの論理レベルを反転した論理レベルの出力信号ｙを、該ＰＭＯＳ１及びＮＭＯＳ３のドレイン電極から出力する回路である。
ＰＭＯＳ１及びＮＭＯＳ３のドレイン電極とｖｄｄ配線との間には、ＰＭＯＳ２がそれぞれ接続されている。ＰＭＯＳ２は、このゲート電極に入力される入力信号ｂがＬレベルの時にオン状態になり、ドレイン電極から出力される出力信号ｙをＨレベル（＝ｖｄｄ配線に印加されるｖｄｄ電位）にし、入力信号ｂがＨレベルの時にオフ状態になり、出力信号ｙをＬレベル（＝接地配線に印加される接地電位）にするトランジスタである。
又、ＮＭＯＳ３のソース電極と接地配線（以下「ｇｎｄ配線」という。）との間には、ＮＭＯＳ４がそれぞれ接続されている。ＮＭＯＳ４は、このゲート電極に入力される入力信号ｂがＬレベルの時にオフ状態になり、入力信号ｂがＨレベルの時にオン状態になるトランジスタである。
図５（Ａ）〜（Ｃ）は、従来の２入力ＸＯＲ回路を示す構成図であり、同図（Ａ）、（Ｂ）は回路図、及び同図（Ｃ）はシンボルマークである。
この２入力ＸＯＲ回路は、２つの入力信号ａ，ｂの排他的論理和を求めて出力信号ｙを出力する回路であり、ｖｄｄ配線とｇｎｄ配線との間に接続されて入力信号ａを反転するＰＭＯＳ１１及びＮＭＯＳ２１の直列回路からなるインバータ１１−２１と、ｖｄｄ配線とｇｎｄ配線との間に接続されて入力信号ｂを反転して反転入力信号／ｂを出力するＰＭＯＳ１２及びＮＭＯＳ２２の直列回路からなるインバータ１２−２２とを有している。
インバータ１２−２２の出力端子には、ＰＭＯＳ１３及びＮＭＯＳ２３の並列回路からなるアナログスイッチ１３−２３が接続され、更に、インバータ１１−２１の出力端子にも、ｖｄｄ配線とｇｎｄ配線との間に直列に接続されたＰＭＯＳ１４，１５及びＮＭＯＳ２４，２５からなるトライステートインバータ１４−２５が接続されている。アナログスイッチ１３−２３は、入力信号ａがＬレベル及び反転入力信号／ａがＨレベルの時にオン状態、入力信号ａがＨレベル及び反転入力信号／ａがＬレベルの時にオフ状態になるスイッチである。トライステートインバータ１４−２５は、入力信号ａがＨレベル及び反転入力信号／ａがＬレベルの時にオン状態になって、インバータ１２−２２から出力される反転入力信号／ｂを反転し、入力信号ａがＬレベル及び反転入力信号／ａがＨレベルの時にオフ状態になって出力が高インピーダンス状態になる素子である。
アナログスイッチ１３−２３及びトライステートインバータ１４−２５の出力端子には、ｖｄｄ配線とｇｎｄ配線との間に直列に接続されたＰＭＯＳ１６及びＮＭＯＳ２６からなるインバータ１６−２６が接続され、このインバータ１６−２６の出力端子から出力信号ｙが出力される。
図６（Ａ）、（Ｂ）は、特許文献１等に記載された従来の図４の２入力ＮＡＮＤ回路を構成するＳＯＩ用スタンダードセルのレイアウト例を示す図であり、同図（Ａ）は平面図、及び同図（Ｂ）は同図（Ａ）中のＹ１−Ｙ２線断面の模式図である。
図６（Ａ）に示すように、２入力ＮＡＮＤ回路を構成するＳＯＩ用スタンダードセルの平面のレイアウトは、例えば、セルの外形を示す方形のセル枠３０の上辺と下辺に、１層目のメタル配線からなる帯状のｖｄｄ幹線３１とｇｎｄ幹線３２が配置されている。ｖｄｄ幹線３１とｇｎｄ幹線３２との間の下には、上部に、ＰＭＯＳ形成領域であるＰ＋アクティブ領域３３が設けられ、下部に、ＮＭＯＳ形成領域であるＮ＋アクティブ領域３４が設けられている。上部のＰ＋アクティブ領域３３と下部のＮ＋アクティブ領域３４との間の上には、横方向に、入力信号ａ用の入力端子３５と、出力信号ｙ用の出力端子３８と、入力信号ｂ用の入力端子３６とが配置されている。
Ｐ＋アクティブ領域３３の左側にＰＭＯＳ１、このＰＭＯＳ１の右側にＰＭＯＳ２、Ｎ＋アクティブ領域３４の右側にＮＭＯＳ３、及びこのＮＭＯＳ３の左側にＮＭＯＳ４がそれぞれ配置されている。
上部左側のＰＭＯＳ１は、縦方向にポリシリコン（ポリＳｉ）からなるゲート領域１ｇ、及びこの左側と右側にＰ＋拡散層からなるソース領域１ｓとドレイン領域１ｄが配置されている。ゲート領域１ｇは、コンタクトを介して入力端子３５に接続され、ソース領域１ｓは、この上まで引き出されたｖｄｄ幹線３１の接続領域となるメタル配線３１ａに、ソースコンタクト３１ｃを介して接続され、ドレイン領域１ｄは、１層目のメタル配線３７を介して出力端子３８に接続されている。
上部右側のＰＭＯＳ２は、縦方向にポリＳｉからなるゲート領域２ｇ、及びこの左側と右側にＰ＋拡散層からなるドレイン領域２ｄとソース領域２ｓが配置されている。ゲート領域２ｇは、コンタクトを介して入力端子３６に接続され、ドレイン領域２ｄは、左側のドレイン領域１ｄと共通の領域であり、ソース領域２ｓは、この上まで引き出されたｖｄｄ幹線３１の接続領域となるメタル配線３１ｂに、ソースコンタクト３１ｃを介して接続されている。
下部右側のＮＭＯＳ３は、縦方向にポリＳｉからなるゲート領域３ｇ、及びこの左側と右側にＮ＋拡散層からなるソース領域３ｓとドレイン領域３ｄが配置されている。ゲート領域３ｇは、上側のゲート領域２ｇと連結されており、ドレイン領域３ｄは、メタル配線３７を介して出力端子３８に接続されている。
下部左側のＮＭＯＳ４は、縦方向にポリＳｉからなるゲート領域４ｇ、及びこの左側と右側にＮ＋拡散層からなるソース領域４ｓとドレイン領域４ｄが配置されている。ゲート領域４ｇは、上側のゲート領域１ｇと連結されており、ソース領域４ｓは、この上まで引き出されたｇｎｄ幹線３２のメタル配線３２ａに、ソースコンタクト３２ｃを介して接続され、ドレイン領域４ｄは、右側のソース領域３ｓと共通の領域である。
図６（Ｂ）に示すように、２入力ＮＡＮＤ回路を構成するＳＯＩ用スタンダードセルは、ＳＯＩ基板であるＳＯＩウェハ４０に形成されている。ＳＯＩウェハ４０は、Ｓｉ支持基板４１と、この上に形成された厚い絶縁膜（Ｂｏｘ膜）４２と、このＢｏｘ膜４２の上に形成された半導体薄膜（ＳＯＩ層）４３とにより構成されている。ＳＯＩ層４３中には、ＰＭＯＳ１，２及びＮＭＯＳ３，４のソース領域１ｓ〜４ｓ及びドレイン領域１ｄ〜４ｄを構成する各拡散層が、イオン注入により形成されている。各拡散層は、層間絶縁膜４４で覆われ、ソースコンタクト３１ｃ，３２ｃ等のコンタクトを介して、１層目のｖｄｄ幹線３１、ｇｎｄ幹線３２及びメタル配線３７に接続されている。
図７は、従来の図５の２入力ＸＯＲ回路を構成するＳＯＩ用スタンダードセルのレイアウト例を示す平面図である。
２入力ＸＯＲ回路を構成するＳＯＩ用スタンダードセルの平面のレイアウトは、例えば、方形のセル枠５０の上辺と下辺に、１層目のメタル配線からなる帯状のｖｄｄ幹線５１とｇｎｄ幹線５２が配置されている。セル枠５０の横方向のサイズの単位であるＸgridは、例えば、８gridである。
ｖｄｄ幹線５１とｇｎｄ幹線５２との間には、上部にＰ＋アクティブ領域５３が、下部にＮ＋アクティブ領域５４がそれぞれ配置され、このＰ＋アクティブ領域５３とＮ＋アクティブ領域５４との間に、入力信号ａ用の入力端子５５と、入力信号ｂ用の入力端子５６と、出力信号ｙ用の出力端子５８とが配置されている。インバータ１１−２１，１１−２２、アナログスイッチ１３−２３、トライステートインバータ１４−２５、及び出力信号ｙ用の出力端子５８を駆動する最終段インバータ１６−２６をそれぞれ構成するＰＭＯＳ１１〜１６及びＮＭＯＳ２１〜２６の内、ＰＭＯＳ１１〜１６がＰ＋アクティブ領域５３に形成され、ＮＭＯＳ２１〜２６がＮ＋アクティブ領域５４に形成されている。トライステートインバータ１４−２５及びアナログスイッチ１３−２３の出力側は、１層目のメタル配線５７を介して最終段インバータ１６−２６の入力側に接続されている。
インバータ１１−２１を構成するＰＭＯＳ１１のソース領域と、トライステートインバータ１４−２５を構成するＰＭＯＳ１４のソース領域とは、これらのソース領域上まで引き出されたｖｄｄ幹線５１のメタル配線５１ａに、ソースコンタクトを介して接続されている。更に、インバータ１２−２２を構成するＰＭＯＳ１２のソース領域と、インバータ１６−２６を構成するＰＭＯＳ１６のソース領域とは、このソース領域上まで引き出されたｖｄｄ幹線５１のメタル配線５１ｂに、ソースコンタクトを介して接続されている。
同様に、インバータ１１−２１を構成するＮＭＯＳ２１のソース領域と、トライステートインバータ１４−２５を構成するＮＭＯＳ２４のソース領域とは、これらのソース領域上まで引き出されたｇｎｄ幹線５２のメタル配線５２ａに、ソースコンタクトを介して接続されている。更に、インバータ１２−２２を構成するＮＭＯＳ２２のソース領域と、インバータ１６−２６を構成するＮＭＯＳ２６のソース領域とは、このソース領域上まで引き出されたｇｎｄ幹線５２のメタル配線５２ｂに、ソースコンタクトを介して接続されている。
しかしながら、従来のスタンダードセルでは、次の（i）、（ii）のような課題があった。
（i） 半導体集積回路の集積度が増大するにつれて、益々セルサイズの縮小化が要求されてきている。スタンダードセルを構成するトランジスタのサイズを小さくすれば、セルサイズの縮小化が可能であるが、セルの駆動能力が低下するので、トランジスタのサイズを小さくするにも限界がある。特に、図６に示すスタンダードセルでは、１層目のメタル配線からなるｖｄｄ幹線３１及びｇｎｄ幹線３２と、ＰＭＯＳ１，２及びＮＭＯＳ４のソースコンタクト３１ｃ，３１ｃ，３２ｃとを接続するメタル配線３１ａ，３１ｂ，３２ａが必要になり、セルサイズを小さくすることが困難であった。
（ii） 図７に示すスタンダードセルでは、出力端子５８を駆動する最終段インバータ１６−２６のＰＭＯＳ１６のソース領域とＮＭＯＳ２６のソース領域とは、１層目のメタル配線からなるｖｄｄ幹線５１とｇｎｄ幹線５２から、メタル配線５１ｂ，５２ｂでそれぞれ引き出されているため、前段のトライステートインバータ１４−２５及びアナログスイッチ１３−２３の出力側から来る１層目のメタル配線５７とのスペースを確保する必要がある。そのため、例えば、セル枠５０の横方向のサイズは８gridであり、これよりも小さくすることが困難であった。
本発明は、基板上にｖｄｄ配線とｇｎｄ配線とが対向して配置され、前記ｖｄｄ配線と前記ｇｎｄ配線との間の下に複数のトランジスタが形成されたスタンダードセルにおいて、前記トランジスタのアクティブ領域に、前記ｖｄｄ配線あるいは前記ｇｎｄ配線（又は、前記ｖｄｄ配線及び前記ｇｎｄ配線）の下まで延出させた、前記ｖｄｄ配線あるいは前記ｇｎｄ配線（又は、前記ｖｄｄ配線及び前記ｇｎｄ配線）との接続部を設けている。
本発明によれば、トランジスタのアクティブ領域に接続部を延出し、ｖｄｄ配線やｇｎｄ配線と接続する構造にしたので、従来のようなトランジスタのアクティブ領域上にコンタクトとｖｄｄ配線の接続のための領域及びｇｎｄ配線の接続のための領域とを確保する必要がなくなる。そのため、セルサイズを縮小できる。
スタンダードセルは、基板上にｖｄｄ幹線とｇｎｄ幹線とが対向して配置され、これらのｖｄｄ幹線とｇｎｄ幹線との間の下にアクティブ領域が設けられ、このアクティブ領域に複数のＭＯＳトランジスタが形成されている。そして、アクティブ領域に、ｖｄｄ幹線及びｇｎｄ幹線の下まで延出させた接続部を設け、この接続部によりｖｄｄ幹線及びｇｎｄ幹線と接続している。
（実施例１の構成）
図１は、本発明の実施例１における図４の２入力ＮＡＮＤ回路を構成するＳＯＩ用スタンダードセルのレイアウト例を示す平面図である。
本実施例１の２入力ＮＡＮＤ回路を構成するＳＯＩ用スタンダードセルの平面のレイアウトは、従来の方形のセル枠３０よりも横方向のサイズが小さい方形のセル枠６０の上辺と下辺に、ｖｄｄ配線（例えば、１層目のメタル配線からなる帯状のｖｄｄ幹線）６１とｇｎｄ配線（例えば、１層目のメタル配線からなる帯状のｇｎｄ幹線）６２が配置されている。ｖｄｄ幹線６１とｇｎｄ幹線６２との間には、上部に、ＰＭＯＳ形成領域であるＰ＋アクティブ領域６３が設けられ、下部に、ＮＭＯＳ形成領域であるＮ＋アクティブ領域６４が設けられている。
上部のＰ＋アクティブ領域６３には、従来と異なり、ｖｄｄ幹線６１の下まで延出させた接続部６３ａが設けられ、ｖｄｄ幹線６１に沿って等間隔に配置された複数のコンタクト６３ｃにより、ｖｄｄ幹線６１と接続部６３ａとが接続されている。同様に、下部のＮ＋アクティブ領域６４にも、従来と異なり、ｇｎｄ幹線６２の下まで延出させた接続部６４ａが設けられ、ｇｎｄ幹線６２に沿って等間隔に配置された複数のコンタクト６４ｃにより、ｇｎｄ幹線６２と接続部６４ａとが接続されている。
上部のＰ＋アクティブ領域６３と下部のＮ＋アクティブ領域６４との間には、図４の入力信号ａを入力するための入力端子６５と、出力信号ｙを出力するための出力端子６８と、入力信号ｂを入力するための入力端子６６とが配置されている。
上部のＰ＋アクティブ領域６３において、ｖｄｄ幹線６１とセル中央部との間の左側には、図４のＰＭＯＳ１が配置され、この右側にＰＭＯＳ２が配置されている。下部のＮ＋アクティブ領域６４において、セル中央部とｇｎｄ幹線６２との間の右側には、図４のＮＭＯＳ３が配置され、この左側にＮＭＯＳ４が配置されている。
上部左側のＰＭＯＳ１は、縦方向にポリＳｉからなるゲート領域１ｇ、及びこの左側と右側にＰ＋拡散層からなるソース領域１ｓとドレイン領域１ｄが配置されている。ゲート領域１ｇは、コンタクトを介して入力端子６５に接続され、ソース領域１ｓは、延出された接続部６３ａ及びコンタクト６３ｃを介してｖｄｄ幹線６１に接続され、ドレイン領域１ｄは、１層目のメタル配線６７を介して出力端子６８に接続されている。
上部右側のＰＭＯＳ２は、縦方向にポリＳｉからなるゲート領域２ｇ、及びこの左側と右側にＰ＋拡散層からなるドレイン領域２ｄとソース領域２ｓが配置されている。ゲート領域２ｇは、コンタクトを介して入力端子６６に接続され、ドレイン領域２ｄは、左側のドレイン領域１ｄと共通の領域であり、ソース領域２ｓは、延出された接続部６３ａ及びコンタクト６３ｃを介してｖｄｄ幹線６１に接続されている。
下部右側のＮＭＯＳ３は、縦方向にポリＳｉからなるゲート領域３ｇ、及びこの左側と右側にＮ＋拡散層からなるソース領域３ｓとドレイン領域３ｄが配置されている。ゲート領域３ｇは、上側のゲート領域２ｇと連結されており、ドレイン領域３ｄは、メタル配線６７を介して出力端子６８に接続されている。
下部左側のＮＭＯＳ４は、縦方向にポリＳｉからなるゲート領域４ｇ、及びこの左側と右側にＮ＋拡散層からなるソース領域４ｓとドレイン領域４ｄが配置されている。ゲート領域４ｇは、上側のゲート領域１ｇと連結されており、ソース領域４ｓは、延出された接続部６４ａ及びコンタクト６４ｃを介してｇｎｄ幹線６２に接続され、ドレイン領域４ｄは、右側のソース領域３ｓと共通の領域である。
図２（Ａ）〜（Ｄ）は、図１の断面を示す模式図であり、同図（Ａ）は図１中のＹ１１−Ｙ１２線断面の模式図、同図（Ｂ）は図１中のＸ１１−Ｘ１２線断面の模式図、同図（Ｃ）は図１中のＸ１３−Ｘ１４線断面の模式図、及び同図（Ｄ）は図１中のＸ１５−Ｘ１６線断面の模式図である。
２入力ＮＡＮＤ回路を構成するＳＯＩ用スタンダードセルは、ＳＯＩ基板であるＳＯＩウェハ７０に形成されている。ＳＯＩウェハ７０は、Ｓｉ支持基板７１と、この上に形成された絶縁膜（例えば、厚いＢｏｘ膜）７２と、このＢｏｘ膜７２の上に形成された半導体薄膜（例えば、ＳＯＩ層）７３とにより構成されている。ＳＯＩ層７３中には、ＰＭＯＳ１，２及びＮＭＯＳ３，４のソース領域１ｓ〜４ｓ及びドレイン領域１ｄ〜４ｄを構成する各拡散層が、イオン注入により形成されている。
例えば、各ＰＭＯＳ１，２は、アクティブ領域全体をＮ−型拡散層にし、この上に、各ゲート領域１ｇ、２ｇを形成し、この各ゲート領域１ｇ，２ｇをマスクにしてこの左右にＰ＋型イオンを打ち込んでＰ＋型拡散層からなるソース領域１ｓ，２ｓ及びドレイン領域１ｄ，２ｄを形成する。各ＮＭＯＳ３，４は、アクティブ領域全体をＰ−型拡散層にし、この上に、各ゲート領域３ｇ、４ｇを形成し、この各ゲート領域３ｇ，４ｇをマスクにしてこの左右にＮ＋型イオンを打ち込んでＮ＋型拡散層からなるソース領域３ｓ，４ｓ及びドレイン領域３ｄ，４ｄを形成する。
ＰＭＯＳ１，２及びＮＭＯＳ３，４の拡散層及びゲート領域１ｇ〜４ｇは、層間絶縁膜７４で覆われ、コンタクト６３ｃ，６４ｃ，・・・を介して、１層目のｖｄｄ幹線６１、ｇｎｄ幹線６２及びメタル配線６７に接続されている。
（実施例１の動作）
ｖｄｄ幹線６１にｖｄｄ電位を印加すると共に、ｇｎｄ幹線６２にｇｎｄ電位を印加すると、ｖｄｄ電位が、コンタクト６３ｃ及び接続部６３ａを介してＰＭＯＳ１，２のソース領域１ｓ，２ｓに印加され、ｇｎｄ電位が、コンタクト６４ｃ及び接続部６４ａを介してＮＭＯＳ４のソース領域４ｓに印加され、動作状態になる。従来と同様に、入力信号ａを入力端子６５に入力すると共に、入力信号ｂを入力端子６６に入力すると、この入力信号ａ，ｂの否定論理積が求められ、否定論理積結果である出力信号ｙが出力端子６８から出力される。
（実施例１の効果）
本実施例１によれば、Ｐ＋アクティブ領域６３及びＮ＋アクティブ領域６４に接続部６３ａ，６４ａを延出し、コンタクト６３ｃ，６４ｃを介してｖｄｄ幹線６１及びｇｎｄ幹線６２と接続する構造にしたので、従来のようなＰＭＯＳ１及びＮＭＯＳ２のソース領域１ｓ，２ｓ上にソースコンタクト３１ｃ，３２ｃとｖｄｄ幹線３１及びｇｎｄ幹線３２との接続のための領域を確保する必要がなくなる。そのため、セル枠６０の横方向のセルサイズを縮小できる。
図３は、本発明の実施例２における図５の２入力ＸＯＲ回路を構成するＳＯＩ用スタンダードセルのレイアウト例を示す平面図である。
２入力ＸＯＲ回路を構成するＳＯＩ用スタンダードセルの平面のレイアウトは、例えば、方形のセル枠８０の上辺と下辺に、１層目のメタル配線からなる帯状のｖｄｄ幹線８１とｇｎｄ幹線８２が配置されている。セル枠８０の横方向のサイズは、例えば、７gridである。
ｖｄｄ幹線８１とｇｎｄ幹線８２との間の下には、上部にＰ＋アクティブ領域８３が、下部にＮ＋アクティブ領域８４がそれぞれ配置されている。上部のＰ＋アクティブ領域８３には、従来と異なり、ｖｄｄ幹線８１の下まで延出させた接続部８３ａが設けられ、ｖｄｄ幹線８１に沿って等間隔に配置された複数のコンタクト８３ｃにより、ｖｄｄ幹線８１と接続部８３ａとが接続されている。同様に、下部のＮ＋アクティブ領域８４にも、従来と異なり、ｇｎｄ幹線８２の下まで延出させた接続部８４ａが設けられ、ｇｎｄ幹線８２に沿って等間隔に配置された複数のコンタクト８４ｃにより、ｇｎｄ幹線８２と接続部８４ａとが接続されている。
上部のＰ＋アクティブ領域８３と下部のＮ＋アクティブ領域８４との間には、図５の入力信号ａを入力するための入力端子８５と、入力信号ｂを入力するための入力端子８６と、出力信号ｙを出力するための出力端子８８とが配置されている。
インバータ１１−２１，１１−２２、アナログスイッチ１３−２３、トライステートインバータ１４−２５、及び出力信号ｙ用の出力端子８８を駆動する最終段インバータ１６−２６を構成するＰＭＯＳ１１〜１６及びＮＭＯＳ２１〜２６の内、ＰＭＯＳ１１〜１６がＰ＋アクティブ領域８３に形成され、ＮＭＯＳ２１〜２６がＮ＋アクティブ領域８４に形成されている。トライステートインバータ１４−２５及びアナログスイッチ１３−２３の出力側は、１層目のメタル配線８７を介して最終段インバータ１６−２６の入力側に接続されている。
（実施例２の動作）
ｖｄｄ幹線８１にｖｄｄ電位を印加すると共に、ｇｎｄ幹線８２にｇｎｄ電位を印加すると、ｖｄｄ電位が、コンタクト８３ｃ及び接続部８３ａを介してＰＭＯＳ１１〜１６のソース領域に印加され、ｇｎｄ電位が、コンタクト８４ｃ及び接続部８４ａを介してＮＭＯＳ２１〜２６のソース領域に印加され、動作状態になる。従来と同様に、入力信号ａを入力端子８５に入力すると共に、入力信号ｂを入力端子８６に入力すると、この入力信号ａ，ｂの排他的論理和が求められ、排他的論理和結果である出力信号ｙが出力端子８８から出力される。
（実施例２の効果）
従来の図７に示すスタンダードセルでは、最終段インバータ１６−２６のＰＭＯＳ１６のソース領域とＮＭＯＳ２６のソース領域とは、ｖｄｄ幹線５１とｇｎｄ幹線５２から、メタル配線５１ｂ，５２ｂでそれぞれ引き出されているので、前段の出力側から来るメタル配線５７とのスペースを確保する必要があり、例えば、セル枠５０の横方向のサイズを８gridよりも小さくすることが困難であった。
これに対し、本実施例２では、出力端子８８を駆動する最終段ＰＭＯＳ１６とＮＭＯＳ２６のソース領域は、ｖｄｄ幹線８１とｇｎｄ幹線８２からＰ＋アクティブ領域８３とＮ＋アクティブ領域８４から引き出されて、ｖｄｄ幹線８１及びｇｎｄ幹線８２下に接続部８３ａ，８４ａが設けられているので、前段の出力側から来るメタル配線８７とのスペースが不要になる。この結果、セル枠８０の横方向のセルサイズを、従来の８gridから７gridに縮小できる。
（変形例）
本発明は、図示の実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）〜（６）のようなものがある。
（１） 実施例では、ＰＭＯＳを上、ＮＭＯＳを下に配置したが、上下逆でも、あるいは９０°ローテート（回転）しても良い。
（２） 実施例では、ｖｄｄ幹線６１，８１とｇｎｄ幹線６２，８２の両方の下にアクティブ領域６３，６４，８３，８４を配置したが、どちらか―方だけでも良い。
（３） 実施例では、ｖｄｄ幹線６１，８１及びｇｎｄ幹線６２，８２とアクティブ領域６３，６４，８３，８４とを接続するために、等間隔にコンタクト６３ｃ，６４ｃ，８３ｃ，８４ｃを配置しているが、必ずしも等間隔でなくても良い。
（４） 実施例では、ｖｄｄ幹線６１，８１及びｇｎｄ幹線６２，８２とアクティブ領域６３，６４，８３，８４とを接続するために、セル枠６０，８０内にコンタクト６３ｃ，６４ｃ，８３ｃ，８４ｃを配置しているが、必ずしもセル内に置かなくても良い。
（５） 実施例では、アクティブ領域６３，６４，８３，８４を１層目のｖｄｄ幹線６１，８１及びｇｎｄ幹線６２，８２と接続したが、２層目や３層目以上のメタル配線と接続しても良い。
（６） スタンダードセルは、ＮＡＮＤ回路、ＸＯＲ回路以外の任意の論理回路等に適用できる。
本発明の実施例１におけるＳＯＩ用スタンダードセルのレイアウト例を示す平面図である。 図１の断面を示す模式図である。 本発明の実施例２におけるＳＯＩ用スタンダードセルのレイアウト例を示す平面図である。 従来の２入力ＮＡＮＤ回路を示す構成図である。 従来の２入力ＸＯＲ回路を示す構成図である。 従来のＳＯＩ用スタンダードセルのレイアウト例を示す図である。 従来のＳＯＩ用スタンダードセルのレイアウト例を示す平面図である。
符号の説明
６０，８０ セル枠
６１，８１ ｖｄｄ幹線
６２，８２ ｇｎｄ幹線
６３，８３ Ｐ＋アクティブ領域
６３ａ，６４ａ，８３ａ，８４ａ 接続部
６３ｃ，６４ｃ，８３ｃ，８４ｃ コンタクト
６４，８４ Ｎ＋アクティブ領域
７０ ＳＯＩウェハ

Claims (8)

  1. 基板上に電源配線と接地配線とが対向して配置され、前記電源配線と前記接地配線との間に複数のトランジスタが形成されたスタンダードセルにおいて、
    前記トランジスタのアクティブ領域に、前記電源配線あるいは前記接地配線の下まで延出させた、前記電源配線あるいは前記接地配線との接続部を設けたことを特徴とするスタンダードセル。
  2. 基板上に電源配線と接地配線とが対向して配置され、前記電源配線と前記接地配線との間に複数のトランジスタが形成されたスタンダードセルにおいて、
    前記トランジスタのアクティブ領域に、前記電源配線及び前記接地配線の下まで延出させた、前記電源配線及び前記接地配線との接続部を設けたことを特徴とするスタンダードセル。
  3. 前記トランジスタは、ＭＯＳトランジスタであり、
    前記電源配線あるいは前記接地配線の下に、前記ＭＯＳトランジスタ側の前記接続部としてアクティブ配線を配置することを特徴とする請求項１又は２記載のスタンダードセル。
  4. 前記複数のＭＯＳトランジスタとして、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを有し、
    前記電源配線あるいは前記接地配線の下に、前記Ｐチャネル型ＭＯＳトランジスタ側の前記接続部としてＰ＋型アクティブ配線を、前記Ｎチャネル型ＭＯＳトランジスタ側の前記接続部としてＮ＋型アクティブ配線を配置することを特徴とする請求項３記載のスタンダードセル。
  5. 前記電源配線あるいは前記接地配線と前記アクティブ配線とを、コンタクトを介して接続することを特徴とする請求項３又は４記載のスタンダードセル。
  6. 前記アクティブ配線よりメタルを介さずに前記ＭＯＳトランジスタの拡散層に接続することを特徴とする請求項３又は４記載のスタンダードセル。
  7. 前記電源配線下の前記Ｐ＋型アクティブ配線よりメタルを介さず前記Ｐチャネル型ＭＯＳトランジスタのソース側拡散層に接続し、前記接地配線下の前記Ｎ＋型アクティブ配線よりメタルを介さず前記Ｎチャネル型ＭＯＳトランジスタのノース側拡散層に接続することを特徴とする請求項６記載のスタンダードセル。
  8. 前記Ｐチャネル型ＭＯＳトランジスタのソース側拡散層をコンタクトを介さず前記電源配線に接続し、前記Ｎチャネル型ＭＯＳトランジスタのソース側拡散層をコンタクトを介さず前記接地配線に接続することを特徴とする請求項７記載のスタンダードセル。
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