CN103035642A - 半导体器件以及使用该半导体器件的SiP器件 - Google Patents

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Abstract

本发明提供了一种半导体器件以及使用该半导体器件的SiP器件。半导体器件包括逻辑电路和有源元件电路。逻辑电路设置有形成于半导体衬底中的半导体元件。有源元件电路设置有使用半导体层形成的晶体管，该半导体层形成于在半导体衬底上方形成的第一绝缘膜上。由逻辑电路控制有源元件电路。

Description

半导体器件以及使用该半导体器件的SiP器件
技术领域
将于2011年9月29日提交的日本专利申请No.2011-213918的日本专利申请的公开，包括说明书、附图、以及摘要，通过参考以其整体结合于此。
本发明涉及一种半导体器件以及使用该半导体器件的SiP（***级封装）。本发明尤其涉及一种半导体器件，该半导体器件具有包括高击穿有源元件的有源元件电路，以及在低电压下操作的逻辑电路，这两者被集成到相同LSI（大规模集成电路）芯片中。
背景技术
CMOS-LSI（互补金属氧化物半导体LSI）器件通过按比例缩小技术带来性能提高以及功耗降低。尤其是就功耗而言，通过缩放来降低电源电压的效果是极其大的。然而，用于汽车使用、家用电器、以及工业应用的LSI通常需要在到外部的接口电路中使用高电源电压。对于高击穿有源元件要求即使通过高电源电压仍不会损坏、用于对外部驱动器件与元件之间的电源电压差进行调节的功能、以及用于在低电源电压下操作的LSI中通过开关操作而产生高端子电压的功能。一般的是作为高击穿有源元件的LDMOS（横向扩散MOS）用于提高漏极击穿电压或者使用栅极击穿电压高（栅极绝缘膜厚度很厚）的MOS晶体管。DC-DC转换器通常在外部接口电路和低电压驱动LSI彼此耦合时用于电压调节，并且向所提供的电源电压的耦合侧产生期望电压电平的电压。
除了诸如在逻辑电路中所使用的、在低电压下操作的MOS晶体管之外，还可以将在高电压下操作的高击穿LDMOS晶体管集成到LSI芯片中。在高击穿MOS晶体管中，与集成到低电压逻辑电路中的MOS晶体管相比，其栅极与漏极之间的距离增大以使漏极击穿电压高，并且此外形成厚的栅极绝缘膜以增大栅极击穿电压。因此，为了集成高击穿MOS晶体管，除了用于形成构成低电压逻辑电路的低电压操作MOS晶体管的工艺以外，还需要增加用于形成高击穿MOS晶体管的工艺。为了以混合形式放置具有两者都集成到相同LSI芯片中的低电压逻辑电路和高击穿MOS晶体管的高电压电路，除了设置有低电压逻辑电路的半导体衬底的区域之外，还需要形成高电压电路。这不可避免地导致芯片面积增大并且工艺成本增大。
另一方面，通常使用形成在半导体衬底中的有源元件（具体地，晶体管和二极管）来构成集成到LSI中的DC-DC转换器。然而，特别地，近来的LSI带来许多问题，在于通过形成于半导体衬底中的有源元件来构成DC-DC转换器。首先，因为在对信号电压和尺寸进行缩放的工艺中用于操作逻辑电路的电源电压变得更低，因此对于逻辑电路和DC-DC转换器，很难使用相同设计的有源元件来构成。将适合于其操作电压的有源元件集成到相同半导体衬底中会引起需要增加复杂工艺并且导致芯片成本增大。
其次在于，通过形成于半导体衬底中的有源元件来构成DC-DC转换器的半导体器件引起芯片尺寸增大。在这样的于半导体衬底中形成构成DC-DC转换器的有源元件的构造中，除了形成构成逻辑电路的有源元件的区域之外，需要制备用于形成构成DC-DC转换器的有源元件的区域。这导致芯片尺寸增大，即芯片成本增大。因为构成DC-DC转换器的有源元件必须能够驱动大电流，因此它们在尺寸方面是大的。因而，芯片尺寸增大的问题可能是显著的。此外，可以将高电压施加到构成DC-DC转换器的有源元件上。例如，可以会引起在晶体管器件的源极与漏极之间出现的短路，以及由于电荷注入到栅极绝缘膜中所引起的特性劣化。
作为能够与本申请有关的技术，日本未审查专利公开No.2010-141230公开了在布线层中形成半导体层并且使用该半导体层形成半导体元件的技术。可以提到诸如InGaZnO（IGZO）、ZnO等的氧化物半导体、多晶硅、以及非晶硅作为用于半导体层的材料。可以提到作为开关元件的晶体管作为用于在布线层中设置的半导体元件的应用。还公开了半导体元件中的每一个设置有陷阱膜（trap film）和背栅电极并且用作存储器元件的技术。然而，在日本未审查专利公开No.2010-141230中，没有提到经由使用构成低电压逻辑电路的有源元件的布线而与低电压逻辑电路电耦合的电路以及DC-DC转换器。
日本未审查专利公开No.2007-15932公开了在形成有集成电路的半导体衬底上形成非晶态半导体层，并且将在比该集成电路更高的电压下操作的外部接口电路安装在非晶态半导体层中。顺便说一下，在该公开中未示出对“外部接口电路”的定义。在使用硅衬底形成的集成电路和位于上面的高电压操作电路之间的电路耦合是不明确的。
[背景技术文献]
[专利文献]
[专利文献1]日本未审查专利公开No.2010-141230
[专利文献2]日本未审查专利公开No.2007-157932
发明内容
因而，本发明的目的是以低成本实现一种半导体器件，其中在相同衬底上以混合形式布置包括高击穿有源元件的电路以及在低电压下操作的逻辑电路。此外，本发明的另一目的是实现一种即使将高电压施加到诸如DC-DC转换器等的应用上的情况下也能够抑制器件特性劣化的器件结构。
在本发明的一个方面中，半导体器件配备有逻辑电路和有源元件电路。逻辑电路包括形成于半导体衬底中的第一有源元件。有源元件电路包括使用第一半导体层形成的第二有源元件，该第一半导体层形成于在半导体衬底上方形成的第一绝缘膜上。由逻辑电路控制有源元件电路。
在一个实施例中，提供了一种半导体器件，其中集成了DC-DC转换器以及逻辑电路，该DC-DC转换器用于从第一电源电压产生第二电源电压。该半导体器件包括：半导体衬底，其由用于构成逻辑电路的有源元件形成；第一绝缘膜，其形成于半导体衬底上方；多个布线，其嵌入在设置于第一绝缘膜中的沟槽中；第二绝缘膜，其设置为覆盖第一绝缘膜和布线；第一半导体层，其形成于第二绝缘膜上；第一源电极，其与第一半导体层耦合；以及第一漏电极，其与第一半导体层耦合。布线包括第一漏电极，该第一漏电极设置于与第一半导体层相对的位置上。第一半导体层、第一源电极、第一漏电极、以及第一栅电极用作构成DC-DC转换器的有源元件。
这种半导体器件可以用作构成SiP器件的、集成到相同封装中的多个集成电路芯片中的至少一个。
根据本发明，可以以低成本实现具有包括高击穿有源元件的电路以及在低电压下操作的逻辑电路的半导体器件，这两者均以混合形式放置在相同衬底上。
附图说明
图1是示出根据本发明的第一实施例的半导体器件的结构的截面图；
图2是说明图1所示的半导体器件的高电压/低电压接口的结构的截面图；
图3是描述包括在图2所示的高电压/低电压接口中的晶体管的布局的平面图；
图4A是示出包括在图2所示的高电压/低电压接口中的晶体管的另一布局的平面图；
图4B是说明包括在图2所示的高电压/低电压接口中的晶体管的结构的截面图；
图5是描述根据第一实施例的半导体器件的构造的方框图；
图6是示出根据本发明的第二实施例的半导体器件的结构的截面图；
图7是说明图6所示的半导体器件的DC-DC转换器的结构的截面图；
图8是示出包括在图7所示的DC-DC转换器中的晶体管的布局的平面图；
图9A是描述在根据第二实施例的半导体器件中的DC-DC转换器的电路拓扑的一个示例的电路图；
图9B是示出根据第二实施例的半导体器件中的DC-DC转换器的电路拓扑的另一示例的电路图；
图10是用于描述图6所示的半导体器件的优点的概念图；
图11A是示出根据第二实施例的半导体器件中的晶体管的另一平面布局的布局图；
图11B是描述在图11A中说明的晶体管的截面结构的截面图；
图12A是示出根据第二实施例的半导体器件中的晶体管的进一步平面布局的布局图；
图12B是描述在图12A中说明的晶体管的截面结构的截面图；
图12C是示出根据第二实施例的半导体器件中的晶体管的更进一步平面布局的布局图；
图12D是示出在图12B中说明的晶体管的截面结构的截面图；
图13是说明集成了每一个示出本发明的第二实施例的半导体器件的SiP器件的构造的截面图；
图14A是示出图13所示的SiP器件中的电耦合的一个示例的概念图；
图14B是说明图13所示的SiP器件中的电耦合的另一示例的概念图；
图14C是示出图13所示的SiP器件中的电耦合的进一步示例的概念图；
图15A是示出本发明的一个实施例中的晶体管的操作特性的图表；
图15B是示出本发明的一个实施例中的二极管的操作特性的图表；
图16是说明测量其击穿电压的二极管（即二极管耦合的薄膜晶体管（diode-coupled thin film transistor））的端子之间的耦合的电路图；
图17A是示出包含20nm厚度的SiN膜作为栅极绝缘膜的二极管（二极管耦合的薄膜晶体管）的漏极电流特性的图表；
图17B是示出用作栅极绝缘膜的SiN膜的厚度与栅漏击穿电压之间的关系的图表；
图18A是描述已测量的二极管的二极管的结构的截面图，其中其漏电极和栅电极彼此相重叠；
图18B是说明已测量的二极管的二极管的结构的截面图，其中在平面结构中，其漏电极的端部的位置与其栅电极的端部的位置相重合；
图18C是示出已测量的二极管的二极管的结构的截面图，其中其漏电极与其栅电极不重叠；
图19A是说明包含20nm厚度的SiN膜作为栅极绝缘膜并且其重叠长度给定为0.16um、0.0um、以及-0.16um的二极管（二极管耦合的薄膜晶体管）的漏极电流特性的图表；
图19B是示出包含30nm厚度的SiN膜作为栅极绝缘膜并且其重叠长度给定为0.16um、0.0um、以及-0.16um的二极管的漏极电流特性的图表；
图19C是示出包含50nm厚度的SiN膜作为栅极绝缘膜并且其重叠长度给定为0.16um、0.0um、以及-0.16um的二极管的漏极电流特性的图表；
图20是示出图18A至18C所示的二极管的重叠长度与其栅漏击穿电压之间的关系的图表；
图21A是示出执行通过施加高漏极电压来评估热载流子注入的效果的晶体管的构造的截面图；
图21B是说明执行通过施加高漏极电压来评估热载流子注入的效果的晶体管的构造的截面图；
图22是示出图21A和21B所示的晶体管的漏极电压Vs栅极电流特性的图表；以及
图23是说明将应力施加到图21A和21B所示的晶体管之前和之后，栅极电压Vs栅极电流特性的变化的图表。
具体实施方式
第一实施例
图1是示出根据本发明的第一实施例的半导体器件100的构造的截面图。在半导体衬底1的表面部分处形成每一个均由MOS晶体管等组成的半导体元件2，并且在半导体元件2上方形成多个布线层3。半导体元件2用作构成集成到半导体器件100中的逻辑电路50的有源元件。随后将更详细地描述逻辑电路50的功能。在本实施例中，例如，硅衬底用作半导体衬底1。
布线层3中的每一个具有层间绝缘膜4以及嵌入设置在层间绝缘膜4的表面上的布线沟槽中的布线5。在本实施例中，用于位于顶部的布线层3的每个布线是铝布线，并且用于除此之外的布线层3的布线是铜布线。对用于构成每个布线层3的金属元素不做特别限制。例如使用介电常数比二氧化硅低的低介电常数绝缘层作为层间绝缘膜4。可以使用例如SiOC膜、SiLK膜（其中SiLK：注册商标）、HSQ（氢倍半硅氧烷）膜、MHSQ（甲基氢倍半硅氧烷）膜、MSQ（甲基倍半硅氧烷）膜、或者由这些制成的多孔膜作为低介电常数绝缘层。半导体元件2、用于位于底部的布线层3的布线5、以及用于两个相邻布线层3的布线5通过设置为使其延伸穿过层间绝缘膜4的通路（via）6而彼此电耦合。设置于布线层3中的布线5以及通路6中的至少一些分别用作构成逻辑电路50的布线和通路。
在下文中，存在将位于顶部的布线层3描述为布线层3-1并且将与从上面观察的第二个对应的布线层3描述为布线层3-2的情况。还存在将位于顶部的层间绝缘膜4描述为层间绝缘膜4-1并且将与从上面观察的第二个对应的层间绝缘膜4描述为层间绝缘膜4-2的情况。
利用扩散防止层7覆盖除了顶层的层间绝缘膜4-1之外的层间绝缘膜4以及嵌入这些层间绝缘膜4中的布线5。扩散防止层7中的每一个是用于防止用于布线5的材料（尤其是由铜布线所构成的铜）扩散的绝缘膜。例如可以使用SiN膜、SiO2膜、以及SiCN膜作为扩散防止层7。扩散防止膜7的厚度范围例如从10nm至100nm。顺便说一下，下面可以将位于顶部的扩散防止层7描述为扩散防止层7-1。
根据本实施例的半导体衬底100的一个特征在于除了半导体衬底1外还在布线层中形成有源元件，并且以混合形式在相同衬底上形成半导体衬底1中的逻辑电路50以及形成于布线层中的有源元件。具体地，在本实施例中，在位于顶部的布线层3-1中形成半导体层8-1和8-2并且使用半导体层8-1和8-2形成晶体管21-1和21-2。当在这里由诸如InGaZnO（IGZO）、InZnO（IZO）、ZnO、ZnAlO、ZnCuO等的氧化物半导体形成半导体层8-1和8-2时，半导体层8-1和8-2中的每一个用作n型半导体。在这种情况下，晶体管21-1和21-2的载流子是电子。
在本实施例中，形成于布线层3-1中的有源元件（晶体管21-1和21-2）用作高电压/低电压接口20的电路元件。在这里，高电压/低电压接口20是用于使逻辑电路50与在高电压下操作的电路耦合的电路。晶体管21-1用作用于接收来自该电路的信号的输入晶体管，并且晶体管21-2用作将信号输出到该电路的输出晶体管。随后将更详细地说明高电压/低电压接口20的构造和操作，尤其是晶体管21-1和21-2的使用形式。
图2是示出高电压/低电压接口20的构造的截面图。在与从上面观察的第二个相对应的层间绝缘膜4-2中形成布线沟槽。将布线5-1至5-4嵌入到该布线沟槽中。在本实施例中，布线5-1至5-4中的任何一个是铜布线并且是在相同布线形成工艺中利用镶嵌方法形成的。在本实施例中，如随后所述的，布线5-2用作晶体管21-1的栅电极，并且布线5-4用作晶体管21-2的栅电极。因此，在下面可以将布线5-2和5-4描述为栅电极25-1和25-2。使半导体层8-1形成在以便与在扩散防止层7-1的上表面处的栅电极25-1相对的位置上。使半导体层8-2形成在使其与在扩散防止层7-1的上表面处的栅电极25-2相对的位置上。
在本实施例中，半导体层8-1和8-2由诸如InGaZnO（IGZO）、InZnO（IZO）、ZnO、ZnAlO、ZnCuO等的氧化物半导体形成。这些氧化物半导体可以在相对低的温度下（例如在400°C或更低的温度下）形成。半导体层8-1和8-2由这些氧化物半导体形成，是因为存在半导体层8-1和8-2可以在适合于布线工艺的温度下形成的优点，该布线工艺通常用于形成位于半导体层8-1和8-2下的每个布线层3。
在半导体层8-1和8-2上形成硬掩膜层10。硬掩膜层10是在图案化半导体层8-1和8-2的工艺中用作掩膜的绝缘膜。例如，SiO2膜或SiN膜用作硬掩膜层10。在半导体器件100的制造工艺中，硬掩膜层10还具有抑制半导体层8-1和8-2被还原的作用。将位于顶部的层间绝缘膜4-1形成为覆盖这些半导体层8-1和8-2以及硬掩膜层10。
在层间绝缘膜4-1中形成布线沟槽和通路孔（viahole）。布线沟槽和通路孔分别被阻挡金属层11-1至11-6覆盖。在这里，将阻挡金属层11-1形成为与属于布线层3-2的布线5-1接触。将阻挡金属层11-2和11-3形成为半导体层8-1接触。此外，将阻挡金属层11-4形成为属于布线层3-2的布线5-3接触，并且将阻挡金属层11-5和11-6形成为半导体层8-2接触。例如可以提到Ti、Ta、Ru、W、其氮化物或其氧化物作为阻挡金属层11-1至11-6的材料。阻挡金属层11-1至11-6可以是由这些材料制成的单层膜或者可以是两层或更多层中的层叠膜。例如可以提到TiN（上层）/Ti（下层）或者TaN（上层）/Ta（下层）的层叠体作为层叠的阻挡金属层11-1至11-6的示例。在相同形成工艺中一起形成阻挡金属层11-1至11-6。将阻挡金属层11-2、11-3、11-5、以及11-6以在与半导体层8-1和8-2接触的部分处形成欧姆接触的方式来形成。
在利用阻挡金属层11-1至11-6覆盖的布线沟槽和通路孔内分别形成布线5-5至5-10和通路6-1至6-6。布线5-5至5-10中的任何一个是属于布线层3-1的布线。布线5-5至5-10以及通路6-1至6-6是在相同形成工艺中一起形成的。布线5-6和5-7分别通过通路6-2和6-3与半导体层8-1耦合。布线5-8通过通路6-4与布线5-3耦合。布线5-9和5-10通过通路6-5和6-6与半导体层8-2耦合。
在形成于顶层的布线层3-1中的布线和通路中，布线5-8用作外部输入端子32。外部输入端子32与用作栅电极25-2的布线5-4电耦合。通过输入到外部输入端子32的电压信号控制晶体管21-2。通路6-2和6-3分别用作晶体管21-1的源电极和漏电极。在下文中，可以将通路6-3（以及阻挡金属层11-2与通路6-3接触的部分）称作源电极28-1，并且可以将通路6-4（以及阻挡金属层11-3与通路6-4接触的部分）称作漏电极29-1。同样地，通路6-5和6-6分别用作晶体管21-2的源电极282和漏电极29-2。
图3是示出构成晶体管21-1的半导体层8-1、栅电极25-1、源电极28-1、以及漏电极29-1的平面布局的示例。在这里，在图3中，将x轴定义在从源电极28-1延伸到漏电极29-1的方向上，并且将y轴定义成与x轴垂直。半导体层8-1位于源电极28-1与漏电极29-1之间的部分与栅电极25-1相对。该部分用作沟道区。在图3的平面布局中，源电极28-1、漏电极29-1、以及半导体层8-1彼此接触的表面具有矩形形状并且彼此相同。将沿着半导体层8-1延伸的、在源电极28-1与漏电极29-1之间的距离定义为薄膜晶体管的栅极长度L。将源电极28-1、漏电极29-1、以及半导体层8-1彼此接触的表面中的每一个的y轴方向宽度定义为栅极宽度W。
应当注意的是在这里在图3中，说明了源电极28-1和漏电极29-1中的一些与栅电极25-1重叠的平面布局。在图3中，以符号dOL1指定源电极28-1相对于栅电极25-1的重叠长度。以符号dOL2指定漏电极29-1相对于栅电极25-1的重叠长度。在这里，重叠长度指示从源电极28-1或漏电极29-1的端部到栅电极25-1的端部的在面内方向上的距离。
另一方面，图4A是示出构成晶体管21-2的半导体层8-2、栅电极25-2、源电极28-2、以及漏电极29-2的平面布局的示例。与晶体管21-1不同，晶体管21-2采用漏电极29-2与栅电极25-2不重叠的结构（即如在垂直方向上观察的，漏电极29-2和半导体层8-2彼此接触的表面与栅电极25-2不重叠的结构）。
诸如在图4A中所说明的，漏电极29-2与栅电极25-2不重叠的结构具有两个优点。第一，该结构具有增大漏电极29-2与栅电极25-2之间的击穿电压的作用。在漏电极29-2与栅电极25-2不重叠的结构中，如图4B所示，漏电极29-2与栅电极25-2之间的距离d2eff变大。随着距离d2eff增大，通过施加漏极电压而施加到栅电极25-2上的有效场强降低。因而，可以有效地提高漏电极29-2与栅电极25-2之间的击穿电压。
其次，漏电极29-2与栅电极25-2不重叠的结构很难在施加高漏极电压的情况下由于注入热载流子而造成阈值劣化以及栅极泄漏增大，并且获得稳定操作。因而，漏电极29-2与栅电极25-2不重叠的结构对于将高漏极电压施加到漏电极29-2的操作而言是有利的。如将在随后描述的，这种优点对于使用晶体管21-2作为用于高电压/低电压接口20的输入晶体管是特别有效的。
图5是示出根据第一实施例的半导体器件100的电路构造的方框图。半导体器件100具有将逻辑电路50和高电压/低电压接口20集成到相同半导体衬底中的构造。在这里，高电压/低电压接口20具有在于相对低电压下操作的逻辑电路50与在高电压下操作的高电压操作电路51之间交换信号的作用。在本实施例中，逻辑电路50在作为电压电平相对低的Vlow的电源电压下操作。高电压操作电路51在作为电压电平相对高的Vhigh（>Vlow）的电源电压下操作。在这里，上述晶体管21-1和21-2作为高电压/低电压接口20的输入和输出晶体管操作。
具体地，高电压/低电压接口20的晶体管21-1响应于从高电压操作电路51发送的具有相对高电压电平的信号（高电压信号）而输出具有与逻辑电路50相对应的相对低电压电平的信号（低电压信号）。在晶体管21-1中，对其漏电极29-1提供有电源电压Vlow，并且对其栅电极25-1提供有来自高电压操作电路51的高电压信号。从高电压操作电路51提供的高电压信号具有地电压或者电源电压Vhigh的电压电平。当将从高电压操作电路51提供的高电压信号设定为电源电压Vhigh时，将电压Vlow从晶体管21-1的源电极28-1输出到逻辑电路50。
另一方面，高电压/低电压接口20的晶体管21-2响应于从逻辑电路50发送的具有相对低电压电平的信号（低电压信号）而输出具有与高电压操作电路51相对应的相对高电压电平的信号（高电压信号）。在晶体管21-2中，对其漏电极29-2提供有电源电压Vhigh，并且对其栅电极25-2提供有来自逻辑电路50的低电压信号。在这里，如图1所示，将低电压信号从逻辑电路50提供给栅电极25-2通过形成于布线层3中的布线5以及通路6来执行。再次参考图5，从逻辑电路50提供的低电压信号具有地电压或电压Vlow的电压电平。当将从逻辑电路50提供的低电压信号设定为电压Vlow时，将电压Vhigh从晶体管21-2的源电极28-2输出到高电压操作电路5-1。
在这里应该注意的是，在对漏电极29-2提供有相对高电源电压Vhigh的晶体管21-2中采用了漏电极29-2与栅电极25-2不重叠的结构。如上所述，为了在将高漏极电压施加到漏电极29-2的情况下提高击穿电压并且进一步实现稳定操作，漏电极29-2与栅电极25-2不重叠的结构是有利的。
根据上述的本实施例的半导体器件100的构造具有许多优点。第一个优点在于不必将在用于使高电压操作电路51与逻辑电路50彼此耦合的电路（高电压/低电压接口20）中使用的有源元件（在本实施例中晶体管21-1和21-2）集成到半导体衬底1中。当将具有适合于用于使高电压操作电路51和逻辑电路50耦合的电路的特性的有源元件以及具有适合于逻辑电路50的特性的有源元件集成到相同半导体衬底中时，可能需要复杂的制造工艺。另一方面，在本实施例中，因为在高电压/低电压接口20中使用的有源元件分别形成在于半导体衬底1之外设置的半导体层8-1和8-2中，因此可以解决这种问题。
其次，根据本实施例的半导体器件100的结构，可以降低芯片的面积。在根据本实施例的半导体器件100中，高电压/低电压接口20可以设置在设置了逻辑电路50的区域（设置半导体元件2的区域）上方。因此不必制备专用于设置高电压/低电压接口20的区域。这在降低芯片面积方面是有效的。
另外，根据本实施例的半导体器件100还具有可以将在高电压/低电压接口20中使用的有源元件（晶体管21-1和21-2）的击穿电压调节到宽范围的优点。在本实施例中，可以有意地将在高电压/低电压接口20中使用的有源元件设计为高击穿元件。首先，如果使扩散防止层7-1的厚度是厚的，则可以增大在高电压/低电压接口20中使用的每个电路元件的击穿电压。例如，通过使扩散防止层7-1的厚度是厚的，能够将在晶体管21-1的源电极28-1与栅电极25-1之间的击穿电压以及在晶体管21-1的漏电极29-1与栅电极25-1之间的击穿电压设计为20V至100V。
此外，即使通过选择带隙很的材料作为半导体层8-1和8-2，也可以增大在高电压/低电压接口20中使用的电路元件的击穿电压。因为氧化物半导体通常具有比硅的带隙（约1.2eV）更宽的带隙，因此例如，通过使用氧化物半导体作为半导体层8-1和8-2可以使源电极与漏电极之间的击穿电压高。例如，InGaZnO（IGZO）的带隙范围从3.3eV至3.4eV。甚至其他氧化物半导体（InZnO（IZO））、ZnO、ZnAlO、ZnCuO等）指示大于或等于3.2eV的带隙。
此外，如在本实施例中所采用的晶体管21-2，采用漏电极29-2与栅电极25-2不重叠的结构，从而使得能够增大漏电极29-2与栅电极25-2之间的击穿电压并且在将高漏极电压施加到漏电极29-2的情况下实现稳定操作。
可以将根据本实施例的半导体器件100应用到将多个LSI芯片集成到单个封装的SiP（***级封装）上。在这种情况下，在一个实施例中，SiP器件可以设置有集成了高电压操作电路51的LSI芯片以及集成了根据本实施例的半导体器件100的LSI芯片。
第二实施例
图6是示出根据本发明的第二实施例的半导体器件100A的构造的截面图。半导体器件100A具有与根据第一实施例的半导体器件100相似的结构。然而，在本实施例中，在位于顶部的布线层3-1中形成半导体层8和9。通过使用利用半导体层制作的电路元件来构成DC-DC转换器20A。由设置有在半导体衬底1中形成的半导体元件2的逻辑电路50来控制DC-DC转换器20A。
具体地，在本实施例中，在位于顶部的布线层3-1中形成半导体层8和9。在半导体层8中形成晶体管21，并且在半导体层9中形成二极管22和电容器23。晶体管21是用于在DC-DC转换器20A处执行开关操作的有源元件。将二极管22构成为二极管耦合的薄膜晶体管并且在DC-DC转换器20A处提供整流。这些晶体管21、二极管22和电容器23、以及形成于布线层3-1中的电感器24构成DC-DC转换器20A。当在这里半导体层8和9由诸如InGaZnO（IGZO）、InZnO（IZO）、ZnO、ZnAlO、ZnCuO等的氧化物半导体形成时，半导体层8和9中的每一个变成n型半导体。在这种情况下，用作晶体管21和二极管22的薄膜晶体管的载流子是电子。
图7是示出DC-DC转换器20A的结构的截面图。在与从上面观察的第二个相对应的层间绝缘膜4-2中形成布线沟槽。将布线5-1至5-4分别嵌入到该布线沟槽中。在本实施例中，布线5-1至布线5-4中的任何一个是铜布线并且是在相同布线形成工艺中使用镶嵌方法形成的。在本实施例中，如随后所述的，布线5-2用作晶体管21的栅电极。因此，在下面可以将布线5-2描述为栅电极25。使半导体层8形成在使其与在扩散防止层7-1的上表面处的栅电极25相对的位置上。
同样在本实施例中，由二极管耦合的薄膜晶体管来构成二极管22。布线5-3用作薄膜晶体管的栅电极。因此，在下面可以将布线5-3描述为栅电极26。此外，电容器23由布线5-4、半导体层9、以及***在布线5-4与半导体层9之间的扩散防止层7-1形成。因此，可以将布线5-4描述为电容器电极27。使半导体层9形成在使其与在扩散防止层7-1的上表面处的栅电极26和电容器电极27相对的位置上。
即使在本实施例中，半导体层8和9由诸如InGaZnO（IGZO）、InZnO（IZO）、ZnO、ZnAlO、ZnCuO等的氧化物半导体形成。这些氧化物半导体可以在相对低的温度下（例如在400°C或更低的温度下）形成。半导体层8和9由这些氧化物半导体形成，是因为存在半导体层8和9可以在适合于布线工艺的温度下形成的优点，该布线工艺通常用于形成位于半导体层8和9下的每个布线层3。
在半导体层8和9上形成硬掩膜层10。硬掩膜层10是在图案化半导体层8和9的工艺中用作掩膜的绝缘膜。例如，SiO2膜或SiN膜用作硬掩膜层10。在半导体器件100A的制造工艺中，硬掩膜层10还具有抑制半导体层8和9被还原的作用。将位于顶部的层间绝缘膜4-1形成为覆盖这些半导体层8和9以及硬掩膜层10。
在层间绝缘膜4-1中形成布线沟槽和通路孔。布线沟槽和通路孔分别被阻挡金属层11-1至11-4覆盖。在这里，将阻挡金属层11-1形成为与属于布线层3-2的布线5-1接触。将阻挡金属层11-2形成为与布线5-1和半导体层8接触。此外，将阻挡金属层11-3形成为与半导体层8和9接触。将阻挡金属层11-4形成为与半导体层9接触。例如可以提到Ti、Ta、Ru、W、其氮化物或其氧化物作为用于阻挡金属层11-1至11-4的材料。阻挡金属层11-1至11-4可以是由这些材料制成的单层膜或者可以是两层或更多层中的层叠膜。例如可以提到TiN（上层）/Ti（下层）或者TaN（上层）/Ta（下层）的层叠体作为层叠阻挡金属层11-1至11-4的示例。在相同形成工艺中一起形成阻挡金属层11-1至11-4。将阻挡金属层11-2至11-4以在与半导体层8和9接触的部分上形成欧姆接触的方式来形成。
在利用阻挡金属层11-1至11-4覆盖的布线沟槽和通路孔内分别形成布线5-5至5-8以及通路6-1至6-7。布线5-5至5-8中的任何一个是属于布线层3-1的布线。布线5-5至5-8和通路6-1至6-7是在相同形成工艺中一起形成的。布线5-5经由未说明的路径与布线5-7耦合。布线5-6分别通过通路6-2和6-3与布线5-1和半导体层8耦合。布线5-7通过通路6-4和6-5与半导体层8和9耦合并且通过图中未示出的布线和通路与布线5-3（即二极管22的栅电极26)耦合。布线5-8通过通路6-6和6-7与半导体层9耦合。
在形成于顶层的布线层3-1中的布线以及通路，布线5-5用作电感器24。通路6-3和6-4分别用作晶体管21的源电极和漏电极。在下文中，可以将通路6-3（以及阻挡金属层11-2与通路6-3接触的部分）称作源电极28，并且可以将通路6-4（以及阻挡金属层11-3与通路6-4接触的部分）称作漏电极29。同样地，通路6-5和6-6分别用作构成晶体管22的薄膜晶体管的源电极和漏电极。在下文中，可以将通路6-5（阻挡金属层11-3与通路6-5接触的部分）称为源电极30，并且可以将通路6-6（以及势垒金属11-4与通路6-6接触的部分）称为漏电极31。
此外，虽然附图中未示出，但是在位于顶层中的布线层3-1中形成甚至在除图6中所示的布线5-5至5-8和通路6-1至6-7之外的布线和通路。这些布线和通路成为用于集成到半导体器件100A中的集成电路（例如逻辑电路）的部件。
图8是示出构成晶体管21的半导体层8、栅电极25、源电极28、以及漏电极29的平面布局的示例的平面图。在这里，在图8中，将x轴定义在从源电极28延伸到漏电极29的方向上，并且将y轴定义成与x轴垂直。半导体层8位于源电极28与漏电极29之间的部分与栅电极25相对。该部分用作沟道区。在图8的平面布局中，源电极28、漏电极29、以及半导体层8彼此接触的表面具有矩形形状并且彼此相同。将沿着半导体层8延伸的、源电极28与漏电极29之间的距离定义为薄膜晶体管的栅极长度L。将源电极28、漏电极29、以及半导体层8彼此接触的表面中的每一个的y轴方向宽度定义为栅极宽度W。虽然在图中未示出，但是构成二极管22的薄膜晶体管也具有与上述相似的平面布局结构。应当注意的是在这里在图8中，说明了源电极28和漏电极29中的一些与栅电极25重叠的平面布局。在图8中，以符号dOL1指定源电极28相对于栅电极25的重叠长度。以符号dOL2指定漏电极29相对于栅电极25的重叠长度。
图9A是示出本实施例中的DC-DC转换器20A的电路构造的示图。DC-DC转换器20A将输入到输入端子32的电源电压Vin转换成电源电压Vout并且将电源电压Vout从输出端子32输出。将电源电压Vout提供给集成到半导体器件100A中的集成电路。
将DC-DC转换器20A构成为具有如下所述的这种电路拓扑。电感器24耦合在晶体管21的漏电极29与输入端子32之间。晶体管21的漏电极29与二极管22的阳极（即共同耦合的源电极30和栅电极26）耦合。晶体管21的源电极28与接地端子耦合。二极管22的阴极（即漏电极31）与输出端子33耦合。电容器23耦合在输出端子33与接地端子之间。具有这种电路拓扑的DC-DC转换器20A作为升压DC-DC转换器操作。
DC-DC转换器20A具有甚至在除图9A中说明的电路拓扑之外的各种电路拓扑。图9B说明了DC-DC转换器20A的另一电路构造。在图9B的电路构造中，晶体管21的源电极28与输入端子32耦合，并且其漏电极29与二极管22的阴极耦合。二极管22的阳极与接地端子耦合。电感器24耦合在二极管22的阴极与输出端子33之间。电容器23耦合在输出端子33与接地端子之间。具有这种电路拓扑的DC-DC转换器20A作为降压DC-DC转换器操作。对于本领域普通技术人员来说很容易理解的是，通过适当地确定在各个布线层3中的布线5与通路6之间的耦合关系，可以将具有图9B所示的电路拓扑的DC-DC转换器20A集成到半导体器件100A中。
虽然在图8中说明了将电容器23和电感器24单片地集成到半导体器件100A中的构造，但是可以使用外部电容器（未集成到半导体器件100A中）以代替电容器23。替代地，可以使用外部电感器以代替电感器24。
根据上述第二实施例的半导体器件100A的构造具有与根据第一实施例的半导体器件100中的优点相似的优点。首先，存在不必将在DC-DC转换器中使用的电路元件（有源元件和电容器）集成到半导体衬底1中的优点。当将具有适合于DC-DC转换器的特性的电路元件以及具有适合于逻辑电路的特性的电路元件集成到如上所述的相同半导体衬底中时，可能需要复杂的制造工艺。另一方面，在本实施例中，因为在DC-DC转换器20A中使用的电路元件（至少其中的一些）分别形成在于半导体衬底1之外设置的半导体层8和9中，因此可以解决这种问题。
其次，根据本实施例的半导体器件100A的结构，可以降低芯片的面积。在将DC-DC转换器310中使用的电路元件和在逻辑电路320中使用的电路元件集成到半导体衬底中的半导体器件300中，如在图10的左侧示图中所说明的，除了设置逻辑电路320的区域之外，还需要制备设置DC-DC转换器310的区域。另一方面，在根据本实施例的半导体器件100A中，因为DC-DC转换器20A可以设置在设置了逻辑电路50的区域（设置半导体元件2的区域）上方，因此不必制备专用于设置DC-DC转换器20A的区域。这在降低芯片面积方面是有效的。
另外，根据本实施例的半导体器件100A还具有可以将在DC-DC转换器20A中使用的电路元件（晶体管21、二极管22、以及电容器23）的击穿电压调节到宽范围的优点。通过适当地选择扩散防止层7-1的材料和厚度，可以调节在DC-DC转换器20A中使用的电路元件的击穿电压以符合宽范围。在本实施例中，特别地，可以有意地将在DC-DC转换器20A中使用的各个电路元件设计为高击穿元件。
首先，如果使扩散防止层7-1的厚度是厚的，则可以增大在DC-DC转换器20A中使用的每个电路元件的击穿电压。例如，通过使扩散防止层7-1的厚度是厚的，能够将晶体管21的源电极28与栅电极25之间的击穿电压以及其漏电极29与栅电极25之间的击穿电压设计为20V至100V。通过使扩散防止层7-1的厚度是厚的，能够将二极管22的漏电极31与其栅电极26之间的击穿电压设计为20V至100V。
此外，即使通过选择带隙大的材料作为半导体层8和9，也可以增大在DC-DC转换器20A中使用的每个电路元件的击穿电压。因为氧化物半导体通常具有比硅的带隙（约1.2eV）更宽的带隙，因此例如，通过使用氧化物半导体作为半导体层8和9可以使源电极与漏电极之间的击穿电压高。例如，InGaZnO（IGZO）的带隙范围从3.3eV至3.4eV。甚至其他氧化物半导体（InZnO（IZO））、ZnO、ZnAlO、ZnCuO等）指示大于或等于3.2eV的带隙。
因而，根据本实施例的半导体器件100A的结构，通过其设计可以实现使用这样的电路元件的DC-DC转换器，其击穿电压对于使用一般硅半导体衬底的CMOS集成电路很难实现其从20V至100V的实现范围。
如第一实施例，还可以通过优化源电极、漏电极、以及栅电极的布局来调节在DC-DC转换器20A中使用的晶体管21和二极管22的击穿电压。例如采用如在图11A中所说明的、晶体管21的漏电极29与栅电极25不重叠的结构（即如在半导体衬底1的垂直方向上观察时，半导体层8与漏电极29接触的表面与栅电极25不重叠的结构），在增大漏电极29与栅电极25之间的击穿电压方面是有效的。在漏电极29与栅电极25不重叠的结构中，如在图11B中所说明的，漏电极29与栅电极25之间的距离d2eff变大。随着距离d2eff增大，通过施加漏极电压而施加到栅电极25的有效场强降低。因而，可以有效地提高漏电极29与栅电极25之间的击穿电压。增大漏电极29与栅电极25之间的击穿电压对于具有例如图9A中所说明的电路构造的升压DC-DC转换器20A而言是有效的。
源电极28与栅电极25之间的击穿电压与以上相似。采用如在图12A中所说明的、晶体管21的源电极28与栅电极25不重叠的结构（即如在半导体衬底1的垂直方向上观察时，半导体层8与源电极28接触的表面与栅电极25不重叠的结构），在增大源电极28与栅电极25之间的击穿电压方面是有效的。如图12B所示，这种结构增大源电极28与栅电极25之间的距离d1eff并且降低通过施加源电压而施加到栅电极25上的有效场强。因而，可以有效地增大源电极28与栅电极25之间的击穿电压。增大源电极28与栅电极25之间的击穿电压对于具有例如图9B所示的电路构造的降压DC-DC转换器20A而言是有效的。
如图12C和12D中所说明的，晶体管21的源电极28和漏电极29与栅电极25不重叠的结构也是可行的。根据这种结构，可以有效地增大漏电极29与栅电极25之间的击穿电压以及源电极28与栅电极25之间的击穿电压。
此外，二极管22的漏电极31与其栅电极26之间的击穿电压也与以上相似。采用构成二极管22的薄膜晶体管的漏电极31与栅电极26不重叠的结构（即如在半导体衬底1的垂直方向上观察时，半导体层9与漏电极31接触的表面与栅电极26不重叠的结构）使得漏电极31与栅电极26之间的击穿电压能够增大。
根据本实施例的集成了DC-DC转换器20A的半导体器件100A适合于应用到其中将多个LSI芯片集成到单个封装中的SiP（***级封装）装置。在SiP器件中，可以将电源电压（操作电压）不同的LSI芯片集成到单个封装。本实施例的集成了DC-DC转换器20A的半导体器件100A的构造使得易于在电源电压不同的LSI芯片之间耦合。
图13是示出将根据本实施例的多个半导体器件100A集成到相同封装中的SiP器件200的构造的示例的截面图。在图13所示的SiP器件200中，将构成为LSI芯片的本实施例的半导体器件100A安装在引线框201上。在这里，可以将一个半导体器件100A放置在另一个半导体器件100A上。导线202用于半导体器件100A之间的电耦合以及半导体器件100A与引线203之间的电耦合。虽然使用在图13所示的构造中的导线202实现在LSI芯片之间的电耦合，但是可以使用其他电耦合方式（例如凸块等）。
图14A至14C分别是示出根据本实施例的半导体器件100A应用于SiP器件200的示例的示图。图14A至14C中的任何一个是概念示图。通过箭头概念上地说明LSI芯片之间的电耦合。顺便说一下，对于所属技术领域的专业人员不言自明的是，可以通过导线、凸块、或者其他任何电耦合方式来实现LSI芯片之间的电耦合。
在图14A所示的SiP器件200中，从电源101向每个均构成为LSI芯片的多个半导体器件100A提供有公共电源电压（例如20V）。还将电源101构成为集成电路芯片。将DC-DC转换器20A安装到半导体器件100A中的每一个上。DC-DC转换器20A根据从电源101接收到的公共电源电压产生用于操作每个半导体器件100A的逻辑电路的电源电压。在这种构造中，在不同电源电压下操作的多个LSI芯片可以通过单个电源操作。
在图14B所示的SiP器件200中，向构成为LSI芯片的本实施例的半导体器件100A中的每一个的逻辑电路提供有第一电源电压（例如12V）。半导体器件100A的DC-DC转换器20A从第一电源电压产生第二电源电压并且将该第二电源电压提供给半导体器件100A的外部接口电路和LSI芯片102。半导体器件100A的外部接口电路以及用于LSI芯片102的电路在第二电源电压下操作。在该外部接口电路与LSI芯片102的外部接口电路之间执行信号传输。因而能够实现在不同电源电压下操作的LSI芯片之间的信号传输。
在图14C所示的SiP器件200中，从电源101向构成为LSI芯片的半导体器件100A-1提供有第一电源电压，并且半导体器件100A-1的逻辑电路在第一电源电压下操作。另外，半导体器件100A-1的DC-DC转换器20A从第一电源电压产生第二电源电压并且将该第二电源电压提供给半导体器件100A-1的外部接口电路和半导体器件100A-2。半导体器件100A-1的外部接口电路以及半导体器件100A-2的逻辑电路在第二电源电压下操作。在该外部接口电路与半导体器件100A-2的逻辑电路的外部接口电路之间执行信号传输。根据相似形式，半导体器件100A-2和半导体器件100A-3彼此电耦合，并且半导体器件100A-3和半导体器件100A-4彼此电耦合。
顺便说一下，对所属技术领域的专业人员不言自明的是，虽然SiP器件包括诸如每个均使用倒装芯片耦合的各种形式的器件，但是本发明并不局限于图14A至14C的形式，而是可以一般地应用于SiP器件。
作为示例，以下将给出示出集成到半导体层8-1和8-2中的晶体管21-1和21-2（第一实施例）以及集成到半导体层8和9中的晶体管21和二极管22（第二实施例）的特性的试验结果。
示例
图15A是示出集成到远离半导体衬底1形成的半导体层（8-1和8）中的晶体管（21-1和21-2）的特性的示例的图表。图15B是示出集成到远离半导体衬底1形成的半导体层（9）中的二极管（22）的特性的示例的图表。在已测量特性的晶体管和二极管中，半导体层由IGZO形成，并且20nm厚度的SiN用作栅极绝缘膜（扩散防止层7-1）。
如图15A所示，当在将晶体管的源极电势（源电极处的电势）固定为0V并且将漏极电势Vd（其漏电极处的电势）固定为1V的同时将正偏压施加到晶体管的栅电极上时，漏极电流流动。另一方面，当对其施加负偏压时，漏极电流切断。该结果意味着该晶体管实际上执行晶体管操作。
另一方面，如图15B所示，当在将二极管的栅电极和源电极固定到0V（这意味着用于二极管的薄膜晶体管是二极管耦合的）的同时将正偏压施加到二极管的漏电极上时，漏极电流切断，而当对其施加负偏压时，漏极电流流动。在图15B的示例中，导通电压是-0.7V。该结果意味着该二极管实际上执行二极管操作（整流操作）。因而，本发明人通过实验确认了在每个布线层中设置的晶体管或二极管实际上作为有源元件（晶体管或二极管）操作。
如上所述，根据本实施例的半导体器件的一个优点在于，对于其中使用的电路元件（晶体管21-1，21-2，21、二极管22、以及电容器23），可以实现高击穿特性，并且此外调节击穿电压的自由度大。本发明人等测量了实际上在布线层3中制作的每个电路元件的击穿电压并且证明了该优点。具体地描述，本发明人等测量了在实际制作的二极管22的漏极与栅极之间的击穿电压。在这里，受到测量的二极管22的结构如下：半导体层9是10nm厚度的IGZO膜，并且厚度范围从20nm至50nm的SiN膜用作栅极绝缘膜（扩散防止层7-1）。栅极长度L和栅极宽度W均是0.6um。源电极30和漏电极31与栅电极26重叠。其重叠长度dOL1和dOL2是0.16um。如图16所示，在栅电极26和源电极30公共耦合并且被固定为0V的状态下，将偏压施加到漏电极29上。因为二极管22由栅电极26和源电极30公共耦合的薄膜晶体管形成，因此通过这种耦合技术上适合于测量击穿电压。
图17A是示出在半导体层9具有10nm厚度的IGZO膜并且栅极绝缘膜（扩散防止膜7-1）具有20nm厚度的SiN膜的情况下，当施加到漏电极31的偏压（漏极电势Vd）变化时，二极管22的漏极电流Id和栅极电流Ig的变化的图表。当漏极电势Vd增大时，二极管22在比20V高的给定电势击穿，并且漏极电流Id和栅极电流Ig在它们突然增大之后突然降低。击穿模式指示栅极绝缘膜的击穿。也就是，这种测量意味着可以测量二极管22的栅漏击穿电压，并且源漏击穿电压高于所测量的栅漏击穿电压。
图17B是示出以这种方式测量的二极管22的击穿电压与用作栅极绝缘膜的SiN膜的厚度之间的关系的图表。将SiN膜的厚度设定为20nm使得能够实现20V或更高的栅漏击穿电压。此外，通过使SiN膜的厚度增大到50nm可以使栅漏击穿电压增大到50V。因而，在本实施例中采用的二极管22能够实现其高击穿特性并且调节击穿电压的自由度大。顺便说一下，虽然通过使SiN膜的厚度更厚可以增大二极管22的击穿电压，但是当使SiN膜的厚度过高时，流过二极管22的电流降低。因此，SiN膜的厚度可以优选地是小于或等于100nm。
甚至通过在半导体层9的面内方向上使栅电极26和漏电极31彼此隔开（通过防止漏电极31与栅电极26重叠）也可以增大栅漏击穿电压。本发明人通过测量实际制作的二极管22的特性证明这一点。图18A至18C分别是每个均示出了制作的二极管22的结构的截面图。
在图18A的结构中，漏电极31与栅电极26重叠。在图18B的结构中，如在面内方向上观察的，漏电极31的端部与栅电极26的端部的位置彼此重合。在图18C的结构中，漏电极31与栅电极26不重叠。顺便说一下，对于漏电极31与栅电极26不重叠的结构（图18C），将在面内方向上的从漏电极31到栅电极26的距离定义为是负值的重叠长度。如图17A和17B的情况，半导体层9是10nm厚度的IGZO膜，并且厚度范围从20nm至50nm的SiN膜用作栅极绝缘膜（扩散防止层7-1）。栅极长度L和栅极宽度W两者均是0.6um。
图19A、19B、以及19C分别是在SiN膜的厚度分别是20nm、30nm、以及50nm的情况下漏极电流特性的图表。分别地，点划线指示重叠长度是0.16um的漏极电流，虚线指示重叠长度是0.0um的漏极电流，并且实线指示重叠长度是-0.16um的漏极电流（即不重叠情况）。在漏极电流特性的图表中，漏极电流在该处突然变化的栅漏电压VGD指示栅漏击穿电压。
图20是示出漏电极31相对于栅电极26的重叠长度与栅极和漏极之间的击穿电压之间的关系的图表。如从图16可知，在漏电极31与栅电极26重叠的结构中以及在如从面内方面上观察时漏电极31的端部与栅电极26的端部的位置彼此重合的结构中，栅漏击穿电压不取决于重叠长度。这被认为是由于在漏电极31与栅电极26之间的距离deff（定义在最短位置）与扩散防止层7-1的厚度相同的事实而发生。另一方面，当漏电极31与栅电极26不重叠时，漏电极31与栅电极26之间的距离deff增大。栅漏击穿电压的增大被认为是由于距离deff增大而引起的。
对所属技术领域的专业人员不言自明的是虽然在上述实施例中讨论了用作二极管22的薄膜晶体管的漏栅击穿电压，但是相同讨论对晶体管21-1，21-2（第一实施例）和晶体管21（第二实施例）的漏栅击穿电压以及其源栅击穿电压成立。
此外，本发明人通过实验确认了，通过在面内方向上使栅电极和漏电极彼此隔开（即防止漏电极与栅电极重叠），可以降低在施加高漏极电压的情况下的热载流子注入的效果。更准确地，本发明人评估了具有如图21A和21B所示的这种结构的晶体管21-1和21-2的特性。在这里，在图21A所示的晶体管21-1中，10nm厚度的IGZO膜用作半导体层8-1，并且30nm厚度的SiN膜用作栅极绝缘膜（扩散防止层7-1）。栅极长度L和栅极宽度W两者均是0.6um。此外，源电极28-1和漏电极29-1两者均与栅电极25-1重叠。对于源电极28-1和漏电极29-1两者，重叠长度是0.16um。另一方面，在图21B的晶体管21-2中，在面内方向上使源电极28-1和漏电极29-1与栅电极25-1彼此隔开。对于源电极28-2和漏电极29-2两者，重叠长度是-0.16um。在其他结构方面，图21B的晶体管21-2与图21A的晶体管21-1相同。
图22是示出图21A的晶体管21-1和图21B的晶体管21-2的漏极电压Vs栅极电流特性的图表。在测量漏极电压Vs栅极电流特性时，将栅极电压Vg设定为3.3V。在图22中，“G/D重叠”指示图21A的晶体管21-1的漏极电压Vs栅极电流特性，并“G/D偏移”指示图21B的晶体管21-2的漏极电压Vs栅极电流特性。发现如从图22可知的，与采用使得引起重叠的泄漏的晶体管21-1相比，采用源电极和漏电极与栅电极隔开的结构的晶体管21-2使栅极泄漏开始增大的电压从17V提高到24V，并且可以抑制在施加高漏极电压Vd时栅极泄漏的增大。这被认为是由于抑制了当晶体管在高漏极电压Vd下操作时所产生的热载流子从漏极注入到栅极的事实而出现的。
另一方面，图23是在将高应力电压施加到图21A的晶体管21-1以及图21B的晶体管21-2的漏极的情况下，对于晶体管21-1和21-2测量的栅极电压Vs漏极电流特性的变化进行测量的图表。图23的“（a）重叠”指示采用了使源电极和漏电极与栅电极重叠的结构的晶体管21-1的栅极电压Vs漏极电流特性。图23的“（b）偏移”指示采用了使源电极和漏电极与栅电极不重叠的结构的晶体管21-2的栅极电压Vs漏极电流特性。
在一系列测量时，在施加10V漏极电压Vd的状态下，使栅极电压Vg首先从0V扫描到5V。测量在初始状态下的栅极电压Vs漏极电流特性。此后，在施加3.3V的栅极电压Vg的状态下，使漏极电压Vd从0V扫描到20V。因而，将高应力电压施加到漏极。随后，在施加10V漏极电压Vd的状态下，使栅极电压Vg再次从0V扫描到5V，以便再次测量栅极电压Vs漏极电流特性。
如从图23可知，采用源电极和漏电极与栅电极重叠的结构的晶体管21-1在施加高漏极电压Vd之后使得其阈值电压在负向上移动。另一方面，采用源电极和漏电极与栅电极隔开的结构的晶体管21-1抑制其阈值电压变化。这被认为是由于通过采用源电极和漏电极与栅电极隔开的结构而抑制了在施加高漏极电压Vd时的热载流子注入的事实而发生。
这些测量结果指示了，当需要高电压操作时，通过利用源电极和漏电极与栅电极隔开的结构，可以获得在施加高漏极电压时的稳定操作。
虽然在上面已具体描述了本发明，但是本发明并不局限于上述实施例。本发明可以在所属技术领域的专业人员不言自明的各种变化之后执行。虽然特别是在图2和7中公开了半导体层8-1、8-2、8、以及9分别设置于位于顶部的布线层3-1中的构造，但是半导体层8-1、8-2、8、以及9可以设置于任意布线层3中，如果它们远离半导体衬底1。
虽然第二实施例（特别是图6和7）示出了构成DC-DC转换器20A的晶体管21、二极管22、电容器23、以及电感器24设置于相同布线层3中的构造，但是晶体管21、二极管22、电容器23、以及电感器24中的一个电路元件可以设置于与其它电路元件不同的布线层3中。例如，由晶体管21形成的半导体层8以及由二极管22形成的半导体层9可以设置于不同布线层3中。然而晶体管21、二极管22、电容器23、以及电感器24设置于相同布线层3中的构造是优选的，在于与它们设置于不同布线层3中的构造相比，可以降低用于形成晶体管21、二极管22、电容器23、以及电感器24的工艺步骤的数目。此外，虽然在上述实施例中二极管22和电容器23使用相同半导体层9形成，但是电容器23可以使用与半导体层9隔开的半导体层形成。即使在这种情况下，在电容器23中使用的半导体层优选地形成在与构成二极管22的半导体层9相同的布线层3中（例如在图6和7所示的每个结构中形成于扩散防止层7-1上）。

Claims (23)

1.一种半导体器件，包括：
逻辑电路；以及
有源元件电路；
其中所述逻辑电路包括形成于半导体衬底中的第一有源元件以及设置于位于所述半导体衬底上方的布线层中的每一个中的布线，
其中所述有源元件电路包括使用第一半导体层形成的第二有源元件，所述第一半导体层形成于在所述布线层上方形成的第一绝缘膜上方，并且
其中由所述逻辑电路控制所述有源元件电路。
2.根据权利要求1所述的半导体器件，其中通过构成所述逻辑电路的布线来控制所述有源元件电路。
3.根据权利要求2所述的半导体器件，进一步包括：
第二绝缘膜，所述第二绝缘膜形成于所述半导体衬底上方；
多个布线，所述多个布线嵌入在设置于所述第二绝缘膜中的沟槽中；
第一源电极，所述第一源电极与所述第一半导体层耦合；以及
第一漏电极，所述第一漏电极与所述第一半导体层耦合，
其中所述第一绝缘膜设置为覆盖所述第二绝缘膜和所述布线，
其中所述布线包括第一栅电极，所述第一栅电极设置于与所述第一半导体层相对的位置处，并且
其中所述第一半导体层、所述第一源电极、所述第一漏电极、以及所述第一栅电极用作构成所述有源元件电路的所述第二有源元件。
4.根据权利要求3所述的半导体器件，其中在与所述半导体衬底垂直的方向上，所述第一漏电极与所述第一半导体层接触的表面与所述第一栅电极不重叠。
5.根据权利要求3所述的半导体器件，其中在与所述半导体衬底垂直的方向上，所述第一源电极与所述第一半导体层接触的表面与所述第一栅电极不重叠。
6.根据权利要求3所述的半导体器件，其中在与所述半导体衬底垂直的方向上，所述第一源电极和所述第一漏电极两者与所述第一半导体层接触的表面与所述第一栅电极不重叠。
7.根据权利要求3所述的半导体器件，包括将超过所述逻辑电路的操作电压的电压施加到所述第一漏电极、所述第一源电极、以及所述第一栅电极中的至少一个的有源元件电路。
8.根据权利要求7所述的半导体器件，
其中将与所述逻辑电路的操作电压相等的电压施加到所述第一漏电极，并且
其中将比所述逻辑电路的操作电压高的电压施加到所述第一栅电极。
9.根据权利要求7所述的半导体器件，
其中将与所述逻辑电路的操作电压相等的电压施加到所述第一栅电极，并且
其中将大于或等于所述逻辑电路的操作电压的电压施加到所述第一漏极电极。
10.根据权利要求1所述的半导体器件，其中所述第一半导体层由具有比硅的带隙宽的带隙的半导体构成。
11.根据权利要求1所述的半导体器件，其中所述第一半导体层由InGaZnO、InZnO、ZnO、ZnAlO、或者ZnCuO构成。
12.根据权利要求1所述的半导体器件，其中所述有源元件电路作为从第一电源电压产生第二电源电压的DC－DC转换器来操作。
13.根据权利要求3所述的半导体器件，进一步包括：
第二半导体层，所述第二半导体层形成于所述第一绝缘膜上方；
第二源电极，所述第二源电极与所述第一半导体层耦合；以及
第二漏电极，所述第二漏电极与所述第一半导体层耦合，
其中所述布线进一步包括第二栅电极，所述第二栅电极设置于与所述第二半导体层相对的位置处，
其中所述第二栅电极和所述第二源电极彼此电耦合，
其中所述有源元件电路作为从第一电源电压产生第二电源电压的DC－DC转换器来操作，
其中所述第一半导体层、所述第一源电极、所述第一漏电极、以及所述第一栅电极用作构成所述DC－DC转换器的晶体管，并且
其中所述第二半导体层、所述第二源电极、所述第二漏电极、以及所述第二栅电极用作构成所述DC－DC转换器的二极管。
14.根据权利要求13所述的半导体器件，
其中所述布线进一步包括电容器电极，所述电容器电极设置为与形成于所述第二半导体层或者所述第一绝缘膜上方的第三半导体层相对，并且
其中所述电容器电极用作构成所述DC－DC转换器的电容器。
15.根据权利要求13所述的半导体器件，其中所述布线进一步包括用作构成所述DC－DC转换器的电感器的布线。
16.根据权利要求3所述的半导体器件，其中在所述第一栅电极与所述第一漏电极之间的击穿电压大于或等于20V。
17.根据权利要求3所述的半导体器件，其中在所述第一栅电极与所述第一源电极之间的击穿电压大于或等于20V。
18.根据权利要求16所述的半导体器件，其中所述第一绝缘膜是SiN膜。
19.根据权利要求10所述的半导体器件，其中所述第一绝缘膜的厚度范围从大于或等于20nm到小于或等于100nm。
20.一种SiP器件，包括：
多个集成电路芯片，所述集成电路芯片被集成到同一封装中，
其中所述集成电路芯片中的至少一个被构造成根据权利要求1所述的半导体器件。
21.一种SiP器件，包括：
多个集成电路芯片，所述集成电路芯片被集成到同一封装中；以及
电源，所述电源将第一电源电压分别提供给所述集成电路芯片，
其中所述集成电路芯片中的每一个被构造成根据权利要求12所述的半导体器件，
其中分别包括在所述集成电路芯片中的DC－DC转换器中的每一个从所述第一电源电压产生第二电源电压并且将所述第二电源电压提供给所述集成电路芯片中的每一个的逻辑电路。
22.一种SiP器件，包括：
多个集成电路芯片，所述集成电路芯片被集成到同一封装中，
其中所述集成电路芯片中的每一个包括第一集成电路芯片，所述第一集成电路芯片被构造成根据权利要求12所述的半导体器件，
其中所述第一集成电路芯片的逻辑电路在第一电源电压下操作，并且
其中所述第一集成电路芯片的DC－DC转换器将第二电源电压提供给所述集成电路芯片的第二集成电路芯片。
23.一种SiP器件，包括：
多个集成电路芯片，所述集成电路芯片被集成到同一封装中；以及
电源，
其中所述集成电路芯片中的每一个包括第一集成电路芯片，所述第一集成电路芯片被构造成根据权利要求12所述的半导体器件，
其中所述电源将第一电源电压提供给所述第一集成电路芯片，
其中所述第一集成电路芯片的逻辑电路在所述第一电源电压下操作，并且
其中所述第一集成电路芯片的DC－DC转换器将第二电源电压提供给所述集成电路芯片的第二集成电路芯片。
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