JP5040387B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5040387B2
JP5040387B2 JP2007073320A JP2007073320A JP5040387B2 JP 5040387 B2 JP5040387 B2 JP 5040387B2 JP 2007073320 A JP2007073320 A JP 2007073320A JP 2007073320 A JP2007073320 A JP 2007073320A JP 5040387 B2 JP5040387 B2 JP 5040387B2
Authority
JP
Japan
Prior art keywords
semiconductor device
polycrystalline silicon
mos transistor
silicon resistor
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007073320A
Other languages
English (en)
Other versions
JP2008235592A (ja
Inventor
望 赤木
茂樹 高橋
敬志 中野
安史 樋口
哲夫 藤井
佳晋 服部
誠 桑原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2007073320A priority Critical patent/JP5040387B2/ja
Priority to US12/071,411 priority patent/US8022477B2/en
Priority to DE102008014338.3A priority patent/DE102008014338B4/de
Publication of JP2008235592A publication Critical patent/JP2008235592A/ja
Application granted granted Critical
Publication of JP5040387B2 publication Critical patent/JP5040387B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体基板の表層部に横型ＭＯＳトランジスタ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）が形成されてなる半導体装置に関する。
半導体基板の表層部に横型ＭＯＳトランジスタ素子が形成されてなる半導体装置およびその製造方法が、例えば、特開２００１−３５２７０７号公報（特許文献１）に開示されている。
図１１は、特許文献１に開示ざれた半導体装置で、半導体装置８０の模式的な断面図である。図１１に示す半導体装置８０は、ｐ型シリコン基板２、絶縁層３、ｎ型層１からなるＳＯＩ基板に形成されている。半導体装置８０においては、ｎ＋型ドレイン領域５を囲むように、ｎ型層１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域（ドリフト領域）６が配置されている。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９が、ｎ＋型ソース領域８の下部まで入り込むように形成されている。尚、図１１において、符号４はＬＯＣＯＳ酸化膜、符号１１はゲート電極である。
図１１に示す半導体装置８０は、ｎ型層１の表層部にソースとドレインが配置され、キャリアが半導体基板の横方向に流れる、横型ＭＯＳトランジスタ素子（ＬＤＭＯＳと略記）が形成された半導体装置となっている。ＬＤＭＯＳは、他のトランジスタ素子に較べて高速スイッチングが可能であることから、例えばトランジスタ素子を高速でオン・オフさせるスイッチング回路やスイッチング電源に利用される。
一般的に、ＤＣ−ＤＣコンバータやインバータ等のスイッチング回路では、回路の動作周波数を高周波化するほど、付属するインダクタンスやキャパシタンスが小さくなって、小型化することができる。このため、できるだけ高いスイッチング速度のトランジスタ素子が必要であり、ＬＤＭＯＳは上記用途に好適である。一方、ＬＤＭＯＳに限らず、一般的にトランジスタ素子を高速でスイッチングすると、その急激な電圧変化（ｄＶ／ｄｔ）でドレイン電圧のオーバーシュート（サージ電圧）が生じ、発生ノイズ（リンギング）が増大すると共にスイッチング損失も増大してしまう。
スイッチング回路に適用するトランジスタ素子の上記課題を解決する半導体装置が、特開２００４−６５９８号公報（特許文献２）に開示されている。
図１２は、特許文献２に開示ざれた半導体装置で、半導体装置９０の模式的な斜視図において、要部を部分的に断面で示した図である。図１２に示す半導体装置９０は、半導体基板の両側にソースとドレインが配置され、キャリアが半導体基板の縦方向に流れる、縦型ＭＯＳトランジスタ素子（ＶＤＭＯＳ（VerticalDiffused Metal Oxide Semiconductor）と略記）が形成された半導体装置である。図１２の半導体装置９０は、ｐベース層１２に隣接する位置に、ドレインと反対極性のｐ導電型の不純物を低濃度に含むｐ層１４を設けることを特徴としている。
図１２の半導体装置９０では、ｐ層１４の形成により、ドレイン電圧が高くなるほどゲート−ドレイン間容量を増大させることができ、これによってドレインでのサージ電圧の発生を抑制している。しかしながら、ｐ層１４の形成はＶＤＭＯＳ構造を有する半導体装置９０において有効なものであり、ＬＤＭＯＳ構造を有する半導体装置に同様のｐ層１４を形成すると、キャリア流路への影響が大きくてＬＤＭＯＳの設計が困難となる。また、半導体装置９０ではキャリアが低不純物濃度のｐ層１４を流れるために、オン抵抗が高くなってしまう。さらに、ｐ層１４の形成のみではゲート−ドレイン間容量の増加が不十分で、サージ電圧の抑制効果も不十分である。
特開２００１−３５２７０７号公報 特開２００４−６５９８号公報
そこで、上記スイッチング回路に適用するトランジスタ素子の問題を回避するため、ＭＯＳトランジスタの新規な駆動回路が発明された。
図１３は、上記ＭＯＳトランジスタの新規な駆動回路を用いたスイッチング回路の一例で、破線で囲った部分が、電界効果型のトランジスタ２０（ｎ型ＭＯＳトランジスタ）を駆動するための駆動回路Ｋ１０である。図１３に示すトランジスタ２０の駆動回路Ｋ１０は、トランジスタ２０のゲート入力抵抗として、ＭＯＳ構造を有するＭＯＳ型抵抗体１６０を備えている。
図１３のスイッチング回路において、トランジスタ２０は、負荷３０とグランドの間に接続されている。トランジスタ２０と負荷３０の間には、配線の寄生インダクタンスが接続されている。駆動回路Ｋ１０は、矩形波の駆動電圧Ｖｉｎをトランジスタ２０のゲート電極Ｇに供給し、その駆動電圧Ｖｉｎに基づいてトランジスタ２０のオン・オフを切替える。駆動回路Ｋ１０は、トランジスタ２０のオン・オフを切替えることによって、電圧供給源４０の直流電圧Ｖｄｄを負荷３０に供給する状態と供給しない状態を切替える。
駆動回路Ｋ１０は、駆動電圧生成回路Ｋ１１と、固定抵抗体Ｒ１０と、第１ダイオードＤ１０と、第２ダイオードＤ１２と、ＭＯＳ型抵抗体１６０を備えている。固定抵抗体Ｒ１０と第１ダイオードＤ１０は直列に接続されており、ＭＯＳ型抵抗体１６０と第２ダイオードＤ１２は直列に接続されている。固定抵抗体Ｒ１０と第１ダイオードＤ１０の組とＭＯＳ型抵抗体１６０と第２ダイオードＤ１２の組は、駆動電圧生成回路Ｋ１１とトランジスタ２０の間で並列回路を構成している。第１ダイオードＤ１０のアノードは駆動電圧生成回路Ｋ１１側に接続しており、カソードはトランジスタ２０側に接続している。第２ダイオードＤ１２のアノードはトランジスタ２０側に接続しており、カソードは駆動電圧生成回路Ｋ１１側に接続している。
ＭＯＳ型抵抗体１６０は、酸化シリコンの第１絶縁体領域１６２と、ｐ型の不純物を含む単結晶シリコンのｐ型半導体領域１６４と、酸化シリコンの第２絶縁体領域１６５を備えている。第１絶縁体領域１６２と第２絶縁体領域１６５は、ｐ型半導体領域１６４によって隔てられている。第１電極１６１は、第１絶縁体領域１６２を介してｐ型半導体領域１６４に対向している。第２電極１６６は、第２絶縁体領域１６５を介してｐ型半導体領域１６４に対向している。第１電極１６１と第２電極１６６は、トランジスタ２０のドレイン電極Ｄに電気的に接続している。ｐ型半導体領域１６４の一端は、第３電極１６７を介してトランジスタのゲート電極Ｇに電気的に接続している。ｐ型半導体領域１６４の他端は、第４電極１６３を介して駆動電圧生成回路Ｋ１１に電気的に接続している。
ＭＯＳ型抵抗体１６０は、電界効果によってｐ型半導体領域６４内に伸縮する空乏層の幅を調整することができ、ＭＯＳ型抵抗体１６０の抵抗値Ｒは、印加される電圧Ｖに応じてほぼ連続的に増加する。このため、ＭＯＳ型抵抗体１６０の抵抗値Ｒは、ドレイン・ソース間電圧Ｖｄｓが小さいときに小さく調整され、ドレイン・ソース間電圧Ｖｄｓが大きいときに大きく調整される。すなわち、ゲート入力抵抗であるＭＯＳ型抵抗体１６０の抵抗値Ｒをドレイン電圧が高くなるほど増大させ、スイッチングの初期は高速でスイッチングし、電圧のオーバーシュートが問題になるスイッチング後期でスイッチング速度を低減する。これによって、ドレインでのサージ電圧の発生を、顕著に抑制することができる。
尚、上記ＭＯＳトランジスタの駆動回路の発明については、すでに特許出願（出願番号２００６−２０４７７０）がなされている。
本発明は、駆動回路に上記ＭＯＳ型抵抗体が組み込まれてなり、ドレイン電圧のオーバーシュートを低減してノイズとスイッチング損失の増大を抑制することが可能な半導体装置であって、特に、高速スイッチングが可能な横型ＭＯＳトランジスタを用いた、小型で安価な半導体装置を提供することを目的としている。
請求項１に記載の半導体装置は、半導体基板の表層部に、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、前記横型ＭＯＳトランジスタのゲート駆動信号ラインに、前記横型ＭＯＳトランジスタのドレインと逆の導電型の多結晶シリコン抵抗体が挿入配置され、絶縁膜を介して、前記横型ＭＯＳトランジスタのドレイン電圧が前記多結晶シリコン抵抗体に印加される半導体装置であり、前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域上に形成され、前記多結晶シリコン抵抗体が、前記絶縁膜上に配置されてなることを特徴としている。
上記半導体装置は、横型ＭＯＳトランジスタが形成されてなる半導体装置である。半導体基板の一方の表層部にソースとドレインが配置され、キャリアが半導体基板の横方向に流れる横型ＭＯＳトランジスタは、他のトランジスタ素子に較べて高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。
スイッチング回路では、一般的に、高速のトランジスタ素子を用いて回路の動作周波数を上げるほど、回路全体を小型化することができるが、スイッチングによる電圧変化（ｄＶ／ｄｔ）がより急激になるため、ドレイン電圧のオーバーシュート（サージ電圧、ノイズ）が増大してしまう。
しかしながら、上記半導体装置においては、横型ＭＯＳトランジスタのゲート駆動信号ラインにドレインと逆の導電型の多結晶シリコン抵抗体が挿入配置されており、該多結晶シリコン抵抗体には、絶縁膜を介して、スイッチング時に電位変動するドレイン電圧が印加される。該多結晶シリコン抵抗体は、不純物濃度を低く設定することでＭＯＳ構造を有するＭＯＳ型抵抗体として機能し、ドレインと逆の導電型であるため、ドレイン電圧が上昇すると該多結晶シリコン抵抗体内に空乏層が広がって、抵抗値が増大する。従って、該横型ＭＯＳトランジスタは、スイッチングの初期においてはゲート入力抵抗である該多結晶シリコン抵抗体の抵抗値が小さいため高速でスイッチングし、スイッチングの後期では該多結晶シリコン抵抗体の抵抗値が大きくなってスイッチング速度が低減する。これにより、ドレイン電圧のオーバーシュート（サージ電圧）を低減してノイズ（リンギング）を抑制すると共に、スイッチング損失の増大も防止することができる。
また、上記多結晶シリコン抵抗体は、多結晶シリコンからなり安価であると共に、半導体基板の種々の場所に形成することができる。このため、上記半導体装置は、小型化が可能である。
以上のようにして、上記半導体装置は、高速スイッチングが可能な横型ＭＯＳトランジスタが形成されてなる半導体装置であって、ドレイン電圧のオーバーシュート（サージ電圧）を低減してノイズとスイッチング損失の増大を抑制した、小型且つ低コストで製造できる半導体装置とすることができる。
また、上記半導体装置は、前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域上に形成され、前記多結晶シリコン抵抗体が、前記絶縁膜上に配置されてなる構成とすることができる。この場合、請求項２に記載のように、前記絶縁膜が、ＬＯＣＯＳ酸化膜であってもよい。
上記半導体装置では、横型ＭＯＳトランジスタのドレインのドリフト領域上に形成された絶縁膜（ＬＯＣＯＳ酸化膜）を介して、ドリフト領域のドレイン電圧がドレインと逆の導電型の多結晶シリコン抵抗体に直接印加されることとなる。従って、上記半導体装置は、該多結晶シリコン抵抗体を配置することによってチップ面積が増大することはなく、構造も簡単であり、安価に製造することができる。
また、横型ＭＯＳトランジスタの形成領域の外周部にドレインのドリフト領域を延長し、請求項３に記載のように、前記多結晶シリコン抵抗体が、前記半導体基板における前記横型ＭＯＳトランジスタの形成領域の外周部におけるＬＯＣＯＳ酸化膜上に配置されてなる構成としてもよい。
横型ＭＯＳトランジスタをパワー素子として用いる場合、横型ＭＯＳトランジスタは、小さいセルが多数並列に並んだ構成となる。従って、チップ面積に余裕がある場合には、多結晶シリコン抵抗体を上記のように横型ＭＯＳトランジスタの形成領域の外周部に配置することで、横型ＭＯＳトランジスタの形成領域におけるセル構造を変えることなくパターン設計を単純化すると共に、該多結晶シリコン抵抗体の配置の自由度を高めることができる。
また、請求項４に記載の半導体装置は、前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域に形成されたトレンチの側壁絶縁膜であり、前記多結晶シリコン抵抗体が、前記側壁絶縁膜を介して前記トレンチ内に埋め込まれた多結晶シリコンであることを特徴としている。当該半導体装置においては、多結晶シリコン抵抗体がトレンチ内に配置されるため、これによっても該多結晶シリコン抵抗体の配置に伴うチップ面積の増大を抑制することができる。
例えば請求項５に記載のように、上記半導体装置においては、前記多結晶シリコン抵抗体と前記横型ＭＯＳトランジスタの多結晶シリコンからなるゲート電極が、配線により接続されてなる構成とすることができる。
一方、請求項６に記載のように、前記多結晶シリコン抵抗体と前記横型ＭＯＳトランジスタの多結晶シリコンからなるゲート電極が、一体的に形成されてなる構造であってもよい。この場合には、多結晶シリコン抵抗体とゲート電極を接続する配線が不要となるため、多結晶シリコン抵抗体の形成による配線効率の低下を抑制することができる。
尚、請求項７に記載のように、横型ＭＯＳトランジスタの閾値電圧制御のために、前記多結晶シリコン抵抗体と前記ゲート電極を、異なる導電型とする場合には、前記多結晶シリコン抵抗体の一部と前記ゲート電極に当接して、シリサイド層または金属層が形成されてなることが好ましい。これによって、多結晶シリコン抵抗体の一部とゲート電極がシリサイド層または金属層により短絡されるため、異なる導電型であっても簡単な構造で多結晶シリコン抵抗体とゲート電極を接続することができる。
一方、請求項８に記載のように、前記多結晶シリコン抵抗体と前記ゲート電極が、同じ導電型である場合には、多結晶シリコン抵抗体とゲート電極を接続するための特別な構造が必要ないため、構造を簡略化でき、製造コストが低減される。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。尚、図１の半導体装置１００において、図１１に示した半導体装置８０と同様の部分については同じ符号を付して、その説明は省略する。
また、図２は、図１の半導体装置１００を等価回路で示したスイッチング回路の回路図で、一点鎖線で囲った部分が図１の半導体装置１００に相当する。尚、図２のスイッチング回路において、図１３に示したスイッチング回路と同様の部分については同じ符号を付して、その説明は省略する。また、図２の回路図においては、簡略化して図を見やすくするため、図１３の回路図に描かれている固定抵抗体Ｒ１０と第１ダイオードＤ１０、および第２ダイオードＤ１２の図示を省略している。
図１に示すように、半導体装置１００は、半導体基板１０の表層部に、横型ＭＯＳトランジスタ（以下、ＬＤＭＯＳと略記）２１が形成されてなる半導体装置である。半導体装置１００では、図１と図２に示すように、ＬＤＭＯＳ２１のゲート駆動信号ラインに、ＬＤＭＯＳ２１のドレイン（Ｎ型）と逆の導電型（Ｐ型）の多結晶シリコン抵抗体５０が挿入配置されている。この多結晶シリコン抵抗体５０は、ＬＤＭＯＳ２１のドレイン（Ｄ）のドリフト領域６上に形成されたＬＯＣＯＳ酸化膜４からなる絶縁膜上に配置されている。このため、ＬＯＣＯＳ酸化膜４を介して、ＬＤＭＯＳ２１のドリフト領域６のドレイン電圧Ｖｄが多結晶シリコン抵抗体５０に印加される構成となっている。
図１に示す半導体装置１００は、図１２に示した半導体装置９０と異なり、ＬＤＭＯＳ２１が形成されてなる半導体装置である。半導体基板１０の一方の表層部にソース（Ｓ）とドレイン（Ｄ）が配置され、キャリアが半導体基板１０の横方向に流れるＬＤＭＯＳ２１は、他のトランジスタ素子に較べて高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。
スイッチング回路では、一般的に、高速のトランジスタ素子（ＬＤＭＯＳ２１）を用いて回路の動作周波数を上げるほど、回路全体を小型化することができるが、スイッチングによる電圧変化（ｄＶ／ｄｔ）がより急激になるため、ドレイン電圧のオーバーシュート（サージ電圧、ノイズ）が増大してしまう。
しかしながら、図１の半導体装置１００においては、ＬＤＭＯＳ２１のゲート駆動信号ラインにドレイン（Ｄ）と逆の導電型（Ｐ型）の多結晶シリコン抵抗体５０がゲート入力抵抗Ｒｇとして挿入配置されている。該多結晶シリコン抵抗体５０には、ＬＯＣＯＳ酸化膜４からなる絶縁膜を介して、スイッチング時に電位変動するドレイン電圧Ｖｄが印加される。該多結晶シリコン抵抗体５０は、不純物濃度を例えば１×１０１７ｃｍ−３以下に低く設定（ｐ−）することで、図１３で説明したＭＯＳ構造を有するＭＯＳ型抵抗体として機能する。該多結晶シリコン抵抗体５０の導電型はドレイン（Ｄ）と逆の導電型であるため、ＬＤＭＯＳ２１がオフとなってドレイン電圧Ｖｄが上昇すると、該多結晶シリコン抵抗体５０内に空乏層が広がって抵抗値が増大する。従って、ＬＤＭＯＳ２１は、スイッチングの初期においてはゲート入力抵抗Ｒｇである多結晶シリコン抵抗体５０の抵抗値が小さいため高速でスイッチングし、スイッチングの後期では多結晶シリコン抵抗体５０の抵抗値が大きくなってスイッチング速度が低減する。これにより、ドレイン電圧Ｖｄのオーバーシュート（サージ電圧）を低減してノイズ（リンギング）を抑制すると共に、スイッチング損失の増大も防止することができる。
図３は、上記多結晶シリコン抵抗体５０による効果をシミュレーションにより見積もった結果で、図３（ａ）はシミュレーションの各設定パラメータを示す図であり、図３（ｂ）は、シミュレーションにより得られたＬＤＭＯＳ２１のゲート入力抵抗Ｒｇをそれぞれ３Ω，３０Ωとした場合のドレイン電圧Ｖｄの立ち上り特性を示す図である。
図３（ｂ）に示すように、ゲート入力抵抗Ｒｇをスイッチング途中において３Ωから３０Ωに変更することで、図中にｔｓで示した区間の立ち上り速度がほとんど変わらずに、ドレイン電圧Ｖｄのオーバーシュートおよびリンギングを図中のＶｒ１からＶｒ２に大きく低減することができる。
図１に示す半導体装置１００の多結晶シリコン抵抗体５０は、多結晶シリコンからなり安価であると共に、後述するように半導体基板１０の種々の場所に形成することができる。このため、図１の半導体装置１００は、例えば図１３に示した単結晶シリコンからなるＭＯＳ型抵抗体１６０を半導体基板の別位置や外部素子として独立して設ける場合に較べて、小型化が可能である。特に、図１の半導体装置１００では、ＬＤＭＯＳ２１のドレイン（Ｄ）のドリフト領域６上に形成されたＬＯＣＯＳ酸化膜４を介して、ドリフト領域６のドレイン電圧Ｖｄがドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体５０に直接印加されている。従って、図１の半導体装置１００は、多結晶シリコン抵抗体５０を配置することによってチップ面積が増大することはなく、構造も簡単であり、これによっても小型化が図れ、安価に製造することができる。
以上のようにして、図１に示す半導体装置１００は、高速スイッチングが可能なＬＤＭＯＳ２１が形成されてなる半導体装置であって、ドレイン電圧Ｖｄのオーバーシュート（サージ電圧）を低減してノイズとスイッチング損失の増大を抑制した、小型且つ低コストで製造できる半導体装置とすることができる。
次に、図１の半導体装置１００の変形例である種々の半導体装置を説明する。
図４は、本発明における別の半導体装置の例で、半導体装置１０１の模式的な断面図である。尚、図４の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
図４に示す半導体装置１０１では、多結晶シリコン抵抗体５０が、ＬＯＣＯＳ酸化膜４上ではなく、ＬＤＭＯＳ２１のドレイン（Ｄ）のドリフト領域６上に形成されたより薄い絶縁膜４ａ上に配置されている。図４の半導体装置１０１では、図１の半導体装置１００に較べて、多結晶シリコン抵抗体５０の抵抗値のドレイン電圧Ｖｄに対する依存性がより大きくなり、低電圧で動作するＬＤＭＯＳ２１に対して特に効果的である。
図５も別の半導体装置の例で、図５（ａ）は、半導体装置１０２の模式的な断面図である。また、図５（ｂ）は、半導体装置１０２のチップ全体を示した模式的な平面図で、一点鎖線Ａ−Ａでの断面が、図５（ａ）に相当する。尚、図５の半導体装置１０２においても、図１の半導体装置１００と同様の部分については、同じ符号を付した。
半導体装置１０２は、図５（ｂ）に示すように、ＬＤＭＯＳ２１ａの形成領域の外周部にドレイン（Ｄ）のドリフト領域６を延長し、多結晶シリコン抵抗体５０が、半導体基板（チップ）１０におけるＬＤＭＯＳ２１ａの形成領域の外周部におけるＬＯＣＯＳ酸化膜４上に配置された構成となっている。
ＬＤＭＯＳをパワー素子として用いる場合、ＬＤＭＯＳは、小さいセルが多数並列に並んだ構成となる。従って、チップ面積に余裕がある場合には、図５（ｂ）に示す半導体装置１０２のように、多結晶シリコン抵抗体５０をＬＤＭＯＳ２１ａの形成領域の外周部に配置することで、ＬＤＭＯＳ２１ａの形成領域におけるセル構造を変えることなくパターン設計を単純化すると共に、該多結晶シリコン抵抗体５０の配置の自由度を高めることができる。
上記した半導体装置１００〜１０２では、いずれも、多結晶シリコン抵抗体５０がＬＤＭＯＳ２１，２１ａのドレイン（Ｄ）のドリフト領域６上に形成された絶縁膜（ＬＯＣＯＳ酸化膜４、絶縁膜４ａ）上に配置され、該絶縁膜を介して、多結晶シリコン抵抗体５０にドレイン電圧Ｖｄが印加される構成となっていた。
図６（ａ），（ｂ）は、ドレイン電圧Ｖｄを多結晶シリコン抵抗体５０に印加する別の構成を有した半導体装置の例で、それぞれ、半導体装置１０３，１０４の模式的な断面図である。尚、図６（ａ），（ｂ）の半導体装置１０３，１０４においては、それぞれ、図１の半導体装置１００および図１１の半導体装置８０と同様の部分について、同じ符号を付した。
図６（ａ），（ｂ）に示す半導体装置１０３，１０４では、どちらも、多結晶シリコン抵抗体５０の上方において、半導体基板上に形成された層間絶縁膜１５を間に挟んで、ＬＤＭＯＳ２１のドレイン（Ｄ）に接続する配線層１６が配置されている。従って、半導体装置１０３，１０４では、多結晶シリコン抵抗体５０の上方にある層間絶縁膜１５と配線層１６を介して、ドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体５０にドレイン電圧Ｖｄを印加する構成となっている。尚、図６（ａ）の半導体装置１０３における多結晶シリコン抵抗体５０は、ＬＤＭＯＳ２１のドリフト領域６上に形成されたＬＯＣＯＳ酸化膜４上に配置されているため、ＬＯＣＯＳ酸化膜４を介してもドレイン電圧Ｖｄが印加される。このように、図６（ａ）の半導体装置１０３では多結晶シリコン抵抗体５０の両側からドレイン電圧Ｖｄが印加されるため、図１の半導体装置１００に較べて、より大きなドレイン電圧Ｖｄ依存性を付与することができる。
一方、図６（ｂ）の半導体装置１０４は、ｐ型シリコン基板２、絶縁層３、ｎ型層１からなるＳＯＩ（Silicon On Insulator）構造の半導体基板に形成されており、ＬＤＭＯＳ２１は、側壁酸化膜１７を介して内部に多結晶シリコン１８が埋め込まれた絶縁層３に達する絶縁分離トレンチにより、周囲から絶縁分離されている。半導体装置１０４の多結晶シリコン抵抗体５０は、絶縁分離トレンチの外側のＬＯＣＯＳ酸化膜４上に配置されているため、層間絶縁膜１５とＬＤＭＯＳ２１のドレイン（Ｄ）に接続する配線層１６を介してのみ、ドレイン電圧Ｖｄが印加される構成となっている。
図６（ａ），（ｂ）に示す半導体装置１０３，１０４は、いずれも構造が簡単であり、安価に製造することが可能である。
図７は、別構成の多結晶シリコン抵抗体を有する半導体装置の例で、図７（ａ）は、半導体装置１０５の模式的な断面図である。また、図７（ｂ）は、図７（ａ）の一点鎖線Ｂで囲った部分を拡大した模式的な断面図であり、図７（ｃ）は、図７（ａ）の二点鎖線Ｃで囲った部分を拡大した模式的な上面図である。尚、図７の半導体装置１０５においても、図１１の半導体装置８０と同様の部分について、同じ符号を付した。
図７に示す半導体装置１０５では、側壁絶縁膜１７を介してトレンチ内に埋め込まれた低濃度（ｐ−）の多結晶シリコン１８が、図１〜図６に示した半導体装置１００〜１０４における多結晶シリコン抵抗体５０と同様の機能有する、多結晶シリコン抵抗体５１となっている。すなわち、半導体装置１０５においては、横型ＭＯＳトランジスタ２１のゲート駆動信号ラインに、横型ＭＯＳトランジスタ２１のドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体１８が挿入配置された構成となっており、側壁絶縁膜１７からなる絶縁膜を介して、横型ＭＯＳトランジスタ２１のドリフト領域６のドレイン電圧Ｖｄが、トレンチ内に埋め込まれた多結晶シリコン１８からなる多結晶シリコン抵抗体５１に印加される。従って、図７に示す半導体装置１０５についても、ドレイン電圧Ｖｄのオーバーシュート（サージ電圧）を低減してノイズとスイッチング損失の増大を抑制した半導体装置とすることができる。
また、図７の半導体装置１０５においては、多結晶シリコン抵抗体５１がトレンチ内に配置されるため、この場合にも、多結晶シリコン抵抗体５１の配置に伴うチップ面積の増大を抑制することができる。
以上の図１〜図７に示した半導体装置１００〜１０５においては、多結晶シリコン抵抗体５０，５１とＬＤＭＯＳ２１の多結晶シリコンからなるゲート電極１１が、配線により接続されてなる構成となっている。一方、多結晶シリコン抵抗体５０，５１とＬＤＭＯＳ２１のゲート電極１１は同じ多結晶シリコンからなるため、多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が、一体的に形成されてなる構造であってもよい。
図８〜図１０は、いずれも上記多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が一体的に形成されてなる半導体装置の例で、それぞれ、半導体装置１０６〜１０８の模式的な断面図である。
図８に示す半導体装置１０６では、ＬＤＭＯＳ２１の閾値電圧制御のために、多結晶シリコン抵抗体５１とゲート電極１１を、異なる導電型としている。一体形成されたゲート電極１１と多結晶シリコン抵抗体５１における導電型と不純物濃度の異なる各領域は、イオン注入により不純物を打ち分けて形成する。半導体装置１０６のように多結晶シリコン抵抗体５１をゲート電極１１と異なる導電型とする場合には、図８に示すように、多結晶シリコン抵抗体５１の一部とゲート電極１１に当接して、シリサイド層（または金属）１１ａが形成されてなることが好ましい。これによって、多結晶シリコン抵抗体５１の一部とゲート電極１１がシリサイド層（または金属層）１１ａにより短絡されるため、異なる導電型であっても簡単な構造で多結晶シリコン抵抗体５１とゲート電極１１を接続することができる。
一方、図９に示す半導体装置１０７では、多結晶シリコン抵抗体５３とＬＤＭＯＳ２２のゲート電極１３が、同じ導電型（Ｐ型）である。この場合には、ＬＤＭＯＳ２２の閾値電圧は上昇するものの、多結晶シリコン抵抗体５３とゲート電極１３を接続するための特別な構造が必要ないため、構造を簡略化でき、製造コストが低減される。
図１０の半導体装置１０８では、ＬＤＭＯＳ２３のゲート電極１１と多結晶シリコン抵抗体５４を、同じＮ導電型の多結晶シリコンで一体的に形成している。図１０に示す半導体装置１０８は、図９に示した半導体装置１０７の導電型を逆転した半導体装置となっており、図９の半導体装置１０７のＬＤＭＯＳ２２がＮチャネルであるのに対し、図１０の半導体装置１０８のＬＤＭＯＳ２３はＰチャネルである。図１０の半導体装置１０８は、Ｐ導電型のドリフト領域６ａ内に形成されたＬＯＣＯＳ酸化膜４上にＮ導電型の多結晶シリコン抵抗体５４が配置され、ＬＯＣＯＳ酸化膜４を介して、ＬＤＭＯＳ２３のドリフト領域６ａのドレイン電圧Ｖｄが多結晶シリコン抵抗体５４に印加される構成となっている。図１０の半導体装置１０８においても、多結晶シリコン抵抗体５４の導電型がドレイン（Ｄ）と逆の導電型となっているため、先に説明したように、ドレイン電圧Ｖｄのオーバーシュート（サージ電圧）を低減してノイズ（リンギング）を抑制すると共に、スイッチング損失の増大も防止することができる。
図８〜図１０に示した半導体装置１０６〜１０８は、いずれも、多結晶シリコン抵抗体５１，５３，５４とゲート電極１１，１３を接続する配線が不要となるため、多結晶シリコン抵抗体５１，５３，５４の形成による配線効率の低下を抑制することができる。
以上のようにして、図１〜図１０で例示した本願発明の半導体装置は、高速スイッチングが可能な横型ＭＯＳトランジスタが形成されてなる半導体装置であって、ドレイン電圧のオーバーシュート（サージ電圧）を低減してノイズとスイッチング損失の増大を抑制した、小型且つ低コストで製造できる半導体装置となっている。
本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。 図１の半導体装置１００を等価回路で示したスイッチング回路の回路図で、一点鎖線で囲った部分が図１の半導体装置１００に相当する。 多結晶シリコン抵抗体５０による効果をシミュレーションにより見積もった結果で、（ａ）はシミュレーションの各設定パラメータを示す図であり、（ｂ）は、ＬＤＭＯＳ２１のゲート入力抵抗Ｒｇをそれぞれ３Ω，３０Ωとした場合のドレイン電圧Ｖｄの立ち上り特性を示す図である。 本発明における別の半導体装置の例で、半導体装置１０１の模式的な断面図である。 別の半導体装置の例で、（ａ）は、半導体装置１０２の模式的な断面図である。また、（ｂ）は、半導体装置１０２のチップ全体を示した模式的な平面図で、一点鎖線Ａ−Ａでの断面が、（ａ）に相当する。 （ａ），（ｂ）は、ドレイン電圧Ｖｄを多結晶シリコン抵抗体５０に印加する別の構成を有した半導体装置の例で、それぞれ、半導体装置１０３，１０４の模式的な断面図である。 別構成の多結晶シリコン抵抗体を有する半導体装置の例で、（ａ）は、半導体装置１０５の模式的な断面図である。また、（ｂ）は、（ａ）の一点鎖線Ｂで囲った部分を拡大した模式的な断面図であり、（ｃ）は、（ａ）の二点鎖線Ｃで囲った部分を拡大した模式的な上面図である。 多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が一体的に形成されてなる半導体装置の例で、半導体装置１０６の模式的な断面図である。 多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が一体的に形成されてなる半導体装置の例で、半導体装置１０７の模式的な断面図である。 多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が一体的に形成されてなる半導体装置の例で、半導体装置１０８の模式的な断面図である。 特許文献１に開示ざれた半導体装置で、半導体装置８０の模式的な断面図である。 特許文献２に開示ざれた半導体装置で、半導体装置９０の模式的な斜視図において、要部を部分的に断面で示した図である。 ＭＯＳトランジスタの新規な駆動回路を用いたスイッチング回路の一例で、破線で囲った部分が、電界効果型のトランジスタ２０（ｎ型ＭＯＳトランジスタ）を駆動するための駆動回路Ｋ１０である。
符号の説明
８０，９０，１００〜１０８ 半導体装置
１０ 半導体基板
２１，２１ａ，２２，２３ 横型ＭＯＳトランジスタ（ＬＤＭＯＳ）
１１，１３ ゲート電極
１１ａ シリサイド層
６，６ａ ドリフト領域
５０，５１，５３，５４ 多結晶シリコン抵抗体
４ ＬＯＣＯＳ酸化膜
４ａ 絶縁膜
１５ 層間絶縁膜
１６ 配線層
１７ 側壁酸化膜
１８ 多結晶シリコン

Claims (8)

  1. 半導体基板の表層部に、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、
    前記横型ＭＯＳトランジスタのゲート駆動信号ラインに、前記横型ＭＯＳトランジスタのドレインと逆の導電型の多結晶シリコン抵抗体が挿入配置され、
    絶縁膜を介して、前記横型ＭＯＳトランジスタのドレイン電圧が前記多結晶シリコン抵抗体に印加される半導体装置であり、
    前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域上に形成され、
    前記多結晶シリコン抵抗体が、前記絶縁膜上に配置されてなることを特徴とする半導体装置。
  2. 前記絶縁膜が、ＬＯＣＯＳ酸化膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記多結晶シリコン抵抗体が、前記半導体基板における前記横型ＭＯＳトランジスタの形成領域の外周部に配置されてなることを特徴とする請求項２に記載の半導体装置。
  4. 半導体基板の表層部に、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、
    前記横型ＭＯＳトランジスタのゲート駆動信号ラインに、前記横型ＭＯＳトランジスタのドレインと逆の導電型の多結晶シリコン抵抗体が挿入配置され、
    絶縁膜を介して、前記横型ＭＯＳトランジスタのドレイン電圧が前記多結晶シリコン抵抗体に印加される半導体装置であり、
    前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域に形成されたトレンチの側壁絶縁膜であり、
    前記多結晶シリコン抵抗体が、前記側壁絶縁膜を介して前記トレンチ内に埋め込まれた多結晶シリコンであることを特徴とする半導体装置。
  5. 前記多結晶シリコン抵抗体と前記横型ＭＯＳトランジスタの多結晶シリコンからなるゲート電極が、配線により接続されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記多結晶シリコン抵抗体と前記横型ＭＯＳトランジスタの多結晶シリコンからなるゲート電極が、一体的に形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  7. 前記多結晶シリコン抵抗体と前記ゲート電極が、異なる導電型であり、
    前記多結晶シリコン抵抗体の一部と前記ゲート電極に当接して、シリサイド層または金属層が形成されてなることを特徴とする請求項６に記載の半導体装置。
  8. 前記多結晶シリコン抵抗体と前記ゲート電極が、同じ導電型であることを特徴とする請求項６に記載の半導体装置。
JP2007073320A 2007-03-20 2007-03-20 半導体装置 Expired - Fee Related JP5040387B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007073320A JP5040387B2 (ja) 2007-03-20 2007-03-20 半導体装置
US12/071,411 US8022477B2 (en) 2007-03-20 2008-02-21 Semiconductor apparatus having lateral type MIS transistor
DE102008014338.3A DE102008014338B4 (de) 2007-03-20 2008-03-14 Halbleitervorrichtung mit MIS-Transistor des lateralen Typs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007073320A JP5040387B2 (ja) 2007-03-20 2007-03-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2008235592A JP2008235592A (ja) 2008-10-02
JP5040387B2 true JP5040387B2 (ja) 2012-10-03

Family

ID=39713375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007073320A Expired - Fee Related JP5040387B2 (ja) 2007-03-20 2007-03-20 半導体装置

Country Status (3)

Country Link
US (1) US8022477B2 (ja)
JP (1) JP5040387B2 (ja)
DE (1) DE102008014338B4 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8269312B2 (en) * 2008-06-05 2012-09-18 Rohm Co., Ltd. Semiconductor device with resistive element
US8232603B2 (en) * 2009-03-19 2012-07-31 International Business Machines Corporation Gated diode structure and method including relaxed liner
US9203393B2 (en) * 2012-08-30 2015-12-01 Denso Corporation Semiconductor apparatus
US9041120B2 (en) * 2013-07-25 2015-05-26 Infineon Technologies Ag Power MOS transistor with integrated gate-resistor
JP6038745B2 (ja) * 2013-08-22 2016-12-07 株式会社東芝 ダイオード回路およびｄｃ−ｄｃコンバータ
JP6318786B2 (ja) * 2014-04-04 2018-05-09 セイコーエプソン株式会社 半導体装置及びその製造方法
US20160260704A1 (en) * 2015-03-04 2016-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. High Voltage Device with a Parallel Resistor
JP6363542B2 (ja) * 2015-03-17 2018-07-25 株式会社日立製作所 半導体装置、半導体装置の製造方法および回路システム
JP2017045797A (ja) * 2015-08-25 2017-03-02 三菱電機株式会社 トランジスタ素子及び半導体装置
JP6421784B2 (ja) * 2016-04-28 2018-11-14 株式会社豊田中央研究所 半導体装置
IT201600130185A1 (it) * 2016-12-22 2018-06-22 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo a semiconduttore integrante un transistore a conduzione verticale, e dispositivo a semiconduttore
CN108281484A (zh) * 2017-01-05 2018-07-13 旺宏电子股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法
KR20220052395A (ko) * 2020-10-20 2022-04-28 삼성전자주식회사 집적 회로 및 이를 포함하는 반도체 장치

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3999210A (en) * 1972-08-28 1976-12-21 Sony Corporation FET having a linear impedance characteristic over a wide range of frequency
JPH0793433B2 (ja) * 1988-11-08 1995-10-09 日本電気株式会社 電界効果トランジスタ
JPH03238868A (ja) 1990-02-15 1991-10-24 Nec Corp 縦型電界効果トランジスタ
JP3111576B2 (ja) * 1992-01-06 2000-11-27 富士電機株式会社 半導体装置
JPH05235722A (ja) * 1992-02-19 1993-09-10 Energy Support Corp スイッチング素子駆動回路
US5468666A (en) * 1993-04-29 1995-11-21 Texas Instruments Incorporated Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip
JPH0766405A (ja) * 1993-08-25 1995-03-10 Nissan Motor Co Ltd 半導体保護装置
US5466963A (en) 1994-01-13 1995-11-14 Harris Corporation Trench resistor architecture
FR2764137B1 (fr) * 1997-05-28 1999-08-13 Sgs Thomson Microelectronics Composant de protection d'un transistor mos integre contre des gradients de tension
JPH11234104A (ja) * 1998-02-10 1999-08-27 Toshiba Corp 半導体モジュール及びインバータ装置
KR100275758B1 (ko) * 1998-12-17 2001-02-01 김덕중 제너 다이오드를 내장한 수평형 모스 게이트형 반도체 소자 및그 제조 방법
JP3443355B2 (ja) * 1999-03-12 2003-09-02 三洋電機株式会社 半導体装置の製造方法
JP3752943B2 (ja) 2000-01-31 2006-03-08 株式会社日立製作所 半導体素子の駆動装置及びその制御方法
JP4357127B2 (ja) * 2000-03-03 2009-11-04 株式会社東芝 半導体装置
DE10016827A1 (de) 2000-04-06 2001-10-11 Bosch Gmbh Robert Elektrische Maschine
JP2001352070A (ja) 2000-04-07 2001-12-21 Denso Corp 半導体装置およびその製造方法
JP2003158198A (ja) * 2001-09-07 2003-05-30 Seiko Instruments Inc 相補型ｍｏｓ半導体装置
US6700156B2 (en) 2002-04-26 2004-03-02 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
US20030209741A1 (en) 2002-04-26 2003-11-13 Wataru Saitoh Insulated gate semiconductor device
JP3935042B2 (ja) 2002-04-26 2007-06-20 株式会社東芝 絶縁ゲート型半導体装置
DE10255116B4 (de) * 2002-11-26 2015-04-02 Infineon Technologies Ag LDMOS-Transistor und Verfahren zu dessen Herstellung
JP4449772B2 (ja) * 2004-04-09 2010-04-14 株式会社デンソー パワー半導体スイッチング素子及びそれを用いた半導体パワーモジュール
JP4899292B2 (ja) 2004-04-21 2012-03-21 富士電機株式会社 半導体装置
JP4534714B2 (ja) * 2004-10-22 2010-09-01 株式会社デンソー チャージアンプ回路
JP4654374B2 (ja) 2005-01-31 2011-03-16 コクヨ株式会社 家具
JP4858253B2 (ja) * 2006-07-27 2012-01-18 株式会社デンソー トランジスタの駆動回路
DE102007063721B4 (de) 2006-03-22 2014-05-08 Denso Corporation Schaltkreis mit einem Transistor und einer Ansteuerschaltung zur Ansteuerung des Transistors

Also Published As

Publication number Publication date
DE102008014338A1 (de) 2008-09-25
JP2008235592A (ja) 2008-10-02
US8022477B2 (en) 2011-09-20
DE102008014338B4 (de) 2018-07-26
US20080230834A1 (en) 2008-09-25

Similar Documents

Publication Publication Date Title
JP5040387B2 (ja) 半導体装置
US9343453B2 (en) Semiconductor device
CN112993039B (zh) Ldmos晶体管及相关***和方法
JP5070693B2 (ja) 半導体装置
JP3897801B2 (ja) 横型二重拡散型電界効果トランジスタおよびそれを備えた集積回路
JP5499915B2 (ja) 高耐圧半導体装置
KR100922914B1 (ko) 절연 기판 상에 형성된 전계 효과 트랜지스터
US20060124994A1 (en) Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode
JP2008294301A (ja) 半導体装置
JP2012064849A (ja) 半導体装置
JP2008060468A (ja) 半導体装置
JP2008140824A (ja) 半導体装置
JP2011510492A (ja) 保護されたチャネルを有するパワートランジスタ
US7851883B2 (en) Semiconductor device and method of manufacture thereof
JP4971848B2 (ja) 低スイッチング損失、低ノイズを両立するパワーｍｏｓ回路
JP6610114B2 (ja) 半導体装置および半導体装置の製造方法
JP2009206284A (ja) 半導体装置
JP4822292B2 (ja) 半導体装置
JP6257554B2 (ja) 半導体装置
JP6677672B2 (ja) 半導体装置
JP4858253B2 (ja) トランジスタの駆動回路
JP7407590B2 (ja) 半導体装置および集積回路
JP2018117069A (ja) 半導体装置
JP4190311B2 (ja) 半導体装置
JP2007295543A (ja) スイッチング回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090825

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090928

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090928

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120306

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120625

R151 Written notification of patent or utility model registration

Ref document number: 5040387

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees