JP4571108B2 - 誘電体分離型半導体装置及びその製造方法 - Google Patents
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Description
図3は、本発明の第1の実施形態に係る誘電体分離型半導体装置の断面構造を示す図である。図3では1つの素子を素子形成領域100に誘電体分離させる場合のみが示されており、その他の素子の形成領域については省略されている。基板はSOI構造であり、シリコン支持基板5と第1のシリコン酸化膜6を介して高抵抗(低不純物濃度)のn- -型シリコン活性層10とが積層されている。n- -型基板10の主表面からシリコン酸化膜6に達する略垂直な溝(図8の溝7参照)が形成される。この溝の平面的形状は閉ループとなっており内と外を絶縁分離する機能を有する。誘電体分離溝の両側にはn+型高濃度不純物層110が形成される。分離溝はn+型高濃度不純物層110と隣接して形成される第2のシリコン酸化膜105、該第2のシリコン酸化膜105に挟まれた領域に配置される多結晶シリコン層104とにより充填されて素子分離領域200を構成する。素子分離領域200の上面領域は、厚いシリコン酸化膜51(絶縁破壊を起こさないような膜厚)と薄い酸化膜52とで構成されている。
誘電体分離型半導体装置においては、酸化膜の厚さはできるだけ薄くしたい。しかし、薄くしすぎると素子分離の度合いは必然的に落ちることになる。そこで、第2の実施形態では、分離構造を多重にして合計として酸化膜の厚さを一定以上になるようにしている。
まず、図8(a)において、シリコン基板5の一方の面にシリコン酸化膜6を介してn- -型シリコン活性層10が積層されたSOI基板を用意する。
次に、図8(b)において、n- -型シリコン活性層の主表面にCVD法で酸化膜21を形成する。CVD酸化膜21を通常のホトレジスト22の加工技術をもちいてドライエッチング技術により加工する。続いて、同じレジストをマスクとして高密度のプラズマを発生するドライエッチング装置を用いてシリコンを加工するが、埋め込みシリコン酸化膜6まで達する垂直な深い溝7の形状となるように加工する。本実施形態では、溝幅は2μm前後としその深さは20μm以上から80μmである。
最後に、図8(f)において、素子分離領域には選択的に厚い熱酸化膜を形成して誘電体分離型基板の作製が完了する。
図9は、本発明の第3の実施形態に係る誘電体分離型半導体装置の断面を示す図である。なお、本実施形態では高耐圧IGBTについて示している。
まず、図10(a)において、素子形成のシリコン活性層がn- -型シリコン活性層10とn+型高濃度不純物層9との積層構造で形成されたSOI構造の基板をスタートとして図8(b)、(c)、(d)、(e)と同じ製造方法によりIGBT素子を形成する誘電体基板を形成する。
図11は、本発明の第4の実施形態に係る誘電体分離型半導体装置の断面を示す図である。本実施形態では、高耐圧IGBTと耐圧15V程度の中耐圧のPMOSトランジスタと中耐圧のNMOSトランジスタからなるCMOSを備えている。中耐圧のPMOSトランジスタにおいて、ドレインはp型低濃度ドレイン領域322とp+型高濃度ドレイン32からなり中耐圧の阻止電圧が得られる。12は、p+型高濃度ソースである。中耐圧のNMOSもPMOSと同じく、ドレインはn型低濃度ドレイン領域311とn+型高濃度ドレイン31からなり中耐圧の阻止電圧が得られる。11は、n+型高濃度ソースである。また、NMOSでは、ソース11、ドレイン311を囲んでp型の半導体領域(以後これをpウエルとよぶ)41が形成されn- -型シリコン活性層10との間でpn接合が形成されている。本実施例では中耐圧のCMOSはNMOSとPMOSとの間に多結晶シリコン104、酸化105、n+型高不純物濃度層とで構成される誘電体分離領域が設けられ寄生pnpnサイリスタ構造の存在しない構造である。このためラッチアップ現象が完全に回避され高信頼度化が実現できる。
(1)図12は、本発明の誘電体分離型半導体装置を大容量のモータドライブシステムに適用した例を示す。大容量のモータを駆動するIGBTモジュールと、このIGBTモジュールのスイッチング動作を制御する上下2個のMOSトランジスタと、この駆動素子を最適に制御する誘電体分離型半導体装置からなるシステムである。大容量の電力がスイッチング動作されてノイズ環境の厳しい状況でも本発明の誘電体分離型半導体装置が適用される結果、決して誤動作することがない。
実施形態による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第1の絶縁膜と、該第1の絶縁膜上に形成された低不純物濃度の半導体層と、を備える。そして、低不純物濃度の半導体層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く、中性領域が形成される厚さを有する。また、低不純物濃度の半導体層には、半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域が設けられ、その素子分離領域では、前記第1の絶縁膜に達する平面的に閉ループ構造の深溝が形成される。さらに、深溝の両面の側壁にはn型の高不純物濃度層が形成され、このn型の高不純物濃度層に隣接して第2の絶縁膜が深溝の中に配置され、さらに、第2の絶縁膜が形成された深溝の側壁の間に多結晶半導体層が充填されている。このように、深溝の側面にn+層を介して熱酸化膜が形成されているため、深い溝でも均一な膜厚の酸化膜で溝側面を被覆でき、転位が溝側面に設けられたn+層で不動化される新規に見出された効果を適用しているため熱応力により発生する転位も不動化されている。また、溝内の隙間部分をカバレージの優れた多結晶シリコン膜で被覆することにより空隙をうめることができるため、コロナ放電が発生することもなく、狭幅で深溝の素子分離領域を実現でき、結果として最小の分離領域で誤動作の発生しない誘電体分離型半導体装置が実現できる。
Claims (8)
- 半導体基板と、該半導体基板の一方の面に形成された第1の絶縁膜と、該第1の絶縁膜上に形成されたn型の低不純物濃度の半導体層と、を備え、
前記低不純物濃度の半導体層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く形成されることで、空乏化されない中性領域を含み、
前記低不純物濃度の半導体層には、半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域が設けられ、
前記素子分離領域では、前記第1の絶縁膜に達する平面的に閉ループ構造の深溝が形成され、
前記深溝の両面の側壁にはn型の高不純物濃度層が形成され、該n型の高不純物濃度層に隣接して第2の絶縁膜が前記深溝の中に配置され、該第2の絶縁膜が形成された前記深溝の側壁の間に多結晶半導体層が充填され、
前記第1の絶縁膜と前記低不純物濃度の半導体層との間に、前記空乏層に達しない厚さのn型の高不純物濃度層が形成され、
前記中性領域の電位が固定されていることを特徴とする誘電体分離型半導体装置。 - 前記素子分離領域はn重に設けられ、各素子形成領域は、多結晶半導体層とこの多結晶半導体層の両面で隣接する第2の絶縁膜と、この第2の絶縁膜の他方の面に隣接してn+型高濃度不純物層とで形成され、それぞれの隣接層はn重、2n重、n+1重の閉ループ構造で構成される誘電体分離構造であることを特徴とする請求項1に記載の誘電体分離型半導体装置。
- 前記第2の絶縁膜は、熱酸化法により形成されるシリコン酸化膜であることを特徴とする請求項1に記載の誘電体分離型半導体装置。
- 前記素子分離領域を構成するn型高不純物濃度層、酸化膜及び多結晶半導体層は全て、前記第1の絶縁膜に達する深溝に対して自己整合的に形成されていることを特徴とする請求項1に記載の誘電体分離型半導体装置。
- 請求項1に記載の誘電体分離型半導体装置を備えるプリドライバIC。
- 請求項1に記載の誘電体分離型半導体装置を備えるワンチップインバータ。
- シリコン支持基板上に第1のシリコン酸化膜、n型の高不純物濃度層、およびn型の低不純物濃度のシリコン層が積層されたSOI基板を準備する工程と、
前記シリコン層の主表面からシリコン酸化膜に達する垂直な平面的に閉ループ構造の分離溝を形成する工程と、
前記分離溝の側面にn型不純物元素を高濃度にドーピングする工程と、
前記低不純物濃度の半導体層の表面と前記分離溝の側壁にそれぞれ熱酸化膜を熱酸化法により形成する工程と、
前記熱酸化膜の隙間に多結晶シリコンを埋め込む工程と、
選択酸化により素子活性層を分離する少なくとも2種類以上の膜厚を有するフィールド酸化膜を形成する工程と、を備え、
前記シリコン層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く形成されることで、空乏化されない中性領域を含むことを特徴とする請求項1に記載された誘電体分離型半導体装置の製造方法。 - 前記分離溝を形成する工程において、n重の閉ループ構造の分離溝が形成され、
前記ドーピングする工程において、前記分離溝のそれぞれの側面にn型不純物元素が高濃度にドーピングされ、
前記埋め込む工程において、前記分離溝の中が熱酸化膜と多結晶シリコンとで埋め込まれることを特徴とする請求項7に記載の誘電体分離型半導体装置の製造方法。
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