JP2009290090A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】第1の積層体LB1は第1の機械的強度を有する第1の層間絶縁膜ID1a〜ID1dを含む。第2の積層体LB2は第1の機械的強度よりも大きな機械的強度を有する第2の層間絶縁膜ID2a,ID2bを含む。第1の領域Ra1は第1の積層体LB1内に設けられた第1の金属層L1とビアV1とを有する。第2の領域Ra2は第2の積層体LB2内に設けられた第2の金属層L2とビアV2とを有する。第2の領域Ra2は、平面視において第1の領域Ra1の少なくとも一部と重なり合い、かつ第1の領域Ra1とビアによって接続されておらず、かつ第1の領域Ra1との間に第2の層間絶縁膜ID2aを挟んでいる。
【選択図】図16
Description
層体と、第1および第2の領域とを含む。第1の積層体は、半導体基板の上に設けられており、第1の機械的強度を有する第1の層間絶縁膜を含む。第2の積層体は、第1の積層体の上に設けられており、第1の機械的強度よりも大きな機械的強度を有する第2の層間絶縁膜を含む。第1の領域は、平面視において互いに重なり合うように第1の積層体内に設けられた複数の第1の金属層と、複数の第1の金属層を互いに接続するビアとを有している。第2の領域は、平面視において互いに重なり合うように第2の積層体内に設けられた複数の第2の金属層と、複数の第2の金属層を互いに接続するビアとを有している。第2の領域は、平面視において第1の領域の少なくとも一部と重なり合い、かつ第1の領域とビアによって接続されておらず、かつ第1の領域との間に第2の層間絶縁膜を挟んでいる。
(実施の形態1)
はじめに本実施の形態の半導体装置の概略的な構成について、図1〜図3を参照して説
明する。
主に図2および図5を参照して、半導体装置SD1の配線構造の設計において、多層配線構造をなす層M1〜M9は、層M1からなる部分と、層M2〜M5からなる部分と、層M6、M7からなる部分と、層M8、M9からなる部分とに区分されて取り扱われている。そして各部分ごとに層間絶縁膜の材料や寸法ルールが選択されている。
0は、たとえば1.5μmである。
長さSV2=0.18μm、長さSW2=0.065μmである。平面視においてビアV2は第2の金属層L2の4つの辺に沿って第2の金属層L2周辺に配置されている(以下、この配置をビアV2周辺配置と呼ぶ)。
第3の領域Ra3は交互に配置されることにより千鳥配置となっている。これによりシールリングSLの延在方向に直交する方向に沿ってシールリングSLとダイシング面DSとが層間絶縁膜により直線的に繋がってしまうことが避けられている。第1の領域Ra1および第2の領域Ra2の各々も、同様に配列されている。
図13は、本発明の実施の形態1における半導体装置の製造方法に用いられるウエハの平面レイアウトを概略的に示す図である。図13を参照して、まず通常のウエハプロセス工程によってウエハWFが形成される。ウエハWFは、平面レイアウトにおいて、複数の半導体装置SD1と、切断領域RRとを有している。各半導体装置SD1は、平面レイアウトにおいて、チップ領域CRと、チップ領域CRを囲むシールリング領域SRと、シールリング領域SRの外周を囲むダミー領域DRとを有している。
はじめにクラックの伸展経路の一般論について説明する。図15は、一般的な半導体装置におけるクラックの伸展経路を説明するための概略的な部分断面図である。
方に通過して半導体装置SDOから抜ける。しかし絶縁膜FLが上方ほど機械的強度が大きくなるような積層構造を有している場合、クラックが上方に向かうことが途中で妨げられて、シールリングSLに向かう針路を有するクラックCK2V(図中破線矢印)に変化することがある。このような積層構造としては、たとえばULK材料からなる膜の上にlow−k材料からなる膜が積層された構造や、low−k材料からなる膜上に非low−k材料からなる膜が積層された構造などがある。このような積層構造を有する半導体装置においては、クラックCK2VによりシールリングSLが破壊される可能性がある。
力状態の上で本来の針路である斜め上方向(図15のクラックCK2の方向)に戻る。そしてクラックは、エッチングストッパ膜ES2aと第2の層間絶縁膜ID2aとを通過して、第2の領域Ra2の底面に達する。
矢印j、kにて、上記の矢印b、cと同様に、クラックが伸展する。すなわち、クラックはシールリング領域SRに到達することなくダミー領域DRにおいて半導体装置SD1の上方へと抜ける。この結果、半導体装置SD1にクラックCK(図3)が形成される。
図17は、比較例における半導体装置の構成を概略的に示す部分断面図である。図17を参照して、比較例の半導体装置SDCは、金属部である領域RaCを有している。領域RaCは、第1の金属層L10と、第1の領域Ra1と、第2の領域Ra2と、第3の領域Ra3と、ビアV1C、V2C、V3Cとを有している。ビアV1C、V2C、V3Cにより、金属層L0と、第1の領域Ra1と、第2の領域Ra2と、第3の領域Ra3とは一体化されている。このため領域RaCは、クラックが入りにくい、ひとかたまりの領域となっている。
図19は、本発明の実施の形態2における半導体装置の構成を概略的に示す部分断面図である。図20は、図19のXX−XX線に沿った概略的な断面図である。図21〜図23のそれぞれは、図20のXXI−XXI線、XXII−XXII線、およびXXIII−XXIII線に沿った概略的な断面図である。なお図20〜23のそれぞれの断面位置
は、実施の形態1の図4〜図7に対応している。
図25〜図27の各々は、本発明の実施の形態3における半導体装置の構成を概略的に示す部分断面図である。なお図25〜図27のそれぞれの断面位置は、実施の形態2の図21〜23の断面位置に対応している。
、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
図29は、本発明の実施の形態4における半導体装置の構成を概略的に示す部分断面図である。図30〜図32のそれぞれは、図29のXXX−XXX線、XXXI−XXXI線、およびXXXII−XXXII線に沿った概略的な断面図である。なお図29〜32のそれぞれの断面位置は、実施の形態1の図4〜図7に対応している。
図34は、本発明の実施の形態5における半導体装置の構成を概略的に示す部分断面図である。図35〜図37のそれぞれは、図34のXXXV−XXXV線、XXXVI−XXXVI線、およびXXXVII−XXXVII線に沿った概略的な断面図である。なお図34〜37のそれぞれの断面位置は、実施の形態2の図20〜図23に対応している。
図38〜図40の各々は、本発明の実施の形態6における半導体装置の構成を概略的に示す部分断面図である。なお図38〜40のそれぞれの断面位置は、実施の形態5の図35〜図37に対応している。
また各第1の領域Ra1が有する複数の第1の金属層L1はビアV1により互いに接続されている。これにより互いに対向する1対の第1の金属層L1の間の領域は、ビアV1による補強によりクラックが生じにくくなる。よって第1の領域Ra1が有する複数の第1の金属層L1の間をクラックが通過してしまう可能性が小さくなる。よって、より確実にクラックを第1の積層体LB1の上端まで導くことができる。
図41は、本発明の実施の形態7における半導体装置の構成を概略的に示す部分断面図である。図42〜図45のそれぞれは、図41のXLII−XLII線、XLIII−XLIII線、およびXLIV−XLIV線に沿った断面図である。なお図41〜45のそれぞれの断面位置は、実施の形態1の図4〜図7に対応している。
、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
図45は、本発明の実施の形態8における半導体装置の構成を概略的に示す部分断面図である。図46〜図48のそれぞれは、図45のXLVI−XLVI線、XLVII−XLVII線、およびXLVIII−XLVIII線に沿った概略的な断面図である。なお図45〜48のそれぞれの断面位置は、実施の形態7の図41〜図44に対応している。
図49は、本発明の実施の形態9における半導体装置の構成を概略的に示す部分断面図である。図50〜図52のそれぞれは、図49のL−L線、LI−LI線、およびLII−LII線に沿った概略的な断面図である。なお図49〜52のそれぞれの断面位置は、実施の形態1の図4〜図7に対応している。
OP、層M1、および層M1よりも下側(半導体基板SB側)の構造を有している(実施の形態3〜9において図示せず)。
、Ra3,Rb3 第3の領域、RR 切断領域、SB 半導体基板、SDC,SDO,SD1〜SD9 半導体装置、SL シールリング、SR シールリング領域、TP チッピング、V1〜V3 ビア、WF ウエハ、71 半導体素子、72 素子分離絶縁膜、73,75,76,78 絶縁膜、74 コンタクト、77 配線、78 保護膜。
Claims (13)
- チップ領域と、平面視において前記チップ領域を囲むシールリング領域と、平面視において前記シールリング領域の外周を囲むダミー領域とを備えた半導体装置であって、
前記ダミー領域は、
半導体基板と、
前記半導体基板の上に設けられた、第1の機械的強度を有する第1の層間絶縁膜を含む第1の積層体と、
前記第1の積層体の上に設けられた、前記第1の機械的強度よりも大きな機械的強度を有する第2の層間絶縁膜を含む第2の積層体と、
平面視において互いに重なり合うように前記第1の積層体内に設けられた複数の第1の金属層と、前記複数の第1の金属層を互いに接続するビアとを有する少なくとも1つの第1の領域と、
平面視において互いに重なり合うように前記第2の積層体内に設けられた複数の第2の金属層と、前記複数の第2の金属層を互いに接続するビアとを有する少なくとも1つの第2の領域とを含み、
前記第2の領域は、平面視において前記第1の領域の少なくとも一部と重なり合い、かつ前記第1の領域とビアによって接続されておらず、かつ前記第1の領域との間に前記第2の層間絶縁膜を挟んでいる、半導体装置。 - 前記第2の領域は、平面視において前記シールリング領域から離れるように前記第1の領域の位置からずれた位置に設けられている、請求項1に記載の半導体装置。
- 前記複数の第1の金属層の各々は、平面視において4つの辺を有し、
前記複数の第1の金属層を互いに接続するビアは、平面視において前記4つの辺に沿って配置されている、請求項1または2に記載の半導体装置。 - チップ領域と、平面視において前記チップ領域を囲むシールリング領域と、平面視において前記シールリング領域の外周を囲むダミー領域とを備えた半導体装置であって、
前記ダミー領域は、
半導体基板と、
前記半導体基板の上に設けられた、第1の機械的強度を有する第1の層間絶縁膜を含む第1の積層体と、
前記第1の積層体の上に設けられた、前記第1の機械的強度よりも大きな機械的強度を有する第2の層間絶縁膜を含む第2の積層体と、
平面視において互いに重なり合うように前記第1の積層体内に設けられた複数の第1の金属層を有する少なくとも1つの第1の領域と、
平面視において互いに重なり合うように前記第2の積層体内に設けられた複数の第2の金属層を有する少なくとも1つの第2の領域とを含み、
前記第2の領域は平面視において、前記第1の領域の一部と重なり合い、かつ前記シールリング領域から離れるように前記第1の領域の位置からずれた位置に設けられている、半導体装置。 - 前記第1および第2の領域の各々は平面視において、30%以上50%以下の面積を占め、かつ1平方μm以上4平方μm以下の面積のパターンを有する、請求項1〜4のいずれかに記載の半導体装置。
- 前記半導体基板と前記第1の積層体との間に設けられた、前記第1の機械的強度よりも大きな機械的強度を有する層間絶縁膜をさらに備えた、請求項1〜5のいずれかに記載の半導体装置。
- 前記複数の第1の金属層は、平面視において互いに同一の形状となりつつ完全に重なり合うように配置され、
前記複数の第2の金属層は、平面視において互いに同一の形状となりつつ完全に重なり合うように配置されている、請求項1〜6のいずれかに記載の半導体装置。 - 前記少なくとも1つの第1の領域は複数の第1の領域を有し、
前記少なくとも1つの第2の領域は複数の第2の領域を有し、
平面視において、隣り合う列に形成された前記複数の第1の領域は互いに所定のピッチずれて形成されることで千鳥状に配置されている、請求項7に記載の半導体装置。 - チップ領域と、平面視において前記チップ領域を囲むシールリング領域と、平面視において前記シールリング領域の外周を囲むダミー領域とを含むウエハを形成する工程と、
前記ダミー領域の外周に沿って前記ウエハを切断する工程とを備え、
前記ダミー領域は、
半導体基板と、
前記半導体基板の上に設けられた、第1の機械的強度を有する第1の層間絶縁膜を含む第1の積層体と、
前記第1の積層体の上に設けられた、前記第1の機械的強度よりも大きな機械的強度を有する第2の層間絶縁膜を含む第2の積層体と、
平面視において互いに重なり合うように前記第1の積層体内に設けられた複数の第1の金属層と、前記複数の第1の金属層を互いに接続するビアとを有する第1の領域と、
平面視において互いに重なり合うように前記第2の積層体内に設けられた複数の第2の金属層と、前記複数の第2の金属層を互いに接続するビアとを有する第2の領域とを含み、
前記第2の領域は、平面視において前記第1の領域の少なくとも一部と重なり合い、かつ前記第1の領域とビアによって接続されておらず、かつ前記第1の領域との間に前記第2の層間絶縁膜を挟んでいる、半導体装置の製造方法。 - 前記第2の領域は、平面視において前記シールリング領域から離れるように前記第1の領域の位置からずれた位置に設けられている、請求項9に記載の半導体装置の製造方法。
- チップ領域と、前記チップ領域を囲むシールリング領域と、前記シールリング領域の外周を囲むダミー領域とを含むウエハを形成する工程と、
前記ダミー領域の外周に沿って前記ウエハを切断する工程とを備え、
前記ダミー領域は、
半導体基板と、
前記半導体基板の上に設けられた、第1の機械的強度を有する第1の層間絶縁膜を含む第1の積層体と、
前記第1の積層体の上に設けられた、前記第1の機械的強度よりも大きな機械的強度を有する第2の層間絶縁膜を含む第2の積層体と、
平面視において互いに重なり合うように前記第1の積層体内に設けられた複数の第1の金属層を有する第1の領域と、
平面視において互いに重なり合うように前記第2の積層体内に設けられた複数の第2の金属層を有する第2の領域とを含み、
前記第2の領域は平面視において、前記第1の領域の一部と重なり合い、かつ前記シールリング領域から離れるように前記第1の領域の位置からずれた位置に設けられている、半導体装置の製造方法。 - 前記第1および第2の領域の各々は、平面視において、30%以上50%以下の面積を
占め、かつ1平方μm以上4平方μm以下の面積のパターンを有する、請求項9〜11のいずれかに記載の半導体装置の製造方法。 - 前記ダミー領域は、前記半導体基板と前記第1の積層体との間に設けられた、前記第1の機械的強度よりも大きな機械的強度を有する第3の層間絶縁膜層を含む、請求項9〜12のいずれかに記載の半導体装置の製造方法。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008142872A JP5334459B2 (ja) | 2008-05-30 | 2008-05-30 | 半導体装置およびその製造方法 |
US12/426,588 US7759798B2 (en) | 2008-05-30 | 2009-04-20 | Semiconductor device and method for manufacturing the same |
TW098113076A TWI484598B (zh) | 2008-05-30 | 2009-04-20 | Semiconductor device and manufacturing method thereof |
CN201310364531.4A CN103413789B (zh) | 2008-05-30 | 2009-05-27 | 半导体器件及制造该半导体器件的方法 |
CN2009102031111A CN101593738B (zh) | 2008-05-30 | 2009-05-27 | 半导体器件及制造该半导体器件的方法 |
US12/821,703 US7998839B2 (en) | 2008-05-30 | 2010-06-23 | Semiconductor device and method for manufacturing the same |
US13/180,202 US8232650B2 (en) | 2008-05-30 | 2011-07-11 | Semiconductor device and method for manufacturing the same |
US13/534,844 US8829679B2 (en) | 2008-05-30 | 2012-06-27 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008142872A JP5334459B2 (ja) | 2008-05-30 | 2008-05-30 | 半導体装置およびその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013156299A Division JP5580458B2 (ja) | 2013-07-29 | 2013-07-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009290090A true JP2009290090A (ja) | 2009-12-10 |
JP5334459B2 JP5334459B2 (ja) | 2013-11-06 |
Family
ID=41378740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008142872A Active JP5334459B2 (ja) | 2008-05-30 | 2008-05-30 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (4) | US7759798B2 (ja) |
JP (1) | JP5334459B2 (ja) |
CN (2) | CN101593738B (ja) |
TW (1) | TWI484598B (ja) |
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US20110266657A1 (en) | 2011-11-03 |
CN103413789B (zh) | 2016-03-09 |
US8829679B2 (en) | 2014-09-09 |
US20120267793A1 (en) | 2012-10-25 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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