JP2008270232A

JP2008270232A - 半導体装置

Info

Publication number: JP2008270232A
Application number: JP2005199762A
Authority: JP
Inventors: Keiji Hashimoto; 圭司橋本; Kazuro Tomita; 和朗冨田; Atsushi Ishii; 敦司石井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-07-08
Filing date: 2005-07-08
Publication date: 2008-11-06
Also published as: TW200741866A; WO2007007595A1

Abstract

【課題】シールリングの領域を増やさずに層間絶縁膜の密着性を向上し、耐湿性を向上することができる半導体装置を得る。
【解決手段】低誘電率膜を含む第１の層間絶縁膜と、低誘電率膜を含まない第２の層間絶縁膜と、第１の層間絶縁膜中に形成された２本以上の第１のシールリングと、第２の層間絶縁膜中に形成された１本の第２のシールリングとを備える。また、第１のシールリングは、第２のシールリングより幅が狭い。そして、２本以上の第１のシールリングが形成された領域は、第２のシールリングが形成された領域内に収まる。
【選択図】図１

Description

本発明は、内部素子領域への水分の侵入を防ぐためにシールリングを用いた半導体装置に関し、特にシールリングの領域を増やさずに層間絶縁膜の密着性を向上し、耐湿性を向上することができる半導体装置に関するものである。

近年半導体装置の速度を遅延する要因として、配線による遅延が問題となってきている。その対策として層間絶縁膜の材料としてlow-k材料を導入して、低誘電率化が進められている。９０ｎｍノードにおいてはｋ〜３程度の材料が使われている。６５ｎｍノードではさらに低誘電率化が進み誘電率が２．７以下のUltra low-k膜（以下、ＵＬＫ膜と呼ぶ。）が用いられるようになってきた。

しかし、low-k膜又はＵＬＫ膜といった低誘電率膜は、これまで層間絶縁膜として用いられていたＴＥＯＳ酸化膜やＦＳＧ膜に比べ機械強度が低い。そして、６５ｎｍノードにおいて用いられるＵＬＫはさらに機械強度が低い。このため、低誘電率膜を用いた場合、ダイシング・パッケージングなどのアセンブリ工程でチップの剥離が発生しやすいことが分かった。９０ｎｍノードでは各社プロセスの改善などにより対策を行ってきたが、ＵＬＫを用いる６５ｎｍノード以降はパターンレイアウトによる対策も必要となってきている。

また、内部素子領域への水分の侵入を防ぐため、シールリングが用いられる（例えば、特許文献１参照）。シールリングは、チップの外周ににおいてビア及び配線の溝にメタルを埋め込むことで、内部素子領域を覆うように形成される。

特開２００３−０８６５９０号公報

従来は、シールリングを１本とした場合、低誘電率膜を含む層間絶縁膜の密着性を十分に確保できず、層間絶縁膜の剥離が発生するという問題があった。剥離が発生すると、シールリングに切断部が生じ、内部素子領域へ水分が進入してしまう。

一方、シールリングを２本以上とした場合、低誘電率膜を含まない層間絶縁膜では配線ピッチが大きいためシールリングも太くなり、シールリング領域が増えてしまうという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、シールリングの領域を増やさずに層間絶縁膜の密着性を向上し、耐湿性を向上することができる半導体装置を得るものである。

本発明に係る半導体装置は、低誘電率膜を含む第１の層間絶縁膜と、低誘電率膜を含まない第２の層間絶縁膜と、第１の層間絶縁膜中に形成された２本以上の第１のシールリングと、第２の層間絶縁膜中に形成された１本の第２のシールリングとを備える。本発明のその他の特徴は以下に明らかにする。

本発明により、シールリングの領域を増やさずに層間絶縁膜の密着性を向上し、耐湿性を向上することができる。

実施の形態１．
以下、本発明の実施の形態１に係る半導体装置について図面を用いて説明する。ここでは、６５ｎｍノードのデバイスを例に説明する。

図１は、本発明の実施の形態１に係るシールリングを示す断面図である。基板１上に、下から順に、基板コンタクト層の層間絶縁膜２、第１の配線層のライナー膜３、第１の配線層の層間絶縁膜４、第２の配線層のライナー膜５、第２の配線層の層間絶縁膜６、第３の配線層のライナー膜７、第３の配線層の層間絶縁膜８、第４の配線層のライナー膜９、第４の配線層の層間絶縁膜１０、第５の配線層のライナー膜１１、第５の配線層の層間絶縁膜１２、第６の配線層のライナー膜１３、第６の配線層の層間絶縁膜１４、パッド−配線コンタクト層のライナー膜１５、パッド−配線コンタクト層の層間絶縁膜１６が形成されている。また、表面には、ＳｉＮからなるパッシベーション膜１７が形成されている。

ここで、層間絶縁膜４，６，８，１０は、low-k膜又はＵＬＫ膜といった低誘電率膜からなる第１の層間絶縁膜である。一方、層間絶縁膜１２，１４，１６は、ＴＥＯＳ酸化膜又はＦＳＧ膜（弗素混入の酸化膜）からなる第２の層間絶縁膜である。なお、ライナー膜３，５，７，９，１１，１３，１５は、ＳｉＮ又はＳｉＣからなり、エッチングストップや拡散防止などのために設けられる。

そして、基板コンタクト層にはＷからなるシールリング１８が形成され、第１〜６の配線層にはＣｕからなるシールリング１９〜２４が形成され、パッド−配線コンタクト層にはＷ等からなるシールリング２５及びＡｌパッドで形成されたシールリング２６が形成されている。

ここで、第１の層間絶縁膜である層間絶縁膜４，６，８，１０中に形成されたシールリング１９〜２２は第１のシールリングであり、本実施の形態では２本並んで形成されている。一方、第２の層間絶縁膜である層間絶縁膜１２，１４，１６中に形成されたシールリング２３〜２６は第２のシールリングであり、１本だけ形成されている。

図２は、図１のＡ−Ａ´の高さにおける本発明の実施の形態１に係る半導体装置の上面図である。図示のように、内部素子領域２７とスクライブ領域２８の間に、内部素子領域２７を囲うように２本のシールリング２０が設けられている。また、図３は、図１のＢ−Ｂ´の高さにおける本発明の実施の形態１に係る半導体装置の上面図である。図示のように、内部素子領域２７とスクライブ領域２８の間に、内部素子領域２７を囲うように１本のシールリング２４が設けられている。

ここで、層間絶縁膜同士の密着性よりも配線層同士の密着性が高いため、配線層の面積が大きいほど密着性が高く、剥離に対する耐性が大きくなる。従って、第１のシールリング１９〜２２を２本にすることで、特に密着性が低い低誘電率膜を含む第１の層間絶縁膜４，６，８，１０の密着性を向上することができる。また、クラックが発生した場合、外側のシールリングは断線して防水の役目を果たせなくなるが、クラックが外側のシールリングで止まるため、内側のシールリングは防水の役目を果たすことができる。

一方、第２の層間絶縁膜１２，１４，１６で用いられるＴＥＯＳ酸化膜又はＦＳＧ膜は強度が強く、密着性が高いため、第２のシールリング２３〜２６が１本でも、第２の層間絶縁膜１２，１４，１６の剥離は発生しない。

また、第１〜４の配線層はファインレイヤーであり、ビアの幅は１００ｎｍ、配線の幅は３００ｎｍ、このビア及び配線の膜厚は３００〜４００ｎｍである。そして、第５の配線層はセミグローバルレイヤーであり、ビアの幅は２００ｎｍ、配線の幅は４００ｎｍである。また、第６の配線層はグローバルレイヤーであり、ビアの幅は４００ｎｍ、配線の幅は８００ｍである。そして、Ａｌパッドの幅は１０００ｎｍである。なお、この例に限らず、上層配線としてグローバルレイヤーのみを用いてもよく、グローバル配線の幅をファイン配線の幅の３〜１０倍にするなど様々なバリエーションがある。

各配線層のシールリングの幅はビア又は配線の幅によって決まるため、ファインレイヤーに形成された第１のシールリング１９〜２２は、セミグローバルレイヤー又はグローバルレイヤーに形成された第２のシールリング２３〜２６より幅が狭い。このため、幅の広い第２のシールリング２３〜２６を２本以上にすると、シールリング領域が大きくなり、デバイスの微細化の観点にそぐわなくなる。そこで、第２のシールリング２３〜２６は１本にする。また、第１のシールリングは幅が狭いため、２本の第１のシールリングが形成された領域は、幅が５００ｎｍであり、第２のシールリングが形成された領域内に収まる。これにより、第１のシールリングを２本としてもシールリングの領域を増やすことはない。

実施の形態２．
図４は、本発明の実施の形態２に係るシールリングを示す断面図である。図示のように、低誘電率膜を含む第１の層間絶縁膜４，６，８，１０中に形成された第１のシールリング１９〜２２を３本にしている。これにより、実施の形態１よりも更に層間絶縁膜の密着性を向上し、耐湿性を向上することができる。

また、第１のシールリング同士の間隔は１００ｎｍとしている。従って、３本の第１のシールリングが形成された領域は、幅が８００ｎｍであり、第２のシールリングが形成された領域内に収まる。これにより、第１のシールリングを３本としてもシールリングの領域を増やすことはない。

実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置を示す上面図である。図６は、図５の点線で囲った領域の拡大図である。

実施の形態３では、低誘電率膜を含む第１の層間絶縁膜４，６，８，１０中に、第１のシールリング１９〜２２を１本だけ形成し、第１のシールリング１９〜２２に平行して、数μｍ毎に分離されたダミーパターン２９を形成する。その他の構成は実施の形態１と同様である。このようにダミーパターン２９を形成したことで、実施の形態１と同様に、低誘電率膜を含む第１の層間絶縁膜の密着性を向上し、耐湿性を向上することができる。

図７は、図６のパターンを形成するためのフォトレジストを示す上面図であり、図８はその断面図である。フォトレジスト３１は、シールリング及びダミーパターンを形成する部分に開口３２を有する。そして、このフォトレジスト３１をマスクとして、第１の層間絶縁膜４，６，８，１０エッチングして溝３３を形成する。この溝３３にＣｕを埋め込むことにより、第１のシールリング１９〜２２を形成する。即ち、シールリング及ぴダミーパターンはデュアルダマシンプロセスにより形成する。

デュアルダマシンプロセスを用いる場合、シールリングとダミーパターンの間の分離が長くなると、この部分のレジストが長くなり、倒れてしまうという問題がある。これを解消するためにシールリングとダミーパターンの間隔を広げて配置すると、シールリング領域が大きくなり、微細化の観点から好ましくない。

そこで、本実施の形態では、ダミーパターンを数μｍ毎に分離する。これにより、レジストの倒れを防止する部分３４が形成され、シールリングとダミーパターンの間隔を狭めることができる。

なお、ダミーパターンを図９に示すように短くするよりも、図６に示すように数μｍにした方が、配線の占有率が高くなるため層間絶縁膜の密着性は向上する。ただし、ダミーパターンをシールリングの垂直方向に大きくすると、シールリング領域が大きくなり、微細化の観点から好ましくない。

また、第１のシールリングが１本の場合について説明したが、本発明はこれに限られない。即ち、実施の形態１及び２のように第１のシールリングが２本以上で、かつダミーパターンも配置すれば更なる効果が期待できる。

実施の形態４．
実施の形態３で説明したようにダミーパターンを形成することで第１の層間絶縁膜の密着性を向上することができる。しかし、ダミーパターンに分離を形成するため、クラックがこの分離した部分を通過する可能性がある。そこで、実施の形態４では、図１０に示すようにダミーパターンを２列配置し、かつ分離の場所をずらして配置する。これにより、クラックが外側のダミーパターンの分離から進入しても、内側のダミーパターンで止まるため、クラックはシールリングには衝突しない。よって、シールリングの断線を防ぐことができる。

本発明の実施の形態１に係る半導体装置に設けられたシールリングを示す断面図である。図１のＡ−Ａ´の高さにおける本発明の実施の形態１に係る半導体装置の上面図である。図１のＢ−Ｂ´の高さにおける本発明の実施の形態１に係る半導体装置の上面図である。本発明の実施の形態２に係るシールリングを示す断面図である。本発明の実施の形態３に係る半導体装置を示す上面図である。図５の点線で囲った領域の拡大図である。図６のパターンを形成するためのフォトレジストを示す上面図である。図６のパターンを形成するためのフォトレジストを示す断面図である。ダミーパターンが短い場合を示す上面図である。本発明の実施の形態４に係るシールリング及びダミーパターンを示す上面図である。

符号の説明

１９-２２第１のシールリング
２３-２６第２のシールリング
４，６，８，１０第１の層間絶縁膜
１２，１４，１６第２の層間絶縁膜
２９ダミーパターン

Claims

低誘電率膜を含む第１の層間絶縁膜と、
低誘電率膜を含まない第２の層間絶縁膜と、
前記第１の層間絶縁膜中に形成された２本以上の第１のシールリングと、
前記第２の層間絶縁膜中に形成された１本の第２のシールリングとを備えることを特徴とする半導体装置。
前記第１のシールリングは、前記第２のシールリングより幅が狭いことを特徴とする請求項１に記載の半導体装置。
前記２本以上の第１のシールリングが形成された領域は、前記第２のシールリングが形成された領域内に収まることを特徴とする請求項１又は２に記載の半導体装置。
低誘電率膜を含む第１の層間絶縁膜と、
低誘電率膜を含まない第２の層間絶縁膜と、
前記第１の層間絶縁膜中に形成された第１のシールリングと、
前記第１の層間絶縁膜中に前記第１のシールリングに平行して形成され数μｍ毎に分離されたダミーパターンと、
前記第２の層間絶縁膜中に形成された第２のシールリングとを備えることを特徴とする半導体装置。
前記ダミーパターンを２列配置し、かつ分離の場所をずらして配置することを特徴とする請求項４に記載の半導体装置。