JP2009253033A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2009253033A
JP2009253033A JP2008099420A JP2008099420A JP2009253033A JP 2009253033 A JP2009253033 A JP 2009253033A JP 2008099420 A JP2008099420 A JP 2008099420A JP 2008099420 A JP2008099420 A JP 2008099420A JP 2009253033 A JP2009253033 A JP 2009253033A
Authority
JP
Japan
Prior art keywords
conductive
film
adhesion layer
opening
lower electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008099420A
Other languages
English (en)
Other versions
JP2009253033A5 (ja
Inventor
Tomoe Kutsunai
知恵 久都内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2008099420A priority Critical patent/JP2009253033A/ja
Priority to US12/409,105 priority patent/US20090250787A1/en
Publication of JP2009253033A publication Critical patent/JP2009253033A/ja
Publication of JP2009253033A5 publication Critical patent/JP2009253033A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】コンケイブ型の立体型スタック構造を採る容量素子において、下部電極における開口部の底面の隅部に生じるマイクロボイド（ボイド）の発生を抑止して、下部電極の断線を防止できるようにする。
【解決手段】半導体記憶装置は、半導体基板５０の上に選択的に形成された導電性密着層１１と、半導体基板５０の上に導電性密着層１１を覆うように形成され、該導電性密着層１１の中央部分を露出するホール開口部２０ａを有する第２の層間絶縁膜２０と、ホール開口部２０ａの底面及び壁面に沿って形成された下部電極２５、該下部電極２５の上に順次形成された容量絶縁膜３０及び上部電極３５からなる容量素子とを有している。導電性密着層１１は、第２の層間絶縁膜２０におけるホール開口部２０ａの底面と壁面とが接する隅部を含む該底面でのみ下部電極２５と接している。
【選択図】図１

Description

本発明は、半導体記憶装置及びその製造方法に関し、特に立体型スタック構造を有し、誘電体を用いる強誘電体メモリ装置又は高誘電体メモリ装置である半導体記憶装置及びその製造方法に関する。
強誘電体メモリ装置の開発は、まず、プレーナ型構造を用いた１ｋｂｉｔ〜６４ｋｂｉｔの小容量のメモリ装置が量産され始め、最近ではスタック型構造を用いた２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のメモリ装置が開発の中心となってきている。このスタック型強誘電体メモリ装置は、下部電極の直下に半導体基板と電気的に接続されるコンタクトプラグを配してセルサイズを縮小し、集積度の向上を図っている。
さらに、今後の微細化に伴い、平面状の容量素子では、メモリ動作に必要な電荷量を確保することが困難となるため、いわゆる立体型の容量素子をもつ立体型スタック構造が開発されてきている。このような立体型スタック構造を実現するには、段差形状として表面積を大きくした下部電極の上に、誘電体膜及び上部電極を被覆性良く形成する必要がある。
従来は、コンケイブ型構造のホール内に化学的気相堆積（ＣＶＤ）法を用いて誘電体膜及び電極膜を形成して上述の構造を実現している（例えば、特許文献１を参照。）。
以下、上記した従来の誘電体メモリ装置の誘電体キャパシタ構造について図面を参照しながら説明する。
図１４は従来例に係る誘電体メモリ装置の要部の断面構成を示している。半導体基板１００の上には、酸化物１０５と、反射防止膜である窒化物（ＳｉＯＮ）１１０とからなる第１層間絶縁膜１１５を貫通して、半導体基板１００の活性領域（図示せず）と接続するためのストレージコンタクト孔が形成されている。ストレージコンタクト孔の下部には、ＣＶＤ法により、ポリシリコン膜１２０と、その上側のプラグ凹みには、高温の酸素雰囲気下での熱処理の際に酸素がストレージ電極を介して拡散し、ポリシリコンプラグとストレージ電極との界面でポリシリコン酸化を誘発することを防止するためのバリアメタル１２５、１３０が配されている。
バリアメタル１３０の上の第２層間絶縁膜１５０に形成された凹状キャパシタのストレージノード孔１５５には、ＣＶＤ法による厚さが５ｎｍ〜５０ｎｍの下部電極１６０ａと、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法による第１のＢＳＴ薄膜１６５と、ＣＶＤ法による第２のＢＳＴ薄膜１７０とが順次形成されている。ここで、第２のＢＳＴ薄膜１７０は、結晶化のための温度が６５０℃〜８００℃の酸素雰囲気で熱処理が行われている。続いて、これらを被覆して、ＣＶＤ法又はスパッタ法により、白金（Ｐｔ）からなる上部電極１７５が形成されている。
以上の構造により、コンケイブ型の立体型スタック構造を持つ容量素子が形成され、微細で集積度が高い誘電体メモリ装置を実現することができる。
特開２００３−００７８５９号公報（第８頁 図５）
しかしながら、前記の従来例は、誘電体膜、例えば第２のＢＳＴ薄膜１７０を結晶化する熱処理工程において、ストレージノード孔１５５の底部で下部電極１６０ａにボイドが発生し断線が生じるという問題がある。この下部電極１６０ａの断線は、コンケイブ型の底部という最も段差被覆性が悪い箇所で発生しやすい。
高誘電体であるＢＳＴ（チタン酸バリウムストロンチウム）は、その結晶化の温度は５００℃〜７００℃と比較的に低温であるが、強誘電体膜にはＳＢＴ（タンタル酸ストロンチウムビスマス）に代表されるように、その結晶化温度が８００℃に達する材料もあり、当然、結晶化温度が高温且つ長時間になれば、不良率は極端に増大すると考えられる。
また、誘電体膜との相性が良いことから用いられる、上部電極１７５を構成するＰｔは延性に富むことから、ストレスマイグレーションが発生しやすい。
以上により、誘電体膜材料と電極材料との組み合わせによっては、熱的なストレスマイグレーションによる断線が多発する可能性が高く、また、できるだけそのリスクが低い組み合わせを選んだとしても、断線の発生確率が０でないならば、大容量メモリ装置においては、１ビット不良をなくすことはできない。
一方、従来から下部電極１６０ａの断線を防止する技術として、酸化チタン（ＴｉＯｘ）又は酸化白金（ＰｔＯｘ）等からなる導電性密着層をホールの底面上及び壁面上に形成する方法が知られている。
本願発明者が得た知見によれば、従来例に係るコンケイブ型のホールの底面上及び壁面上に跨るように、下部電極と層間絶縁膜との間及び下部電極とバリアメタルとの間に上記の導電性密着層を設けると、以下に説明する２つの問題が発生する。
第１の問題は、上記の導電性密着層を形成してもなお、下部電極に断線が発生することである。これについて、本願発明者が検討した評価結果を以下に示す。
図１５（ａ）に示すように、ソース領域（又はドレイン領域）１及びゲート電極２からなるトランジスタが集積化された半導体基板の上に、トランジスタ上の全面を覆う第１の保護絶縁膜３が形成されている。第１の保護絶縁膜３には、トランジスタのソース領域（又はドレイン領域）１と接続される、タングステン又はポリシリコンからなるコンタクトプラグ４が形成されている。第１の保護絶縁膜３の上には、コンタクトプラグ４と接続され、且つ下方から順に、酸素に対するバリア層であるＴｉＡｌＮ、Ｉｒ及びＩｒＯ２が積層された酸素バリア膜５が形成されている。
また、第１の保護絶縁膜３の上には、互いに隣接する酸素バリア膜５（図では１つのみ表示）を電気的に絶縁し、且つ各酸素バリア膜５上の全面を覆うように、膜厚が３００ｎｍ〜８００ｎｍで、その上面が平坦化された層間絶縁膜７が形成されている。
層間絶縁膜７には、酸素バリア膜５を露出する容量素子形成用のホール開口部６ｂが形成されている。ホール開口部６ｂには、その底面及び壁面の全体を覆うように膜厚が１０ｎｍ〜１００ｎｍのＰｔＯｘからなる導電性密着層６が形成され、該導電性密着層６の上にはＰｔからなる下部電極８が形成され、該下部電極８の上にはビスマス層状ペロブスカイト構造を有するＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）Ｏ９からなる容量膜９が形成され、該容量膜９の上にはＰｔからなる上部電極１５が形成されている。ここで、各膜厚は、下部電極８が５ｎｍ〜１００ｎｍであり、容量膜９が５０ｎｍ〜１５０ｎｍであり、上部電極１５が５０ｎｍ〜１００ｎｍである。
図１５（ａ）に示すコンケイブ型の立体型スタック構造を持つ容量素子を形成した場合の、下部電極８となるＰｔ膜の堆積直後のホール開口部６ｂにおけるコンタクトコーナ部６ａを拡大した膜形状を図１５（ｂ）に示す。図１５（ｂ）に示すように、コンタクトコーナ部６ａにおける底面上及び壁面上において、下地層である導電性密着層６からそれぞれ交差するように成長するＰｔ膜の柱状結晶が衝突してストレスが生じ、これによるマイクロボイドが発生する。
その後、図１５（ｃ）に示すように、下部電極８の上に形成される高誘電体又は強誘電体からなる容量膜９の結晶化に必要な６５０℃〜８００℃の温度での酸素アニール時に、マイクロボイドが凝集して大きなボイドとなり、コンタクトコーナ部６ａにおいて下部電極８が断線する。これにより、容量素子の残留分極（２Ｐｒ）が著しく低下する。
なお、コンタクトコーナ部６ａにおけるボイドの発生は、凹状キャパシタの隅部のテーパ角度にも影響され、当然、壁面のテーパ角度の鈍角が大きくなるほど、すなわちコンケイブ形状が大きく開くほどボイドの発生は低下する。しかしながら、高集積化のためには鈍角の大きさは小さい方が好ましく、実用上ボイドの発生は避けられない。
第２の問題は、ＰｔＯｘからなる導電性密着層６自体の使用が困難であることである。図１６に示すように、下部電極８の下側の全面に導電性密着層６を形成する場合、すなわち、ホール開口部６ｂの底面から壁面に跨るように導電性密着層６を形成する場合は、層間絶縁膜７に用いられる、例えば酸化シリコン等からなる下地層の影響を受けて導電性密着層６の横方向及び下方向からの結晶粒径がほぼ均等に成長する。このため、コンタクトコーナ部６ａにおいて導電性密着層６の結晶粒径を均等にすることが困難となる。この現象はＴｉＯｘからなる導電性密着層においても同様に観測される。このような現象が発生すると、コンタクトコーナ部６ａにおいて、導電性密着層６を下地とする下部電極８（Ｐｔ膜）の成長が阻害され、マイクロボイドが発生する可能性が大きくなる。その結果、下部電極８に断線が発生し、容量素子の残留分極（２Ｐｒ）が著しく低下する。
本発明は、上記の問題に鑑みてなされ、コンケイブ型の立体型スタック構造を採る容量素子において、下部電極におけるホール底面の隅部に生じるマイクロボイド（ボイド）の発生を抑止して、下部電極の断線を防止できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体記憶装置を、絶縁膜に設けるコンケイブ型の開口部の内側に下部電極を形成する際に、形成される下部電極における結晶粒（グレイン）のサイズを開口部の底面の隅部で接する底面上部分と壁面上部分とにおいて不均一とする構成とする。
具体的に、本発明に係る第１の半導体記憶装置は、半導体基板の上に選択的に形成された第１の導電性密着層と、半導体基板の上に第１の導電性密着層を覆うように形成され、且つ第１の導電性密着層の中央部分を露出する開口部を有する絶縁膜と、開口部の底面及び壁面に沿って形成された下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極からなる容量素子とを備え、第１の導電性密着層は、開口部の底面と壁面とが接する隅部を含む開口部の底面でのみ下部電極と接していることを特徴とする。
第１の半導体記憶装置によると、第１の導電性密着層は、開口部の底面と壁面とが接する隅部を含む開口部の底面でのみ下部電極と接しているため、下部電極における結晶粒のサイズが開口部の底面と壁面とが接する隅部における底面上部分と壁面上部分とにおいて不均一となる。これにより、下部電極が開口部の底面上と側面上とに形成される際に、マイクロボイドの発生が抑止されるので、下部電極の断線を防止することができる。
本発明に係る第２の半導体記憶装置は、半導体基板の上に選択的に形成された第１の導電性密着層と、半導体基板の上に第１の導電性密着層を覆うように形成され、且つ第１の導電性密着層の中央部分を貫通する開口部を有する絶縁膜と、開口部の底面及び壁面に沿って形成された下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極からなる容量素子とを備え、第１の導電性密着層は、開口部の底面と壁面とが接する隅部を含む開口部の壁面でのみ下部電極と接していることを特徴とする。
第２の半導体記憶装置によると、第１の導電性密着層は、開口部の底面と壁面とが接する隅部を含む開口部の壁面でのみ下部電極と接しているため、下部電極における結晶粒のサイズが開口部の底面と壁面とが接する隅部における底面上部分と壁面上部分とにおいて不均一となる。これにより、下部電極が開口部の底面上と側面上とに形成される際に、マイクロボイドの発生が抑止されるので、下部電極の断線を防止することができる。
本発明に係る第３の半導体記憶装置は、半導体基板の上に選択的に形成された第１の導電性密着層と、第１の導電性密着層の上に形成された第２の導電性密着層と、半導体基板の上に第１の導電性密着層及び第２の密着層を覆うように形成され、且つ第１の導電性密着層の中央部分を貫通すると共に第１の導電性密着層を露出する開口部を有する絶縁膜と、開口部の底面及び壁面に沿って形成された下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極からなる容量素子とを備え、第１の導電性密着層は、開口部の底面と壁面とが接する隅部を含む開口部の底面でのみ下部電極と接し、第２の導電性密着層は、開口部の底面と壁面とが接する隅部を含む開口部の壁面でのみ下部電極と接しており、第１の導電性密着層と第２の導電性密着層とは互いの結晶粒径が異なることを特徴とする。
第３の半導体記憶装置によると、第１の導電性密着層は、開口部の底面と壁面とが接する隅部を含む開口部の底面でのみ下部電極と接し、第２の導電性密着層は、開口部の底面と壁面とが接する隅部を含む開口部の壁面でのみ下部電極と接しており、第１の導電性密着層と第２の導電性密着層とは互いの結晶粒径が異なるため、下部電極における結晶粒のサイズが開口部の底面と壁面とが接する隅部における底面上部分と壁面上部分とにおいて不均一となる。これにより、下部電極が開口部の底面上と側面上とに形成される際に、マイクロボイドの発生が抑止されるので、下部電極の断線を防止することができる。
第１又は第３の半導体記憶装置において、第１の導電性密着層は、その中央部分が開口されていてもよい。
第１〜第３の半導体記憶装置において、開口部は、孔状又は溝状であることが好ましい。
第１〜第３の半導体記憶装置は、第１の導電性密着層の下側に、該第１の導電性密着層と接するように形成されたバリア膜をさらに備えていることが好ましい。
この場合に、第１の導電性密着層は、バリア膜に含まれる元素と同一の元素を含むことが好ましい。
第１〜第３の半導体記憶装置において、第１の導電性密着層は、下部電極に含まれる元素と同一の元素を含むことが好ましい。
第１〜第３の半導体記憶装置において、第１の導電性密着層は、白金酸化物、白金イリジウム酸化物、白金パラジウム酸化物及び白金ルテニウム酸化物のうちの少なくとも１つからなることが好ましい。
第３の半導体記憶装置において、第２の導電性密着層は、下部電極に含まれる元素と同一の元素を含むことが好ましい。
第３の半導体記憶装置において、第２の導電性密着層は、白金酸化物、白金イリジウム酸化物、白金パラジウム酸化物及び白金ルテニウム酸化物のうちの少なくとも１つからなることが好ましい。
第１〜第３の半導体記憶装置において、下部電極は白金を含むことが好ましい。
本発明に係る第１の半導体記憶装置の製造方法は、半導体基板の上に、第１の導電性密着層を選択的に形成する工程（ａ）と、半導体基板の上に、第１の導電性密着層を覆うように絶縁膜を形成する工程（ｂ）と、絶縁膜に対して選択的にエッチングを行うことにより、絶縁膜に第１の導電性密着層の中央部分を露出する開口部を形成する工程（ｃ）と、開口部の底面及び壁面に沿うように第１の導電膜を形成する工程（ｄ）と、第１の導電膜の上に、絶縁性金属酸化膜を形成する工程（ｅ）と、絶縁性金属酸化膜に対して熱処理を行うことにより、絶縁性金属酸化膜を結晶化する工程（ｆ）と、絶縁性金属酸化膜の上に、第２の導電膜を形成する工程（ｇ）と、第２の導電膜、絶縁性金属酸化膜及び第１の導電膜を開口部に残すようにパターニングして、第２の導電膜から上部電極を形成し、絶縁性金属酸化膜から容量絶縁膜を形成し、第１の導電膜から下部電極を形成し、下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｈ）とを備え、工程（ｃ）において、工程（ｄ）の第１の導電膜が第１の導電性密着層に対して、開口部の底面と壁面とが接する隅部を含む開口部の底面でのみ接するように開口部を形成することを特徴とする。
第１の半導体記憶装置の製造方法によると、工程（ｃ）において、工程（ｄ）の第１の導電膜が第１の導電性密着層に対して、開口部の底面と壁面とが接する隅部を含む開口部の底面でのみ接するように開口部を形成するため、下部電極における結晶粒のサイズが開口部の底面と壁面とが接する隅部における底面上部分と壁面上部分とにおいて不均一となる。これにより、下部電極が開口部の底面上と側面上とに形成される際に、マイクロボイドの発生が抑止されるので、下部電極の断線を防止することができる。
本発明に係る第２の半導体記憶装置の製造方法は、半導体基板の上に、第１の導電性密着層を選択的に形成する工程（ａ）と、半導体基板の上に、第１の導電性密着層を覆うように絶縁膜を形成する工程（ｂ）と、絶縁膜及び第１の導電性密着層に対して選択的にエッチングを行うことにより、絶縁膜に第１の導電性密着層の中央部分を貫通する開口部を形成する工程（ｃ）と、開口部の底面及び壁面に沿うように第１の導電膜を形成する工程（ｄ）と、第１の導電膜の上に、絶縁性金属酸化膜を形成する工程（ｅ）と、絶縁性金属酸化膜に対して熱処理を行うことにより、絶縁性金属酸化膜を結晶化する工程（ｆ）と、絶縁性金属酸化膜の上に、第２の導電膜を形成する工程（ｇ）と、第２の導電膜、絶縁性金属酸化膜及び第１の導電膜を開口部に残すようにパターニングして、第２の導電膜から上部電極を形成し、絶縁性金属酸化膜から容量絶縁膜を形成し、第１の導電膜から下部電極を形成し、下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｈ）とを備え、工程（ｃ）において、工程（ｄ）の第１の導電膜が第１の導電性密着層に対して、開口部の底面と壁面とが接する隅部を含む開口部の壁面でのみ接するように開口部を形成することを特徴とする。
第２の半導体記憶装置の製造方法によると、工程（ｃ）において、工程（ｄ）の第１の導電膜が第１の導電性密着層に対して、開口部の底面と壁面とが接する隅部を含む開口部の壁面でのみ接するように開口部を形成するため、下部電極における結晶粒のサイズが開口部の底面と壁面とが接する隅部における底面上部分と壁面上部分とにおいて不均一となる。これにより、下部電極が開口部の底面上と側面上とに形成される際に、マイクロボイドの発生が抑止されるので、下部電極の断線を防止することができる。
第１又は第２の半導体記憶装置の製造方法は、工程（ｃ）において、開口部は、孔状又は溝状に開口することが好ましい。
本発明に係る第３の半導体記憶装置の製造方法は、半導体基板の上に、第１の導電性密着層を選択的に形成する工程（ａ）と、第１の導電性密着層に第１の熱処理を行う工程（ｂ）と、工程（ｂ）よりも後に、第１の導電性密着層の上に第２の導電性密着層を形成する工程（ｃ）と、半導体基板の上に、第１の導電性密着層及び第２の導電性密着層を覆うように絶縁膜を形成する工程（ｄ）と、絶縁膜及び第２の導電性密着層に対して選択的にエッチングを行うことにより、絶縁膜に、第２の導電性密着層の中央部分を貫通すると共に、第１の導電性密着層の中央部分を露出する開口部を形成する工程（ｅ）と、開口部の底面及び壁面に沿うように第１の導電膜を形成する工程（ｆ）と、第１の導電膜の上に、絶縁性金属酸化膜を形成する工程（ｇ）と、絶縁性金属酸化膜に対して熱処理を行うことにより、絶縁性金属酸化膜を結晶化する工程（ｈ）と、絶縁性金属酸化膜の上に、第２の導電膜を形成する工程（ｉ）と、第２の導電膜、絶縁性金属酸化膜及び第１の導電膜を開口部に残すようにパターニングして、第２の導電膜から上部電極を形成し、絶縁性金属酸化膜から容量絶縁膜を形成し、第１の導電膜から下部電極を形成し、下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｊ）とを備え、工程（ｅ）において、工程（ｆ）の第１の導電膜が、第１の導電性密着層に対して、開口部の底面と壁面とが接する隅部を含む開口部の底面でのみ接し、且つ、第２の導電性密着層に対して、開口部の底面と壁面とが接する隅部を含む開口部の壁面でのみ接するように開口部を形成することを特徴とする。
第３の半導体記憶装置の製造方法によると、工程（ｅ）において、工程（ｆ）の第１の導電膜が、第１の導電性密着層に対して、開口部の底面と壁面とが接する隅部を含む開口部の底面でのみ接し、且つ、第２の導電性密着層に対して、開口部の底面と壁面とが接する隅部を含む開口部の壁面でのみ接するように開口部を形成するため、下部電極における結晶粒のサイズが開口部の底面と壁面とが接する隅部における底面上部分と壁面上部分とにおいて不均一となる。これにより、下部電極が開口部の底面上と側面上とに形成される際に、マイクロボイドの発生が抑止されるので、下部電極の断線を防止することができる。
第３の半導体記憶装置の製造方法は、工程（ｅ）において、開口部は、孔状又は溝状に開口することが好ましい。
第１又は第３の半導体記憶装置の製造方法は、工程（ａ）と工程（ｃ）との間に、第１の導電性密着層の中央部分を開口する工程（ｋ）をさらに備えていてもよい。
第１〜第３の半導体記憶装置の製造方法は、工程（ａ）よりも前に、半導体基板の上に、バリア膜を形成する工程（ｌ）をさらに備え、工程（ａ）において、第１の導電性密着層は、バリア膜の上に該バリア膜と接するように形成することが好ましい。
第１〜第３の半導体記憶装置の製造方法は、工程（ａ）において、第１の導電性密着層は、スパッタ法により形成することが好ましい。
第３の半導体記憶装置の製造方法は、工程（ｃ）において、第２の導電性密着層は、スパッタ法により形成することが好ましい。
本発明の半導体記憶装置及びその製造方法によると、コンケイブ型の立体型スタック構造を有する容量素子において、下部電極における開口部の底面の隅部に生じるマイクロボイド（ボイド）の発生を抑止して下部電極の断線を防止できるため、容量素子の残留分極（２Ｐｒ）が著しく低下することを防止することができる。
（第１の実施形態）
本発明の第１の実施形態について図１から図３を参照しながら説明する。
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の要部であって、（ａ）は（ｂ）のＩａ−Ｉａ線における断面構成を示し、（ｂ）は平面構成を示す。
図１（ａ）に示すように、本発明に係る半導体記憶装置は、ソース領域（又はドレイン領域１）及びゲート電極２からなるトランジスタが集積化された半導体基板５０の上に、トランジスタ上の全面を覆う、例えば酸化シリコン（ＳｉＯ２）からなる第１の層間絶縁膜１６が形成されている。第１の層間絶縁膜１６には、トランジスタのソース領域（又はドレイン領域）１と接続されるタングステン又はポリシリコンからなるコンタクトプラグ４が形成されている。第１の層間絶縁膜１６の上には、コンタクトプラグ４と接続され、下方から順に、酸素に対するバリア層である窒化チタンアルミニウム（ＴｉＡｌＮ）、イリジウム（Ｉｒ）及び二酸化イリジウム（ＩｒＯ２）が積層された酸素バリア膜１０が形成されている。ここで、各バリア層の厚さは、例えば、ＴｉＡｌＮが４０ｎｍ〜１００ｎｍであり、Ｉｒ及びＩｒＯ２がそれぞれ５０ｎｍ〜１００ｎｍである。
酸素バリア膜１０の上には、膜厚が１０ｎｍ〜１００ｎｍの酸化白金（ＰｔＯｘ、但し、ｘは１≦ｘ≦２である。）からなる導電性密着層１１が形成されている。また、互いに隣接する酸素バリア膜１０と導電性密着層１１とからなる積層膜（図１では１つのみ表示）を電気的に絶縁し、且つ各積層膜上の全面を覆うように、膜厚が３００ｎｍ〜８００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０が形成されている。なお、第２の層間絶縁膜２０の表面は、導電性密着層１１の表面よりも高い位置で平坦化されている。
第２の層間絶縁膜２０には、導電性密着層１１を露出する容量素子形成用のコンケイブであるホール開口部２０ａが形成されている。ホール開口部２０ａの内側には、その底面及び壁面全体を覆うように、白金（Ｐｔ）からなる下部電極２５が形成され、該下部電極２５の上にはビスマス層状ペロブスカイト構造を有するニオブ酸タンタル酸ストロンチウムビスマス（ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）Ｏ９）からなる容量膜３０が形成され、該容量膜３０の上にはＰｔからなる上部電極３５が形成されている。ここで、各膜厚は、下部電極２５が５ｎｍ〜１００ｎｍであり、容量膜３０が５０ｎｍ〜１５０ｎｍであり、上部電極３５が５０ｎｍ〜１００ｎｍである。なお、上部電極３５、容量膜３０及び下部電極２５は同一のマスクを用いてエッチングされてパターニングされている。但し、下地層又は上層との密着性及び加工時の残渣等の問題に鑑みて、それぞれに異なるマスクで形成してもよい。
また、図１（ｂ）に示すように、図面の左右方向（図１（ａ）における前後方向）において、上部電極３５はストレージノードごとに個別に形成されているが、複数のストレージノードに跨るように共通に形成されていてもよい。また、コンケイブ型の立体型スタック構造の容量素子の下部、すなわち、コンタクトプラグ４と導電性密着層１１との間に酸素バリア膜１０を設けたが、例えば結晶化温度が比較的に低い、例えばＰＺＴ（チタン酸ジルコン酸鉛）系、ＢＬＴ系若しくはＢＳＴ系等の金属酸化物からなる誘電体膜を使用する場合、又は結晶化の際の雰囲気として例えば窒素雰囲気を用いる等の場合は、酸素バリア膜１０は必ずしも設ける必要はない。
ところで、第１の実施形態に係るコンケイブ型の容量素子に設ける導電性密着層１１は、下部電極２５とはホール開口部２０ａの底面部分でのみ接触する。このように、導電性密着層１１は、下部電極２５の少なくとも一部と接していれば、該下部電極２５の第２の層間絶縁膜２０からの膜剥がれを生じにくくすることができる。
以下、前記のように構成された半導体記憶装置の製造方法について図面を参照しながら説明する。
図２（ａ）〜図２（ｃ）、図３（ａ）及び図３（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の要部の工程順の断面構成を示している。
まず、図２（ａ）に示すように、ソース領域（又はドレイン領域）１及びゲート電極２からなるトランジスタが集積化された半導体基板５０の上にその全面を覆うように、酸化シリコンからなる第１の層間絶縁膜１６を形成し、形成した第１の層間絶縁膜１６の上面を、化学機械研磨（ＣＭＰ）法等を用いて平坦化する。続いて、平坦化された第１の層間絶縁膜１６にトランジスタのソース領域（又はドレイン領域）１と接続されたコンタクトホールをドライエッチングにより形成する。その後、ＣＶＤ法とエッチバック法、又はＣＶＤ法とＣＭＰ法とを組み合わせて、コンタクトホールの内部にタングステン又はポリシリコンからなるコンタクトプラグ４を形成する。続いて、コンタクトプラグ４を含む第１の層間絶縁膜１６の上に、スパッタ法により、下方から酸素バリア膜１０を構成するＴｉＡｌＮ層、Ｉｒ層及びＩｒＯ２層を順次成膜する。その後、さらに、スパッタ法により、酸素バリア膜１０の上にＰｔＯｘからなる導電性密着層１１を形成する。続いて、ドライエッチング法により、酸素バリア膜１０及び導電性密着層１１からなる積層膜をコンタクトプラグ４を含む領域でパターニングする。続いて、第１の層間絶縁膜１６の上に導電性密着層１１及び酸素バリア膜１０を覆うように、ＣＶＤ法により、膜厚が３００ｎｍ〜８００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を成膜し、その後、成膜した第２の層間絶縁膜２０の表面を平坦化する。
次に、図２（ｂ）に示すように、ドライエッチング法により、マスク（図示せず）を用いて第２の層間絶縁膜２０に、導電性密着層１１の中央部分を露出するホール開口部２０ａを形成する。
次に、図２（ｃ）に示すように、スパッタ法により、第２の層間絶縁膜２０の上のホール開口部２０ａを含む全面にわたって、膜厚が５ｎｍ〜５０ｎｍのＰｔからなる下部電極形成用の第１の導電膜を成膜する。その後、マスク（図示せず）を用いて少なくとも各ストレージノードのコンタクト孔同士の間が電気的に分離されるように第１の導電膜をパターニングする。
次に、図３（ａ）に示すように、有機金属分解（ＭＯＤ）法、有機金属化学的気相成膜（ＭＯＣＶＤ）法又はスパッタ法により、第２の層間絶縁膜２０及び第１の導電膜の上に、膜厚が５０ｎｍ〜１５０ｎｍでビスマス層状ペロブスカイト構造を有する絶縁性金属酸化物であるＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）Ｏ９からなる容量膜３０を成膜し、さらに、スパッタ法により、容量膜３０の上に、膜厚が５０ｎｍ〜１００ｎｍのＰｔからなる上部電極形成用の第２の導電膜を成膜する。その後、容量膜３０に対して温度が６５０℃〜８００℃の酸素雰囲気で熱処理を行うことにより、容量膜３０を結晶化する。
次に、図３（ｂ）に示すように、第２の導電膜の上における第１の導電膜の上側部分を覆うレジストパターン（図示せず）を形成した後、形成したレジストパターンをマスクとしたドライエッチング法により、第２の導電膜、容量膜３０及び第１導電膜を順次パターニングして、上部電極３５、容量膜３０及び下部電極２５からなる容量素子を形成する。なお、ここでは上部電極３５、容量膜３０及び下部電極２５を同一のマスクでパターニングしたが、それぞれ異なるマスクを用いて形成してもよい。
また、下部電極２５は、図２（ｃ）に示す最初のパターニング時に所定の最終形状となるように第１の導電膜をパターニングしてもよい。
以上のように、第１の実施形態に係る半導体記憶装置及びその製造方法によると、下部電極２５とその下の酸素バリア膜１０との間、すなわち下部電極２５におけるホール開口部２０ａの底面の下側にのみ導電性密着層１１が形成され、下部電極２５におけるホール開口部２０ａの壁面から露出する第２の層間絶縁膜２０との間には導電性密着層１１が形成されない。これにより、ホール開口部２０ａの底面と壁面とが接する隅部においてその壁面は酸化シリコンからなり、一方、底面はＰｔＯｘからなるため、ホール開口部２０ａの底面と壁面とが接する隅部において隣接する下地層の組成が互いに異なる。このように、下部電極２５の下地層の組成が異なることにより、図３（ｂ）の拡大図に示すように、下部電極２５はその成膜時に、導電性密着層１１と接する部分の結晶粒径と第２の層間絶縁膜２０と接する部分の結晶粒径とが不均一となる。このため、下部電極２５におけるホール開口部２０ａの底面と壁面とが接する隅部において、下部電極２５を構成する材料の結晶成長方向の衝突によるストレスに伴うマイクロボイドの発生を抑止することができる。従って、容量膜（強誘電体膜）３０に対して、その結晶化を図る８００℃の高温熱処理が施されても、隅部でのボイドの発生を防ぐことができる。
ここで、従来例に係る半導体記憶装置と第１の実施形態に係る半導体記憶装置の特性を比較した結果について説明する。
図４は従来例に係る容量素子と第１の実施形態に係る容量素子との残留分極（２Ｐｒ）を評価した結果である。従来例の場合は、残留分極（２Ｐｒ）が１１μＣ／ｃｍ２〜１２μＣ／ｃｍ２という比較的に小さい値を示している。これは上述したように、従来例では、ホール開口部の隅部でボイドが発生し、容量膜を構成する高誘電体又は強誘電体の結晶化に必要な高温下の酸素アニール時に下部電極が断線したためと推測される。
これに対し、本実施形態の場合には、ウエハ面内の全点で残留分極（２Ｐｒ）が１５μＣ／ｃｍ２〜１７μＣ／ｃｍ２という大きい値を示している。これは上述したように、ホール開口部２０ａの隅部でのボイドの発生が抑止された結果、容量膜３０を構成する高誘電体又は強誘電体の結晶化に必要な高温下の酸素アニールを経ても下部電極２５が断線していないからであると推測される。
（第２の実施形態）
以下、本発明の第２の実施形態について図５から図７を参照しながら説明する。
図５（ａ）及び図５（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の要部であって、（ａ）は（ｂ）のＶａ−Ｖａ線における断面構成を示し、（ｂ）は平面構成を示す。図５において、図１に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第２の実施形態に係る半導体記憶装置と第１の実施形態に係る半導体記憶装置との違いは、図５（ａ）に示すように、第１の層間絶縁膜２０に設けるホール開口部２０ａが、導電性密着層１１ａを貫通してその下側の酸素バリア膜１０を露出するように形成されている点である。このように、ホール開口部２０ａが導電性密着層１１ａを貫通しているため、該導電性密着層１１ａはホール開口部２０ａの底面の隅部を含む壁面でのみ導電性密着層１１ａと接している。これにより、下部電極２５をホール開口部２０ａの内側に成膜する際に、ホール開口部２０ａの底面と壁面とで下部電極２５の下地層の組成が異なることになる。
ところで、第２の実施形態に係るコンケイブ型の容量素子に設ける導電性密着層１１ａは、下部電極２５とはホール開口部２０ａの壁面の下部でのみ接触する。このように、導電性密着層１１ａは、下部電極２５の少なくとも一部と接していれば、該下部電極２５の第２の層間絶縁膜２０からの膜剥がれを生じにくくすることができる。
以下、前記のように構成された半導体記憶装置の製造方法について図面を参照しながら説明する。
図６（ａ）〜図６（ｃ）、図７（ａ）及び図７（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の要部の工程順の断面構成を示している。
まず、図６（ａ）に示すように、ソース領域（又はドレイン領域）１及びゲート電極２からなるトランジスタが集積化された半導体基板５０の上にその全面を覆うように第１の層間絶縁膜１６を形成し、形成した第１の層間絶縁膜１６の上面を、ＣＭＰ法等を用いて平坦化する。続いて、平坦化された第１の層間絶縁膜１６にトランジスタのソース領域（又はドレイン領域）１と接続されたコンタクトホールをドライエッチングにより形成する。その後、ＣＶＤ法とエッチバック法、又はＣＶＤ法とＣＭＰ法とを組み合わせて、コンタクトホールの内部にタングステン又はポリシリコンからなるコンタクトプラグ４を形成する。続いて、コンタクトプラグ４を含む第１の層間絶縁膜１６の上に、スパッタ法により、下方から酸素バリア膜１０を構成するＴｉＡｌＮ層、Ｉｒ層及びＩｒＯ２層を順次成膜する。その後、さらに、スパッタ法により、酸素バリア膜１０の上にＰｔＯｘからなる導電性密着層１１を形成する。続いて、ドライエッチング法により、酸素バリア膜１０及び導電性密着層１１からなる積層膜をコンタクトプラグ４を含む領域でパターニングする。続いて、第１の層間絶縁膜１６の上に導電性密着層１１及び酸素バリア膜１０を覆うように、ＣＶＤ法により、膜厚が３００ｎｍ〜８００ｎｍのＳｉＯ２からなる第２の層間絶縁膜２０を成膜し、その後、成膜した第２の層間絶縁膜２０の表面を平坦化する。
次に、図６（ｂ）に示すように、ドライエッチング法により、マスク（図示せず）を用いて第２の層間絶縁膜２０に、導電性密着層１１の中央部分を貫通してその下側の酸素バリア膜１０を露出するホール開口部２０ａを形成する。これにより、導電性密着層１１は、ホール開口部２０ａの下部において、その開口端面（壁面）が露出した導電性密着層１１ａとして形成される。
次に、図６（ｃ）に示すように、スパッタ法により、第２の層間絶縁膜２０の上にホール開口部２０ａを含む全面にわたって、膜厚が５ｎｍ〜５０ｎｍのＰｔからなる下部電極形成用の第１の導電膜を成膜する。このとき、成膜される第１の導電膜は、導電性密着層１１ａとは、ホール開口部２０ａの底面の隅部を含む壁面下部でのみ接触する。その後、マスク（図示せず）を用いて少なくとも各ストレージノードのコンタクト孔同士の間が電気的に分離されるように第１の導電膜をパターニングする。
次に、図７（ａ）に示すように、ＭＯＤ法、ＭＯＣＶＤ法又はスパッタ法により、第２の層間絶縁膜２０及び第１の導電膜の上に、膜厚が５０ｎｍ〜１５０ｎｍでビスマス層状ペロブスカイト構造を有するＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）Ｏ９からなる容量膜３０を成膜し、さらに、スパッタ法により、容量膜３０の上に、膜厚が５０ｎｍ〜１００ｎｍのＰｔからなる上部電極形成用の第２の導電膜を成膜する。その後、容量膜３０に対して温度が６５０℃〜８００℃の酸素雰囲気で熱処理を行うことにより、容量膜３０を結晶化する。
次に、図７（ｂ）に示すように、第２の導電膜の上における第１の導電膜の上側部分を覆うレジストパターン（図示せず）を形成した後、形成したレジストパターンをマスクとしたドライエッチング法により、第２の導電膜、容量膜３０及び第１導電膜を順次パターニングして、上部電極３５、容量膜３０及び下部電極２５からなる容量素子を形成する。なお、ここでは上部電極３５、容量膜３０及び下部電極２５を同一のマスクでパターニングしたが、それぞれ異なるマスクを用いて形成してもよい。
また、下部電極２５は、図６（ｃ）に示す最初のパターニング時に所定の最終形状となるように第１の導電膜をパターニングしてもよい。
以上のように、第２の実施形態に係る半導体記憶装置及びその製造方法によると、下部電極２５におけるホール開口部２０ａの底面と壁面とが接する隅部を含む壁面の下部にのみ導電性密着層１１ａが形成され、ホール開口部２０ａの底面には導電性密着層１１ａが形成されない。これにより、ホール開口部２０ａの底面と壁面とが接する隅部を含む壁面の下部はＰｔＯｘからなり、一方、底面はバリア膜１０の上層のＩｒＯ２からなるため、ホール開口部２０ａの隅部において隣接する下地層の組成が互いに異なる。このように、下部電極２５の下地層の組成が異なることにより、図７（ｂ）の拡大図に示すように、下部電極２５はその成膜時に、導電性密着層１１ａと接する部分の結晶粒径とバリア膜１０と接する部分の結晶粒径とが不均一となる。このため、下部電極２５におけるホール開口部２０ａの底面と壁面とが接する隅部において、下部電極２５を構成する材料の結晶成長方向の衝突によるストレスに伴うマイクロボイドの発生を抑止することができる。従って、容量膜（強誘電体膜）３０に対して、その結晶化を図る８００℃の高温熱処理が施されても、隅部でのボイドの発生を防ぐことができる。
（第３の実施形態）
以下、本発明の第３の実施形態について図８から図１１を参照しながら説明する。
図８は本発明の第３の実施形態に係る半導体記憶装置の要部の断面構成を示す。図８において、図１に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第３の実施形態に係る半導体記憶装置と第２の実施形態に係る半導体記憶装置との違いは、図８に示すように、導電性密着層を第１の導電性密着層１１ｂとその上の第２の導電性密着層１３との積層膜とし、さらに、第２の導電性密着層１３はその中央部分が開口されて第１の導電性密着層１１ｂを露出している点である。従って、下部電極２５は、ホール開口部１４ａの底面の隅部において第１の導電性密着層１１ｂと接すると共に、ホール開口部１４ａの底面の隅部を含む壁面下部において第２の導電性密着層１３と接している。
ここで、第１の導電性密着層１１ｂ及び第２の導電性密着層１３は、いずれも膜厚が１０ｎｍ〜１００ｎｍのＰｔＯｘにより形成されている。さらに、第１の導電性密着層１１ｂを緻密化するために、窒素雰囲気での熱処理が施されている。これにより、下部電極２５をホール開口部１４ａの内側に成膜する際に、ホール開口部１４ａの底面と壁面とにおける下部電極２５の下地層である第１の導電性密着層１１ｂ及び第２の導電性密着層１３の結晶粒径が互いに異なることになる。
また、第１の導電性密着層１１ｂは、第２の導電性密着層１３よりも内側部分が除去されて、その下側の酸素バリア膜１０を露出する開口部が設けられ、該開口部には第２の層間絶縁膜２０が埋め込まれた埋め込み絶縁膜２０Ａが形成されている。ここでは、第１の導電性密着層１１ｂの開口部は、該第１の導電性密着層１１ｂのみがエッチングにより除去されており、酸素バリア膜１０は貫通しないように形成されている。
第３の実施形態においては、第２の層間絶縁膜２０は第１の導電性密着層１１ｂ及び埋め込み絶縁膜２０Ａと共に平坦化されており、平坦化された第２の層間絶縁膜２０と第１の導電性密着層１１ｂの周縁部上に形成された第２の導電性密着層１３とを覆うように、酸化シリコンからなる第３の層間絶縁膜１４が形成されている。従って、第１の導電性密着層１１ｂ及び埋め込み絶縁膜２０Ａを露出するホール開口部１４ａは、第３の層間絶縁膜１４に、ストレージノード毎の容量素子形成口として形成されている。
ところで、第３の実施形態に係るコンケイブ型の容量素子に設ける第１の導電性密着層１１ｂ及び第２の導電性密着層１３は、下部電極２５とはホール開口部１４ａの壁面の下部及び底面の周縁部でのみ接触する。このように、第１の導電性密着層１１ｂ及び第２の導電性密着層１３は、下部電極２５の少なくとも一部と接していれば、該下部電極２５の埋め込み絶縁膜２０Ａ及び第３の層間絶縁膜１４からの膜剥がれを生じにくくすることができる。
以下、前記のように構成された半導体記憶装置の製造方法について図面を参照しながら説明する。
図９（ａ）〜図９（ｄ）、図１０（ａ）〜図１０（ｃ）、図１１（ａ）及び図１１（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の要部の工程順の断面構成を示している。
まず、図９（ａ）に示すように、ソース領域（又はドレイン領域）１及びゲート電極２からなるトランジスタが集積化された半導体基板５０の上にその全面を覆うように第１の層間絶縁膜１６を形成し、形成した第１の層間絶縁膜１６の上面を、ＣＭＰ法等を用いて平坦化する。続いて、平坦化された第１の層間絶縁膜１６にトランジスタのソース領域（又はドレイン領域）１と接続されたコンタクトホールをドライエッチングにより形成する。その後、ＣＶＤ法とエッチバック法、又はＣＶＤ法とＣＭＰ法とを組み合わせて、コンタクトホールの内部にタングステン又はポリシリコンからなるコンタクトプラグ４を形成する。続いて、コンタクトプラグ４を含む第１の層間絶縁膜１６の上に、スパッタ法により、下方から酸素バリア膜１０を構成するＴｉＡｌＮ層、Ｉｒ層及びＩｒＯ２層を順次成膜する。その後、さらに、スパッタ法により、酸素バリア膜１０の上にＰｔＯｘからなる第１の導電性密着層１１を形成する。続いて、形成された第１の導電性密着層１１を緻密化するために、温度が４５０℃〜６００℃の窒素雰囲気で熱処理を行う。この熱処理により、第１の導電性密着層１１の結晶粒の粒径は熱処理前と比べて大きくなる。その後、ドライエッチング法により、酸素バリア膜１０及び第１の導電性密着層１１からなる積層膜をコンタクトプラグ４を含む領域でパターニングする。なお、第１の導電性密着層１１に対する熱処理はパターニングした後に行ってもよい。
次に、図９（ｂ）に示すように、ドライエッチング法により、第１の導電性密着層１１の中央部分を選択的にエッチングすることにより、第１の導電性密着層１１から、酸素バリア膜１０を露出する開口部を有する第１の導電性密着層１１ｂを形成する。
次に、図９（ｃ）に示すように、第１の層間絶縁膜１６の上に第１の導電性密着層１１ｂ及び酸素バリア膜１０を覆うように、ＣＶＤ法により、膜厚が３００ｎｍ〜８００ｎｍのＳｉＯ２からなる第２の層間絶縁膜２０を成膜する。
次に、図９（ｄ）に示すように、ＣＭＰ法により、第２の層間絶縁膜２０の表面を平坦化して、第１の導電性密着層１１ｂの上面を露出すると共に、第１の導電性密着層１１ｂの開口部に埋め込み絶縁膜２０Ａを形成する。
次に、図１０（ａ）に示すように、スパッタ法により、第１の導電性密着層１１ｂ及び埋め込み絶縁膜２０Ａを含む第２の層間絶縁膜２０の上に、ＰｔＯｘ膜を形成する。その後、ドライエッチング法により、ＰｔＯｘ膜をパターニングして、第１の導電性密着層１１ｂ上及び埋め込み絶縁膜２０Ａの上に、ＰｔＯｘからなる第２の導電性密着層１３を形成する。
次に、図１０（ｂ）に示すように、第２の層間絶縁膜２０の上に第２の導電性密着層１３を覆うように、ＣＶＤ法により、膜厚が３００ｎｍ〜８００ｎｍのＳｉＯ２からなる第３の層間絶縁膜１４を成膜し、その後、成膜した第３の層間絶縁膜１４の表面を平坦化する。続いて、ドライエッチング法により、マスク（図示せず）を用いて第３の層間絶縁膜１４に、第２の導電性密着層１３の中央部分を貫通してその下側の第１の導電性密着層１１ｂ及び酸素バリア膜１０を露出するホール開口部１４ａを形成する。これにより、第２の導電性密着層１３は、ホール開口部１４ａの下部において、その開口端面（壁面）が露出する。また、第１の導電性密着層１１ｂは、ホール開口部１４ａの底面の周縁部において露出する。
次に、図１０（ｃ）に示すように、スパッタ法により、第３の層間絶縁膜１４の上にホール開口部１４ａを含む全面にわたって、膜厚が５ｎｍ〜５０ｎｍのＰｔからなる下部電極形成用の第１の導電膜を成膜する。このとき、成膜される第１の導電膜は、ホール開口部２０ａの底面の隅部を含む壁面下部でのみ第２の導電性密着層１３と接触し、また、ホール開口部２０ａの底面の隅部でのみ第１の導電性密着層１１ｂと接触する。その後、マスク（図示せず）を用いて少なくとも各ストレージノードのコンタクト孔同士の間が電気的に分離されるように第１の導電膜をパターニングする。これにより、ホール開口部１４ａの底面及び壁面上に沿って第３の層間絶縁膜１４の上面にまで達する下部電極２５が形成される。
次に、図１１（ａ）に示すように、ＭＯＤ法、ＭＯＣＶＤ法又はスパッタ法により、第３の層間絶縁膜１４及び第１の導電膜の上に、膜厚が５０ｎｍ〜１５０ｎｍでビスマス層状ペロブスカイト構造を有するＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）Ｏ９からなる容量膜３０を成膜し、さらに、スパッタ法により、容量膜３０の上に、膜厚が５０ｎｍ〜１００ｎｍのＰｔからなる上部電極形成用の第２の導電膜を成膜する。その後、容量膜３０に対して温度が６５０℃〜８００℃の酸素雰囲気で熱処理を行うことにより、容量膜３０を結晶化する。
次に、図１１（ｂ）に示すように、第２の導電膜の上における第１の導電膜の上側部分を覆うレジストパターン（図示せず）を形成した後、形成したレジストパターンをマスクとしたドライエッチング法により、第２の導電膜、容量膜３０及び第１導電膜を順次パターニングして、上部電極３５、容量膜３０及び下部電極２５からなる容量素子を形成する。なお、ここでは上部電極３５、容量膜３０及び下部電極２５を同一のマスクでパターニングしたが、それぞれ異なるマスクを用いて形成してもよい。
また、下部電極２５は、図１０（ｃ）に示す最初のパターニング時に所定の最終形状となるように第１の導電膜をパターニングしてもよい。
ところで、第３の実施形態においては、第１の導電性密着層１１ｂの中央部分を除去した開口部を設けている。これは、本発明の効果を享受するには、少なくともホール開口部１４ａの底面の隅部において、下部電極２５が形成される底面と壁面との下地層（ここでは第１の導電性密着層１１ｂ及び第２の導電性密着層１３）の結晶構造（結晶粒径）が互いに異なればよいことによる。すなわち、第１の導電性密着層１１ｂが除去された中央部分は、第１の導電性密着層１１ｂとは異なる組成の材料でも構わないことによる。このことは、本実施形態に限らず、第１の実施形態についても同様である。もちろん、本実施形態において、第１の導電性密着層１１ｂの中央部分を除去することなく、そのまま残存させても何ら問題はない。
以上のように、第３の実施形態に係る半導体記憶装置及びその製造方法によると、下部電極２５におけるホール開口部１４ａの底面と壁面とが接する隅部を含む壁面の下部には第２の導電性密着層１３が形成されると共に、ホール開口部１４ａの底面の周縁部には第２の導電性密着層１３とは結晶粒径が異なる第１の導電性密着層１１ａが形成される。このように、下部電極２５の下地層の組成が異なることにより、図１１（ｂ）の拡大図に示すように、下部電極２５はその成膜時に、第２の導電性密着層１３と接する部分の結晶粒径と第１の導電性密着層１１ｂと接する部分の結晶粒径とが不均一となる。このため、下部電極２５におけるホール開口部１４ａの底面と壁面とが接する隅部において、下部電極２５を構成する材料の結晶成長方向の衝突によるストレスに伴うマイクロボイドの発生を抑止することができる。従って、容量膜（強誘電体膜）３０に対して、その結晶化を図る８００℃の高温熱処理が施されても、隅部でのボイドの発生を防ぐことができる。
ここで、従来例に係る半導体記憶装置と本発明に係る半導体記憶装置における容量素子の残留分極（２Ｐｒ）を評価した結果について図８を用いて説明する。図１２に示すように、従来例の場合は、残留分極（２Ｐｒ）が１１μＣ／ｃｍ２〜１２μＣ／ｃｍ２であり、これは上記したようにホール開口部の底面の隅部においてボイドが発生し、高誘電体又は強誘電体の結晶化に必要な高温酸素アニール時に下部電極が断線したためである。
一方、本発明の場合は、ウエハ面内の全点において、残留分極（２Ｐｒ）が、第１の実施形態及び第２の実施形態においては、１５μＣ／ｃｍ２〜１７μＣ／ｃｍ２であり、第３の実施形態においては、２２μＣ／ｃｍ２〜２５μＣ／ｃｍ２であり、ばらつきも少なく且つ良好な残留分極（２Ｐｒ）を実現できている。
次に、本発明に係る半導体記憶装置の容量素子であって、コンケイブ型のホール開口部の底面の隅部におけるボイドの発生の評価結果について図１３を用いて説明する。
図１３は強誘電体が結晶化する８００℃の温度下の熱処理を行う前後のホール開口部の底面の隅部におけるボイドの発生を評価した結果である。図１３に示すように、本発明に係る半導体記憶装置における容量素子は、結晶化を図る８００℃の熱処理を行っても、隅部でのボイドの発生が起こっておらず、本発明が半導体記憶装置の特性を著しく向上させることは明らかである。
なお、本発明の第１〜第３の実施形態においては、導電性密着層１１、１１ａ、１１ｂ、１３として、白金酸化物（ＰｔＯｘ）を用いたが、白金酸化物、白金イリジウム酸化物（ＰｔＩｒＯｘ）、白金パラジウム酸化物（ＰｔＰｄＯｘ）及び白金ルテニウム酸化物（ＰｔＲｕＯｘ）のうちの少なくとも１つを含む導電性材料を用いることができる。
また、下部電極２５及び上部電極３５には白金（Ｐｔ）を用いたが、白金に代えて、イリジウム、ルテニウム又はパラジウムを用いることができる。
また、第３の実施形態においては、第１の導電性密着層１１ｂと第２の導電性密着層１３との互いの結晶粒径を、組成が同一で且つ熱処理の有無により異ならせたが、これに変えて、互いの組成を変えることにより結晶粒径を異ならせてもよい。
また、本発明の第１〜第３の実施形態において、ホール開口部１４ａ、２０ａは、コンタクトホール形状として説明したが、これに限定されるものではなく、例えば開口領域が一の方向に延伸した溝型形状等であっても構わない。
本発明に係る半導体記憶装置及びその製造方法は、下部電極の断線を防止して、容量素子の残留分極（２Ｐｒ）の低下を防ぐことができ、特に立体型スタック構造を有し、誘電体を用いる強誘電体メモリ装置又は高誘電体メモリ装置等に有用である。
（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の要部を示し、（ａ）は（ｂ）のＩａ−Ｉａ線における断面図であり、（ｂ）は平面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 本発明の第１の実施形態に係る半導体記憶装置における容量素子の電気的特性を従来例と共に示すグラフである。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の要部を示し、（ａ）は（ｂ）のＶａ−Ｖａ線における断面図であり、（ｂ）は平面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 本発明の第３の実施形態に係る半導体記憶装置の要部を示す断面図である。 （ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 本発明の第１〜第３の実施形態に係る半導体記憶装置における容量素子の各電気的特性を従来例と共に示すグラフである。 本発明の第１〜第３の実施形態に係る半導体記憶装置における容量素子のボイドの発生頻度を従来例と共に示すグラフである。 従来の半導体記憶装置の要部を示す断面図である。 従来の半導体記憶装置における課題を説明する断面図である。 従来の半導体記憶装置における他の課題を説明する断面図である。
符号の説明
１ ソース領域（又はドレイン領域）
２ ゲート電極
４ コンタクトプラグ
１０ 酸素バリア膜
１１ 導電性密着層
１１ａ 導電性密着層
１１ｂ 第１の導電性密着層
１３ 第２の導電性密着層
１４ 第３の層間絶縁膜
１４ａ ホール開口部
１６ 第１の層間絶縁膜
２０ 第２の層間絶縁膜
２０ａ ホール開口部
２０Ａ 埋め込み絶縁膜
２５ 下部電極
３０ 容量膜
３５ 上部電極
５０ 半導体基板

Claims (21)

  1. 半導体基板の上に選択的に形成された第１の導電性密着層と、
    前記半導体基板の上に前記第１の導電性密着層を覆うように形成され、且つ前記第１の導電性密着層の中央部分を露出する開口部を有する絶縁膜と、
    前記開口部の底面及び壁面に沿って形成された下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極からなる容量素子とを備え、
    前記第１の導電性密着層は、前記開口部の底面と壁面とが接する隅部を含む前記開口部の底面でのみ前記下部電極と接していることを特徴とする半導体記憶装置。
  2. 半導体基板の上に選択的に形成された第１の導電性密着層と、
    前記半導体基板の上に前記第１の導電性密着層を覆うように形成され、且つ前記第１の導電性密着層の中央部分を貫通する開口部を有する絶縁膜と、
    前記開口部の底面及び壁面に沿って形成された下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極からなる容量素子とを備え、
    前記第１の導電性密着層は、前記開口部の底面と壁面とが接する隅部を含む前記開口部の壁面でのみ前記下部電極と接していることを特徴とする半導体記憶装置。
  3. 半導体基板の上に選択的に形成された第１の導電性密着層と、
    前記第１の導電性密着層の上に形成された第２の導電性密着層と、
    前記半導体基板の上に前記第１の導電性密着層及び第２の密着層を覆うように形成され、且つ前記第１の導電性密着層の中央部分を貫通すると共に前記第１の導電性密着層を露出する開口部を有する絶縁膜と、
    前記開口部の底面及び壁面に沿って形成された下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極からなる容量素子とを備え、
    前記第１の導電性密着層は、前記開口部の底面と壁面とが接する隅部を含む前記開口部の底面でのみ前記下部電極と接し、前記第２の導電性密着層は、前記開口部の底面と壁面とが接する隅部を含む前記開口部の壁面でのみ前記下部電極と接しており、
    前記第１の導電性密着層と前記第２の導電性密着層とは、互いの結晶粒径が異なることを特徴とする半導体記憶装置。
  4. 前記第１の導電性密着層は、その中央部分が開口されていることを特徴とする請求項１又は３に記載の半導体記憶装置。
  5. 前記開口部は、孔状又は溝状であることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体記憶装置。
  6. 前記第１の導電性密着層の下側に、該第１の導電性密着層と接するように形成されたバリア膜をさらに備えていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
  7. 前記第１の導電性密着層は、前記バリア膜に含まれる元素と同一の元素を含むことを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記第１の導電性密着層は、前記下部電極に含まれる元素と同一の元素を含むことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体記憶装置。
  9. 前記第１の導電性密着層は、白金酸化物、白金イリジウム酸化物、白金パラジウム酸化物及び白金ルテニウム酸化物のうちの少なくとも１つからなることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体記憶装置。
  10. 前記第２の導電性密着層は、前記下部電極に含まれる元素と同一の元素を含むことを特徴とする請求項３に記載の半導体記憶装置。
  11. 前記第２の導電性密着層は、白金酸化物、白金イリジウム酸化物、白金パラジウム酸化物及び白金ルテニウム酸化物のうちの少なくとも１つからなることを特徴とする請求項３に記載の半導体記憶装置。
  12. 前記下部電極は、白金を含むことを特徴とする請求項１〜１１のうちのいずれか１項に記載の半導体記憶装置。
  13. 半導体基板の上に、第１の導電性密着層を選択的に形成する工程（ａ）と、
    前記半導体基板の上に、前記第１の導電性密着層を覆うように絶縁膜を形成する工程（ｂ）と、
    前記絶縁膜に対して選択的にエッチングを行うことにより、前記絶縁膜に前記第１の導電性密着層の中央部分を露出する開口部を形成する工程（ｃ）と、
    前記開口部の底面及び壁面に沿うように第１の導電膜を形成する工程（ｄ）と、
    前記第１の導電膜の上に、絶縁性金属酸化膜を形成する工程（ｅ）と、
    前記絶縁性金属酸化膜に対して熱処理を行うことにより、前記絶縁性金属酸化膜を結晶化する工程（ｆ）と、
    前記絶縁性金属酸化膜の上に、第２の導電膜を形成する工程（ｇ）と、
    前記第２の導電膜、絶縁性金属酸化膜及び第１の導電膜を前記開口部に残すようにパターニングして、前記第２の導電膜から上部電極を形成し、前記絶縁性金属酸化膜から容量絶縁膜を形成し、前記第１の導電膜から下部電極を形成し、前記下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｈ）とを備え、
    前記工程（ｃ）において、前記工程（ｄ）の前記第１の導電膜が前記第１の導電性密着層に対して、前記開口部の底面と壁面とが接する隅部を含む前記開口部の底面でのみ接するように、前記開口部を形成することを特徴とする半導体記憶装置の製造方法。
  14. 半導体基板の上に、第１の導電性密着層を選択的に形成する工程（ａ）と、
    前記半導体基板の上に、前記第１の導電性密着層を覆うように絶縁膜を形成する工程（ｂ）と、
    前記絶縁膜及び第１の導電性密着層に対して選択的にエッチングを行うことにより、前記絶縁膜に前記第１の導電性密着層の中央部分を貫通する開口部を形成する工程（ｃ）と、
    前記開口部の底面及び壁面に沿うように第１の導電膜を形成する工程（ｄ）と、
    前記第１の導電膜の上に、絶縁性金属酸化膜を形成する工程（ｅ）と、
    前記絶縁性金属酸化膜に対して熱処理を行うことにより、前記絶縁性金属酸化膜を結晶化する工程（ｆ）と、
    前記絶縁性金属酸化膜の上に、第２の導電膜を形成する工程（ｇ）と、
    前記第２の導電膜、絶縁性金属酸化膜及び第１の導電膜を前記開口部に残すようにパターニングして、前記第２の導電膜から上部電極を形成し、前記絶縁性金属酸化膜から容量絶縁膜を形成し、前記第１の導電膜から下部電極を形成し、前記下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｈ）とを備え、
    前記工程（ｃ）において、前記工程（ｄ）の前記第１の導電膜が前記第１の導電性密着層に対して、前記開口部の底面と壁面とが接する隅部を含む前記開口部の壁面でのみ接するように、前記開口部を形成することを特徴とする半導体記憶装置の製造方法。
  15. 前記工程（ｃ）において、前記開口部は、孔状又は溝状に開口することを特徴とする請求項１３又は１４に記載の半導体記憶装置の製造方法。
  16. 半導体基板の上に、第１の導電性密着層を選択的に形成する工程（ａ）と、
    前記第１の導電性密着層に第１の熱処理を行う工程（ｂ）と、
    前記工程（ｂ）よりも後に、前記第１の導電性密着層の上に第２の導電性密着層を形成する工程（ｃ）と、
    前記半導体基板の上に、前記第１の導電性密着層及び第２の導電性密着層を覆うように絶縁膜を形成する工程（ｄ）と、
    前記絶縁膜及び第２の導電性密着層に対して選択的にエッチングを行うことにより、前記絶縁膜に、前記第２の導電性密着層の中央部分を貫通すると共に、前記第１の導電性密着層の中央部分を露出する開口部を形成する工程（ｅ）と、
    前記開口部の底面及び壁面に沿うように第１の導電膜を形成する工程（ｆ）と、
    前記第１の導電膜の上に、絶縁性金属酸化膜を形成する工程（ｇ）と、
    前記絶縁性金属酸化膜に対して熱処理を行うことにより、前記絶縁性金属酸化膜を結晶化する工程（ｈ）と、
    前記絶縁性金属酸化膜の上に、第２の導電膜を形成する工程（ｉ）と、
    前記第２の導電膜、絶縁性金属酸化膜及び第１の導電膜を前記開口部に残すようにパターニングして、前記第２の導電膜から上部電極を形成し、前記絶縁性金属酸化膜から容量絶縁膜を形成し、前記第１の導電膜から下部電極を形成し、前記下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｊ）とを備え、
    前記工程（ｅ）において、前記工程（ｆ）の前記第１の導電膜が、前記第１の導電性密着層に対して前記開口部の底面と壁面とが接する隅部を含む前記開口部の底面でのみ接し、且つ、前記第２の導電性密着層に対して前記開口部の底面と壁面とが接する隅部を含む前記開口部の壁面でのみ接するように、前記開口部を形成することを特徴とする半導体記憶装置の製造方法。
  17. 前記工程（ｅ）において、前記開口部は、孔状又は溝状に開口することを特徴とする請求項１６に記載の半導体記憶装置の製造方法。
  18. 前記工程（ａ）と前記工程（ｃ）との間に、
    前記第１の導電性密着層の中央部分を開口する工程（ｋ）をさらに備えていることを特徴とする請求項１３又は１６に記載の半導体記憶装置の製造方法。
  19. 前記工程（ａ）よりも前に、前記半導体基板の上に、バリア膜を形成する工程（ｌ）をさらに備え、
    前記工程（ａ）において、前記第１の導電性密着層は、前記バリア膜の上に該バリア膜と接するように形成することを特徴とする請求項１３〜１８のうちのいずれか１項に記載の半導体記憶装置の製造方法。
  20. 前記工程（ａ）において、前記第１の導電性密着層は、スパッタ法により形成することを特徴とする請求項１３〜１９のうちのいずれか１項に記載の半導体記憶装置の製造方法。
  21. 前記工程（ｃ）において、前記第２の導電性密着層は、スパッタ法により形成することを特徴とする請求項１６に記載の半導体記憶装置の製造方法。
JP2008099420A 2008-04-07 2008-04-07 半導体記憶装置及びその製造方法 Withdrawn JP2009253033A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008099420A JP2009253033A (ja) 2008-04-07 2008-04-07 半導体記憶装置及びその製造方法
US12/409,105 US20090250787A1 (en) 2008-04-07 2009-03-23 Semiconductor storage device and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008099420A JP2009253033A (ja) 2008-04-07 2008-04-07 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009253033A true JP2009253033A (ja) 2009-10-29
JP2009253033A5 JP2009253033A5 (ja) 2011-03-31

Family

ID=41132486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008099420A Withdrawn JP2009253033A (ja) 2008-04-07 2008-04-07 半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US20090250787A1 (ja)
JP (1) JP2009253033A (ja)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9012307B2 (en) 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
US8441835B2 (en) 2010-06-11 2013-05-14 Crossbar, Inc. Interface control for improved switching in RRAM
JP5981424B2 (ja) 2010-06-11 2016-08-31 クロスバー， インコーポレイテッドＣｒｏｓｓｂａｒ， Ｉｎｃ． メモリー素子に関する柱状構造及び方法
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
US8947908B2 (en) 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8404553B2 (en) 2010-08-23 2013-03-26 Crossbar, Inc. Disturb-resistant non-volatile memory device and method
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US8889521B1 (en) 2012-09-14 2014-11-18 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8391049B2 (en) 2010-09-29 2013-03-05 Crossbar, Inc. Resistor structure for a non-volatile memory device and method
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8088688B1 (en) 2010-11-05 2012-01-03 Crossbar, Inc. p+ polysilicon material on aluminum for non-volatile memory device and method
US8930174B2 (en) 2010-12-28 2015-01-06 Crossbar, Inc. Modeling technique for resistive random access memory (RRAM) cells
US8815696B1 (en) 2010-12-31 2014-08-26 Crossbar, Inc. Disturb-resistant non-volatile memory device using via-fill and etchback technique
US9153623B1 (en) 2010-12-31 2015-10-06 Crossbar, Inc. Thin film transistor steering element for a non-volatile memory device
US8450710B2 (en) 2011-05-27 2013-05-28 Crossbar, Inc. Low temperature p+ silicon junction material for a non-volatile memory device
US8394670B2 (en) 2011-05-31 2013-03-12 Crossbar, Inc. Vertical diodes for non-volatile memory device
US20120309188A1 (en) * 2011-05-31 2012-12-06 Crossbar, Inc. Method to improve adhesion for a silver filled oxide via for a non-volatile memory device
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
CN103828047A (zh) 2011-07-22 2014-05-28 科洛斯巴股份有限公司 用于非易失性存储器装置的p+硅锗材料的种子层及方法
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8716098B1 (en) 2012-03-09 2014-05-06 Crossbar, Inc. Selective removal method and structure of silver in resistive switching device for a non-volatile memory device
US9087576B1 (en) 2012-03-29 2015-07-21 Crossbar, Inc. Low temperature fabrication method for a three-dimensional memory device and structure
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9412790B1 (en) 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US9324942B1 (en) 2013-01-31 2016-04-26 Crossbar, Inc. Resistive memory cell with solid state diode
US9112145B1 (en) 2013-01-31 2015-08-18 Crossbar, Inc. Rectified switching of two-terminal memory via real time filament formation
US8934280B1 (en) 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US20160118404A1 (en) * 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
CN108735741B (zh) 2017-04-13 2020-10-09 联华电子股份有限公司 存储器元件中的存储点接触结构与其制作方法
CN109509833B (zh) * 2017-09-15 2023-02-03 旺宏电子股份有限公司 半导体装置及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418581B1 (ko) * 2001-06-12 2004-02-11 주식회사 하이닉스반도체 메모리 소자의 제조방법
KR100725690B1 (ko) * 2003-07-08 2007-06-07 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
JP4766924B2 (ja) * 2005-05-30 2011-09-07 パナソニック株式会社 半導体記憶装置及びその製造方法
JP2007329232A (ja) * 2006-06-07 2007-12-20 Matsushita Electric Ind Co Ltd 誘電体メモリ及びその製造方法
JP4946287B2 (ja) * 2006-09-11 2012-06-06 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20090250787A1 (en) 2009-10-08

Similar Documents

Publication Publication Date Title
JP2009253033A (ja) 半導体記憶装置及びその製造方法
JP4453846B2 (ja) 強誘電体メモリ装置およびその製造方法
KR100423906B1 (ko) 강유전성 메모리 장치 및 그 제조방법
JP5251864B2 (ja) 半導体装置及びその製造方法
JP5251129B2 (ja) 半導体装置及びその製造方法
KR100973703B1 (ko) 반도체 장치 및 그 제조 방법
JP2009141179A (ja) 強誘電体メモリ装置およびその製造方法
JP3931113B2 (ja) 半導体装置及びその製造方法
JP3643091B2 (ja) 半導体記憶装置及びその製造方法
JP4580284B2 (ja) 強誘電体素子の製造方法
US7573120B2 (en) Semiconductor device and method of manufacturing the same
JP2003068993A (ja) 半導体装置およびその製造方法
JP4105656B2 (ja) 半導体装置及びその製造方法
JP3166746B2 (ja) キャパシタ及びその製造方法
KR20010083237A (ko) 반도체기억장치
JP5487140B2 (ja) 半導体装置の製造方法
JP3767675B2 (ja) 半導体装置およびその製造方法
JP4002882B2 (ja) 容量素子、半導体記憶装置及びその製造方法
JP3797413B2 (ja) 半導体装置およびその製造方法
JP2009071141A (ja) 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置
JP3967315B2 (ja) 容量素子、半導体記憶装置及びその製造方法
JP2004241679A (ja) 半導体装置及びその製造方法
JP4649899B2 (ja) 半導体記憶装置およびその製造方法
JP4787152B2 (ja) 半導体装置及びその製造方法
JP2011066145A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110214

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110214

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20111020