JP4946287B2

JP4946287B2 - 半導体装置及びその製造方法

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Publication number: JP4946287B2
Application number: JP2006245496A
Authority: JP
Inventors: 文生王
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-09-11
Filing date: 2006-09-11
Publication date: 2012-06-06
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Description

本発明は、半導体装置及びその製造方法に係り、特にキャパシタを有する半導体装置及びその製造方法に関する。

近時、キャパシタの誘電体膜として強誘電体膜を用いることが注目されている。このような強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、高速動作が可能である、低消費電力である、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。

また、ＤＲＡＭ等においても、高集積化を図るべく、キャパシタの誘電体膜として強誘電体膜や高誘電体膜を用いることが提案されている。

提案されている半導体装置を図２６を用いて説明する。図２６は、提案されている半導体装置の一部を示す断面図である。

図２６に示すように、層間絶縁膜１４０には、導体プラグ１４６が埋め込まれている。導体プラグ１４６上及び層間絶縁膜１４０上には、例えばＴｉＮより成る密着層１４８が形成されている。密着層１４８上には、例えばＴｉＡｌＮより成る酸素バリア膜１５０が形成されている。酸素バリア膜１５０は、導体プラグ１４６の表面が酸化されるのを防止するためのものである。酸素バリア膜１５０上には、下部電極１５６が形成されている。下部電極１５６上には、強誘電体又は高誘電体より成るキャパシタ誘電体膜１６２が形成されている。キャパシタ誘電体膜１６２上には、上部電極１７０が形成されている。下部電極１５６とキャパシタ誘電体膜１６２と上部電極１７０とによりキャパシタ１７２が構成されている。

下部電極１５６の材料としては、例えばＰｔを用いることが提案されている。Ｐｔより成る下部電極１５６上には、結晶性の良好なキャパシタ誘電体膜１６２を形成することができる。

しかしながら、下部電極１５６の材料としてＰｔを用いた場合には、キャパシタ誘電体膜１６２に含まれているＰｂ又はＢｉが下部電極１５６を突き抜けて酸素バリア膜１５０に達してしまう。Ｐｂ又はＢｉをバリアする機能をＰｔ膜が有していないためである。キャパシタ誘電体膜１６２に含まれているＰｂ又はＢｉが酸素バリア膜１５０に達すると、酸素バリア膜１５０がＰｂ又はＢｉと反応し、酸素バリア膜１５０と下部電極１５６との間の密着性が損なわれてしまう。そうすると、図２７に示すように、下部電極１５６がバリア膜１５０上から剥がれてしまい、信頼性の高い半導体装置を提供することができない。図２７は、下部電極がバリア膜上から剥がれた状態の顕微鏡写真を示す図である。なお、図２７は、ＳＥＭ（Scanning Electron Microscopy、走査型電子顕微鏡）を用いて得られたものである。このように、下部電極１５６の材料としてＰｔを用いた場合には、下部電極１５６が酸素バリア膜１５０上から剥がれてしまい、信頼性の高いキャパシタを有する半導体装置を提供することはできなかった。

一方、下部電極１５６の材料としてＩｒを用いることが提案されている。Ｉｒ膜はＰｂ又はＢｉをバリアする機能を有しているため、キャパシタ誘電体膜１６２に含まれているＰｂやＢｉが酸素バリア膜１５０に達するのを防止することができ、下部電極１５６が酸素バリア膜１５０上から剥がれるのを防止することができる。
特開２００３−９２３９１号公報米国特許第６，７１３，８０８号明細書米国特許第６，９３３，１５６号明細書特開２００４−１５３００６号公報特開２００３−３１８３７１号公報特開２００３−２０９１７９号公報

しかしながら、下部電極１５６の材料としてＩｒ膜を用いた場合には、以下に示すように、結晶性の良好なキャパシタ誘電体膜を得ることが困難である。

図２８は、Ｉｒより成る下部電極上にＰＺＴより成るキャパシタ誘電体膜を形成した場合の、キャパシタ誘電体膜における（１１１）配向の積分強度を示すグラフである。横軸はウェハ番号を示しており、縦軸は（１１１）配向の積分強度を示している。図２８から分かるように、（１１１）配向の積分強度はウェハ毎に大きくばらついている。

図２９は、Ｉｒより成る下部電極上にＰＺＴより成るキャパシタ誘電体膜を形成した場合の、キャパシタ誘電体膜における（２２２）方向の配向率を示すグラフである。横軸はウェハ番号を示しており、縦軸は（２２２）方向の配向率を示している。（２２２）方向の配向率とは、（１００）配向と（１０１）配向と（２２２）配向との総和に対する（２２２）配向の割合である。図２９から分かるように、（２２２）方向の配向率はウェハ毎に大きくばらついている。

図３０は、Ｉｒより成る下部電極上にＰＺＴより成るキャパシタ誘電体膜をＭＯＣＶＤ法により形成した場合の顕微鏡写真を示す図である。図３０から分かるように、キャパシタ誘電体膜１６２の表面のモフォロジはあまり良好ではない。このような表面モフォロジのキャパシタ誘電体膜１６２を用いた場合には、キャパシタ１７２のリーク電流が大きくなってしまい、良好な電気的特性を有するキャパシタ１７２が得られない。Ｉｒより成る下部電極１５６上にキャパシタ誘電体膜１６２をＭＯＣＶＤ法により形成した場合に良好な表面モフォロジが得られないのは、下部電極１５６の表面に異常酸化等が生じるためと考えられる。

図３１は、Ｉｒより成る下部電極上にスパッタリング法又はゾル・ゲル法により第１のＰＺＴ膜を形成し、かかる第１のＰＺＴ膜上にＭＯＣＶＤ法により第２のＰＺＴ膜を形成した場合の顕微鏡写真を示す図である。図３１から分かるように、キャパシタ誘電体膜１６２の表面、即ち、第２のＰＺＴ膜の表面は非常に平坦である。

しかし、Ｉｒより成る下部電極上にスパッタリング法又はゾル・ゲル法により形成された第１のＰＺＴ膜の結晶性は非常に悪い。

従って、下部電極の材料としてＩｒを用いた場合も、電気的特性の良好なキャパシタ１７２を有する半導体装置を提供することは困難であった。

本発明の目的は、電気的特性が良好で信頼性の高いキャパシタを有する半導体装置を提供することにある。

本発明の一観点によれば、半導体基板上に形成されたトランジスタと、前記半導体基板及び前記トランジスタを覆う絶縁層と、前記絶縁層に埋め込まれ、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグと、前記絶縁層及び前記導体プラグ上方に形成され、第１の導電膜と、前記第１の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜とを有する下部電極と；前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と；前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタとを有し、前記キャパシタ誘電体膜は、Ｐｂ又はＢｉである第１の元素を含み、前記下部電極中における前記第１の元素の濃度ピークが、前記第１の導電膜と前記第２の導電膜との界面に位置しており、前記導体プラグと前記第１の導電膜との間に形成され、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を更に有し、前記第１の導電膜は、酸化プラチナ膜、酸化パラジウム膜、酸素を含むプラチナ膜、又は、酸素を含むパラジウム膜であることを特徴とする半導体装置が提供される。

また、本発明の他の観点によれば、半導体基板上に形成されたトランジスタと、前記半導体基板及び前記トランジスタを覆う絶縁層と、前記絶縁層に埋め込まれ、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグと、前記絶縁層及び前記導体プラグ上方に形成され、第１の導電膜と、前記第１の導電膜上に形成された第２の導電膜と、前記第２の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜とを有する下部電極と；前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と；前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタとを有し、前記キャパシタ誘電体膜は、Ｐｂ又はＢｉである第１の元素を含み、前記下部電極中における前記第１の元素の濃度ピークが、前記第１の導電膜と前記第２の導電膜との界面に位置しており、前記導体プラグと前記第１の導電膜との間に形成され、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を更に有し、前記第１の導電膜は、酸化イリジウム膜、酸化ルテニウム膜、酸素を含むイリジウム膜、又は、酸素を含むルテニウム膜であり、前記第２の導電膜は、酸化イリジウム膜、酸化ルテニウム膜、酸素を含むイリジウム膜、又は、酸素を含むルテニウム膜であり、前記第１の導電膜と前記第２の導電膜とは、同じ材料又は異なる材料より成る別個の膜であることを特徴とする半導体装置が提供される。

また、本発明の更に他の観点によれば、下部電極と、前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタを有する半導体装置の製造方法であって、半導体基板上にトランジスタを形成する工程と、前記半導体基板上及び前記トランジスタ上に絶縁層を形成する工程と、前記絶縁層に、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグを埋め込む工程と、前記絶縁層及び前記導体プラグ上方に、酸化プラチナ又は酸化パラジウムより成る第１の導電膜と、前記第１の導電膜上に形成された、Ｐｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜とを有する前記下部電極を形成する工程と、前記下部電極上に、Ｐｂ又はＢｉを含む前記キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に前記上部電極を形成する工程とを有し、前記導体プラグを埋め込む工程の後、前記下部電極を形成する工程の前に、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を形成する工程を更に有し、前記キャパシタ誘電体膜から前記下部電極中にＰｂ又はＢｉが拡散して、前記第１の導電膜と前記第２の導電膜との界面にＰｂ又はＢｉの濃度ピークが形成されることを特徴とする半導体装置の製造方法が提供される。

また、本発明の更に他の観点によれば、下部電極と、前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタを有する半導体装置の製造方法であって、半導体基板上にトランジスタを形成する工程と、前記半導体基板上及び前記トランジスタ上に絶縁層を形成する工程と、前記絶縁層に、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグを埋め込む工程と、前記絶縁層及び前記導体プラグ上方に、酸化ルテニウム又は酸化イリジウムより成る第１の導電膜と、前記第１の導電膜上に形成された酸化ルテニウム又は酸化イリジウムより成る第２の導電膜と、前記第２の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜とを有する前記下部電極を形成する工程と、前記下部電極上に、Ｐｂ又はＢｉを含む前記キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に前記上部電極を形成する工程とを有し、前記導体プラグを埋め込む工程の後、前記下部電極を形成する工程の前に、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を形成する工程を更に有し、前記キャパシタ誘電体膜から前記下部電極中にＰｂ又はＢｉが拡散して、前記第１の導電膜と前記第２の導電膜との界面にＰｂ又はＢｉの濃度ピークが形成され、前記第１の導電膜と前記第２の導電膜とは、同じ材料又は異なる材料より成り、前記下部電極を形成する工程では、前記第１の導電膜とは別個に前記第２の導電膜を形成することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、酸化プラチナ又は酸化パラジウムより成る第１の導電膜と、第１の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜とにより下部電極が構成されており、酸化プラチナ又は酸化パラジウムより成る第１の導電膜はＰｂ及びＢｉの拡散を防止する機能を有している。このため、本発明によれば、キャパシタ誘電体膜に含まれているＰｂ又はＢｉが下部電極中に拡散した場合であっても、下部電極と酸素バリア膜との界面にＰｂ又はＢｉが達するのを防止することができる。このため、本発明によれば、酸素バリア膜がＰｂ又はＢｉと反応するのを防止することができ、下部電極と酸素バリア膜との密着性が損なわれるのを防止することができ、ひいては下部電極が酸素バリア膜上から剥がれるのを防止することができる。また、Ｐｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜上には、結晶性の良好なキャパシタ誘電体膜を形成することが可能である。即ち、Ｐｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜上には、ウェハ面内で結晶性が均一なキャパシタ誘電体膜を形成することが可能であり、また、表面モフォロジの良好なキャパシタ誘電体膜を形成することが可能である。従って、本発明によれば、電気的特性が良好で信頼性の高いキャパシタを有する半導体装置を提供することができる。

また、本発明によれば、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜と、酸化イリジウム又は酸化ルテニウムより成る第２の導電膜と、Ｐｔ、Ｐｔ合金、Ｐｄ、Ｐｄ合金より成る第３の導電膜とにより下部電極が構成されており、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜と、酸化イリジウム又は酸化ルテニウムより成る第２の導電膜とから成る積層膜はＰｂ及びＢｉの拡散を防止する機能を有している。このため、本発明によれば、キャパシタ誘電体膜に含まれるＰｂ又はＢｉが、下部電極と酸素バリア膜との界面まで達するのを防止することができ、酸素バリア膜がＰｂ又はＢｉと反応するのを防止することができる。このため、本発明によれば、下部電極と酸素バリア膜との界面における接着強度が損なわれるのを防止することができ、下部電極が酸素バリア膜上から剥がれるのを防止することができる。また、Ｐｔ、Ｐｔ合金、Ｐｄ、Ｐｄ合金より成る第３の導電膜上には、結晶性の良好なキャパシタ誘電体膜を形成することが可能である。即ち、Ｐｔ、Ｐｔ合金、Ｐｄ、Ｐｄ合金より成る第３の導電膜上には、ウェハ面内で結晶性が均一なキャパシタ誘電体膜を形成することが可能であり、また、表面モフォロジの良好なキャパシタ誘電体膜を形成することが可能である。従って、本発明によれば、電気的特性が良好で信頼性の高いキャパシタを有する半導体装置を提供することができる。

［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図１４を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。

（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。

図１に示すように、例えばＮ型又はＰ型のシリコンより成る半導体基板１０には、素子領域を画定する素子分離領域１２が形成されている。素子分離領域１２が形成された半導体基板１０内には、Ｐ型のウェル１４が形成されている。

ウェル１４が形成された半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極（ゲート配線）１８が形成されている。ゲート電極１８の側壁部分には、サイドウォール絶縁膜２０が形成されている。

サイドウォール絶縁膜２０が形成されたゲート電極１８の両側には、ソース／ドレイン拡散層２２が形成されている。

ゲート電極１８の上部及びソース／ドレイン拡散層２２上には、それぞれシリサイド層２４ａ、２４ｂが形成されている。ソース／ドレイン拡散層２２上のシリサイド層２４ｂは、ソース／ドレイン電極として機能する。

こうして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２６が構成されている。

トランジスタ２６が形成された半導体基板１０上には、例えば膜厚２００ｎｍのＳｉＯＮより成る絶縁膜（カバー膜）２８が形成されている。

絶縁膜２８が形成された半導体基板１０上には、例えば膜厚７００ｎｍのシリコン酸化膜より成る層間絶縁膜３０が形成されている。層間絶縁膜３０の表面は平坦化されている。

層間絶縁膜３０及び絶縁膜２８には、ソース／ドレイン電極２４ｂに達するコンタクトホール３２が形成されている。

コンタクトホール３２内には、例えば膜厚３０ｎｍのＴｉ膜が形成されている。Ｔｉ膜が形成されたコンタクトホール３２内には、例えば膜厚２０ｎｍのＴｉＮ膜が形成されている。Ｔｉ膜とＴｉＮ膜とにより密着層３４が構成されている。

密着層３４が形成されたコンタクトホール３２内には、タングステン（Ｗ）より成る導体プラグ３６が埋め込まれている。

導体プラグ３６が埋め込まれた層間絶縁膜３０上には、例えば膜厚１３０ｎｍのＳｉＯＮより成る酸化防止膜３８が形成されている。酸化防止膜３８は、層間絶縁膜３６に導体プラグ３６を埋め込んだ後に、導体プラグ３６の上面が酸化されるのを防止するためのものである。

なお、ここでは酸化防止膜３８として、ＳｉＯＮ膜を形成する場合を例に説明したが、かかる酸化防止膜３８はＳｉＯＮ膜に限定されるものではない。例えば、酸化防止膜３８として、シリコン窒化膜や酸化アルミニウム膜を形成してもよい。

酸化防止膜３８上には、例えば膜厚２００ｎｍのシリコン酸化膜より成る層間絶縁膜４０が形成されている。

層間絶縁膜４０及び酸化防止膜３８には、導体プラグ３６に達するコンタクトホール４２が形成されている。

コンタクトホール４２内には、例えば膜厚３０ｎｍのＴｉ膜が形成されている。Ｔｉ膜が形成されたコンタクトホール４２内には、例えば膜厚２０ｎｍのＴｉＮ膜が形成されている。Ｔｉ膜とＴｉＮ膜とにより密着層４４が構成されている。

密着層４４が形成されたコンタクトホール４２内には、タングステンより成る導体プラグ４６が埋め込まれている。

導体プラグ４６が埋め込まれた層間絶縁膜４０上には、例えば膜厚２０ｎｍのＴｉＮより成る密着層４８が形成されている。かかる密着層４８は、後述する酸素バリア膜５０の結晶性を向上させるとともに、かかる酸素バリア膜５０と層間絶縁膜４０との密着性を向上させるためのものである。

なお、ここでは、密着層４８の材料としてＴｉＮを用いる場合を例に説明したが、密着層４８の材料はＴｉＮに限定されるものではない。酸素バリア膜５０の結晶性を向上させるとともに、かかる酸素バリア膜５０と層間絶縁膜４０との密着性を向上させ得る材料を、密着層４８の材料として適宜用いることができる。例えば、Ｔｉ、Ｔｉ合金、Ａｌ、Ａｌ合金、Ｐｔ、Ｐｔ合金、Ｉｒ、Ｉｒ合金、Ｒｅ、Ｒｅ合金、Ｒｕ、Ｒｕ合金、Ｐｄ、Ｐｄ合金、Ｏｓ、Ｏｓ合金、Ｒｈ、Ｒｈ合金、酸化プラチナ、酸化イリジウム、酸化ルテニウム、又は、酸化パラジウム等を密着層４８の材料として用いてもよい。

密着層４８上には、例えば膜厚１００ｎｍのＴｉＡｌＮより成る導電性の酸素バリア膜（酸素拡散防止膜）５０が形成されている。かかる酸素バリア膜５０は、層間絶縁膜４０に導体プラグ４６を埋め込んだ後に、導体プラグ４６の上面が酸化されるのを防止するためのものである。

なお、ここでは、酸素バリア膜５０の材料としてＴｉＡｌＮを用いる場合を例に説明したが、酸素バリア膜５０の材料はＴｉＡｌＮに限定されるものではない。ＴｉＡｌＯＮ、ＴａＡｌＮ又はＴａＡｌＯＮ等を酸素バリア膜５０の材料として適宜用いてもよい。

酸素バリア５０膜上には、キャパシタ７２の下部電極５２が形成されている。下部電極５６は、例えば膜厚２０〜１００ｎｍの酸化プラチナ（ＰｔＯ_Ｘ）より成る第１の導電膜５２と、例えば膜厚１００ｎｍのＰｔより成る第２の導電膜５４とを順次積層することにより形成されたものである。

本実施形態において、下部電極５６を構成する第１の導電膜５２として酸化プラチナを用いているのは、酸化プラチナは、ＰｂやＢｉの拡散を防止する機能を有しているためである。キャパシタ誘電体膜６２に含まれるＰｂ又はＢｉが下部電極５６と酸素バリア膜５０との界面まで達した場合には、酸素バリア膜５０がＰｂ又はＢｉと反応してしまい、下部電極５６と酸素バリア膜５０との界面における接着強度が損なわれ、ひいては下部電極５６が酸素バリア膜５０上から剥がれてしまう。これに対し、本実施形態によれば、下部電極５６を構成する第１の導電膜５２として酸化プラチナが用いられているため、キャパシタ誘電体膜６２に含まれるＰｂ又はＢｉが、下部電極５６と酸素バリア膜５０との界面まで達するのを防止することができ、酸素バリア膜５０がＰｂ又はＢｉと反応するのを防止することができる。このため、本実施形態によれば、下部電極５６と酸素バリア膜５０との界面における接着強度が損なわれるのを防止することができ、下部電極５６が酸素バリア膜５０上から剥がれるのを防止することができる。

また、本実施形態において、下部電極５６を構成する第２の導電膜５４としてＰｔを用いているのは、Ｐｔより成る第２の導電膜５４上には結晶性の良好なキャパシタ誘電体膜６２を形成することが可能なためである。

なお、下部電極５６を形成した後の熱処理により、下部電極５６の一部が還元される場合がある。即ち、下部電極５６を形成した後の熱処理により、下部電極５６のうちの第１の導電膜５２を構成する酸化プラチナが還元される場合がある。下部電極５６のうちの第１の導電膜５２が還元された場合でも、第１の導電膜５２中にはある程度の酸素が残存する。従って、第１の導電膜５２を構成する酸化プラチナ膜が還元された場合には、酸化プラチナ膜５２は酸素を含むプラチナ膜となる。第１の導電膜５２を構成する酸化プラチナ膜が還元された場合であっても、第１の導電膜５２中には酸素が残存するため、下部電極５６のうちの酸素バリア膜５０側の酸素濃度は、下部電極５６のうちのキャパシタ誘電体膜６２側の酸素濃度より高い状態となっている。

なお、ここでは、下部電極５６のうちの第１の導電膜５２の材料として、酸化プラチナを用いる場合を例に説明したが、かかる第１の導電膜５２の材料は酸化プラチナに限定されるものではない。酸化パラジウムも、酸化プラチナと同様に、Ｐｂ又はＢｉの拡散を防止する機能を有する。従って、下部電極５６のうちの第１の導電膜５２の材料として、酸化パラジウムを用いてもよい。第１の導電膜５２を構成する酸化パラジウム膜が還元された場合には、酸化パラジウム膜５２は酸素を含むパラジウム膜となる。

また、ここでは、下部電極５６のうちの第２の導電膜５４の材料として、Ｐｔを用いる場合を例に説明したが、かかる第２の導電膜５４の材料はＰｔに限定されるものではない。例えば、Ｐｔ合金膜上にも、結晶性の良好なキャパシタ誘電体膜６２を形成することが可能である。また、Ｐｄ膜上にも、結晶性の良好なキャパシタ誘電体膜６２を形成することが可能である。また、Ｐｄ合金膜上にも、結晶性の良好なキャパシタ誘電体膜６２を形成することが可能である。従って、下部電極５６のうちの第２の導電膜５４の材料として、Ｐｔ合金膜、Ｐｄ膜、Ｐｄ合金膜等を用いてもよい。

下部電極５６上には、キャパシタ誘電体膜６２が形成されている。キャパシタ誘電体膜６２は、スパッタリング法又はゾル・ゲル法により形成された第１の誘電体膜５８と、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition、有機金属化学気相成長）法により形成された第２の誘電体膜６０とにより構成されている。第２の誘電体膜６０の膜厚は、第１の誘電体膜５８の膜厚より厚く設定されている。第２の誘電体膜６０の膜厚を第１の誘電体膜５８の膜厚より厚く設定しているのは、第２の誘電体膜６０の方が第１の誘電体膜５８より膜質が良好なためである。キャパシタ誘電体膜６２の材料としては、Ｐｂ又はＢｉを含む強誘電体、又は、Ｐｂ又はＢｉを含む高誘電体が用いられている。高誘電体とは、比誘電率が二酸化シリコンの比誘電率（３．８）よりも高い誘電体のことである。例えば、キャパシタ誘電体膜６２として、ＰｂＺｒ_ＸＴｉ_１−ＸＯ_３膜（ＰＺＴ膜）を用いることができる。ＰＺＴ膜は、Ｐｂを含むペロブスカイト型の結晶構造を有する強誘電体膜である。また、キャパシタ誘電体膜６２として、例えばＳｒＢｉ_２Ｔａ_２Ｏ_９膜（ＳＢＴ膜）を用いてもよい。ＳＢＴ膜は、Ｂｉを含むビスマス層状構造の強誘電体膜である。

キャパシタ誘電体膜６２は、ＰＺＴ膜やＳＢＴ膜に限定されるものではない。本発明の原理は、Ｐｂ若しくはＢｉを含む強誘電体、又は、Ｐｂ若しくはＢｉを含む高誘電体をキャパシタ誘電体膜６２の材料として用いる場合に広く適用することが可能である。

例えば、ＰＺＴにＬａが添加された材料より成るＰｂＬａ（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＬＺＴ膜）をキャパシタ誘電体膜６２として用いてもよい。また、ＰＺＴにＬａ、Ｃａ、Ｓｒ又はＳｉの少なくともいずれかが添加された材料をキャパシタ誘電体膜６２の材料として用いてもよい。これらは、Ｐｂを含む強誘電体膜である。

また、ＢｉＬａＯ_３膜（ＢＬＴ膜）、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９膜（ＳＢＴＮ膜）、Ｂｉ_４Ｔｉ_３Ｏ_９膜、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２膜、ＢｉＦｅＯ_３膜、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５膜、又は（Ｂｉ_１−ＸＲ_Ｘ）Ｔｉ_３Ｏ_１２膜（Ｒは希土類元素）等をキャパシタ誘電体膜６２として用いてもよい。これらは、Ｂｉを含む強誘電体膜である。

また、（Ｐｂ，Ｂａ，Ｓｒ）ＴｉＯ_３等をキャパシタ誘電体膜６２として用いてもよい。これらは、Ｐｂを含む高誘電体膜である。

また、（Ｂｉ，Ｓｒ）ＴｉＯ_３等をキャパシタ誘電体膜６２として用いてもよい。これらは、Ｂｉを含む高誘電体膜である。

本実施形態では、キャパシタ誘電体膜６２の材料として、Ｐｂ若しくはＢｉを含む強誘電体、又は、Ｐｂ若しくはＢｉを含む高誘電体が用いられているため、下部電極５６中には、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉが存在している。本実施形態では、上述したように、下部電極５６のうちの第１の導電膜５２には、Ｐｂ又はＢｉの拡散を防止する機能を有する材料である酸化プラチナ又は酸化パラジウムが用いられている。このため、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉは、下部電極５６と酸素バリア膜５０との界面には達していない。即ち、下部電極５６と酸素バリア膜５０との界面には、Ｐｂ及びＢｉがほとんど存在していない。キャパシタ誘電体膜６２から下部電極５６中に拡散したＰｂ又はＢｉの濃度ピークは、下部電極５６を構成する第１の導電膜５２と第２の導電膜５４との界面に位置している。即ち、キャパシタ誘電体膜６２から下部電極５６中に拡散したＰｂ又はＢｉの濃度ピークの位置は、下部電極５６と酸素バリア膜５０との界面から離間している。本実施形態によれば、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉが下部電極５６と酸素バリア膜５０との界面に達しないため、酸素バリア膜５０がＰｂ又はＢｉと反応するのを防止することができる。このため、本実施形態によれば、酸素バリア膜５０と下部電極５６との密着性が損なわれるのを防止することができ、ひいては下部電極５６が酸素バリア膜５０上から剥がれるのを防止することができる。

なお、極めてわずかなＰｂ又はＢｉが、下部電極５６と酸素バリア膜５０との界面に達してもよい。下部電極５６と酸素バリア膜５０との界面に達するＰｂ又はＢｉが極めてわずかであれば、酸素バリア膜５０と下部電極５６との界面における密着性は殆ど損なわれず、下部電極５６が酸素バリア膜５０上から剥がれることはないためである。キャパシタ誘電体膜６２の材料としてＰｂを含む強誘電体又は高誘電体が用いられている場合、下部電極５６と酸素バリア膜５０との界面におけるＰｂの濃度が、下部電極５６中におけるＰｂのピーク値の５０分の１以下であれば、酸素バリア膜５０と下部電極５６との間の密着性は十分に確保され、下部電極５６が酸素バリア膜５０上から剥がれることはない。また、キャパシタ誘電体膜６２の材料としてＢｉを含む強誘電体又は高誘電体が用いられている場合、下部電極５６と酸素バリア膜５０との界面におけるＢｉの濃度が、下部電極５６中におけるＢｉのピーク値の５０分の１以下であれば、酸素バリア膜５０と下部電極５６との間の密着性は十分に確保され、下部電極５６が酸素バリア膜５０上から剥がれることはない。ただし、下部電極５６と酸素バリア膜５０との間で極めて高い密着性を確保する観点からは、下部電極５６と酸素バリア膜５０の界面にＰｂ又はＢｉが存在しないことが望ましい。

また、ここでは、二層構造のキャパシタ誘電体膜６２を形成する場合、即ち、第１の誘電体膜５８をスパッタリング法又はゾル・ゲル法により形成し、第２の誘電体膜６０をＭＯＣＶＤ法により形成し、第１の誘電体膜５８と第２の誘電体膜６０とによりキャパシタ誘電体膜６２を形成する場合を例に説明したが、キャパシタ誘電体膜６２は二層構造に限定されるものではなく、単層構造のキャパシタ誘電体膜６２を形成してもよい。即ち、スパッタリング法又はゾル・ゲル法により単層構造のキャパシタ誘電体膜６２を形成してもよい。ただし、ＭＯＣＶＤ法により形成された第２の誘電体膜６０を含むキャパシタ誘電体膜６２は、スパッタリング法又はゾル・ゲル法により形成された単層構造のキャパシタ誘電体膜６２と比較して、電気的特性が優れている。従って、電気的特性の良好な誘電体キャパシタ７２を得る観点からは、第１の誘電体膜５８をスパッタリング法又はゾル・ゲル法により形成し、第２の誘電体膜６０をＭＯＣＶＤ法により形成し、第１の誘電体膜５８と第２の誘電体膜６０とによりキャパシタ誘電体膜６２を形成することが望ましい。

キャパシタ誘電体膜６２上には、キャパシタ７２の上部電極７０が形成されている。上部電極７０は、例えば膜厚５０ｎｍのＩｒＯ_Ｘ膜より成る第１の導電膜６４と、膜厚１００〜３００ｎｍのＩｒＯ_Ｙ膜より成る第２の導電膜６６と、膜厚５０〜１５０ｎｍのＩｒ膜より成る第３の導電膜６８とを順次積層することにより形成されている。Ｉｒ膜より成る第３の導電膜６８は、キャパシタ誘電体膜６２が水素により還元されてしまうのを防止する水素バリア膜（水素拡散防止膜）として機能する。また、Ｉｒ膜より成る第３の導電膜６８は、上部電極７０と後述する導体プラグ９４との間で良好な電気的接続を確保するための導電性向上膜としても機能する。

こうして、下部電極５６とキャパシタ誘電体膜６２と上部電極７０とを有するキャパシタ７２が構成されている。

キャパシタ７２が形成された層間絶縁膜４０上には、キャパシタ７２を覆うように例えば膜厚２〜２０ｎｍの水素バリア膜（水素拡散防止膜）７４が形成されている。水素バリア膜７４の材料としては、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）が用いられている。かかる水素バリア膜７４は、水素によりキャパシタ誘電体膜６２が還元されるのを防止するためのものである。

水素バリア７４上には、例えば膜厚２０〜５０ｎｍの水素バリア膜（水素拡散防止膜）７６が更に形成されている。水素バリア膜７６の材料としては、水素バリア膜７４と同様に、例えば酸化アルミニウムが用いられている。かかる水素バリア膜７４は、水素バリア膜７６と相俟って、水素によりキャパシタ誘電体膜６２が還元されるのを防止するためのものである。

水素バリア膜７６上には、膜厚１４００ｎｍのシリコン酸化膜より成る層間絶縁膜７８が形成されている。層間絶縁膜７８の表面は平坦化されている。

層間絶縁膜７８上には、例えば膜厚２０〜１００ｎｍの水素バリア膜（水素拡散防止膜）８０が形成されている。水素バリア膜８０の材料としては、水素バリア膜７４，７６と同様に、例えば酸化アルミニウムが用いられている。かかる水素バリア膜８０は、水素バリア膜７４，７６と同様に、水素によりキャパシタ誘電体膜６２が還元されるのを防止するためのものである。平坦化された層間絶縁膜７８上に水素バリア膜８０を形成するため、水素バリア膜８０は平坦に形成されている。

水素バリア膜８０上には、シリコン酸化膜より成る層間絶縁膜８２が形成されている。層間絶縁膜８２の膜厚は、例えば１００〜３００ｎｍとする。層間絶縁膜８２の表面は平坦化されている。

層間絶縁膜８２、水素バリア膜８０、層間絶縁膜７８、水素バリア膜７６、水素バリア膜７４、層間絶縁膜４０及び酸化防止膜３８には、導体プラグ３６に達するコンタクトホール８４が形成されている。

コンタクトホール８４内には、例えば膜厚３０ｎｍのＴｉ膜が形成されている。Ｔｉ膜が形成されたコンタクトホール８４内には、例えば膜厚２０ｎｍのＴｉＮ膜が形成されている。Ｔｉ膜とＴｉＮ膜とにより密着層８６が構成されている。

密着層８６が形成されたコンタクトホール８４内には、タングステンより成る導体プラグ８８が埋め込まれている。

層間絶縁膜８２、水素バリア膜８０、層間絶縁膜７８、水素バリア膜７６及び水素バリア膜７４には、上部電極７０に達するコンタクトホール９０が形成されている。

コンタクトホール９０内には、例えば膜厚３０ｎｍのＴｉ膜が形成されている。Ｔｉ膜が形成されたコンタクトホール９０内には、例えば膜厚２０ｎｍのＴｉＮ膜が形成されている。Ｔｉ膜とＴｉＮ膜とにより密着層９２が構成されている。

密着層９２が形成されたコンタクトホール９０内には、タングステンより成る導体プラグ９４が埋め込まれている。

導体プラグ８８，９４が埋め込まれた層間絶縁膜８２上には、配線９６が形成されている。配線９６は、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚３６０ｎｍのＡｌＣｕ合金膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次積層して成る積層膜により構成されている。

配線９６が形成された層間絶縁膜８２上には、更に、層間絶縁膜（図示せず）、導体プラグ（図示せず）、配線（図示せず）等が複数層に亘って形成されている。最上層には、シリコン酸化膜及びＳｉＮ膜より成るカバー膜が形成されている。

こうして、本実施形態による半導体装置が構成されている。

本実施形態による半導体装置は、酸化プラチナ又は酸化パラジウムより成る第１の導電膜５２と、第１の導電膜５２上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜５４とにより下部電極５６が構成されていることに主な特徴がある。酸化プラチナ等より成る第１の導電膜５２は、Ｐｂ又はＢｉの拡散を防止する機能を有している。このため、本実施形態によれば、キャパシタ誘電体膜６２に含まれているＰｂ又はＢｉが下部電極５６中に拡散した場合であっても、下部電極５６と酸素バリア膜５０との界面にＰｂ又はＢｉが達するのを防止することができ、酸素バリア膜５０がＰｂ又はＢｉと反応するのを防止することができる。このため、本実施形態によれば、下部電極５６と酸素バリア膜５０との密着性が損なわれるのを防止することができ、ひいては下部電極５６が酸素バリア膜５０上から剥がれるのを防止することができる。また、Ｐｔ等より成る第２の導電膜５４上には、結晶性の良好なキャパシタ誘電体膜６２を形成することが可能である。より具体的には、Ｐｔ等より成る第２の導電膜５４上には、ウェハ面内で結晶性が均一なキャパシタ誘電体膜６２を形成することが可能であり、また、表面モフォロジの良好なキャパシタ誘電体膜６２を形成することが可能である。従って、本実施形態によれば、電気的特性が良好で信頼性の高いキャパシタを有する半導体装置を提供することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図１３を用いて説明する。図２乃至図１３は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図２（ａ）に示すように、例えばＮ型又はＰ型のシリコンより成る半導体基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離領域１２を形成する。なお、素子分離領域１２の形成方法はＳＴＩ法に限定されるものではない。例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により素子分離領域１２を形成してもよい。

次に、イオン注入法により、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル１４を形成する。

次に、例えば熱酸化法により、素子領域上に膜厚１０ｎｍのゲート絶縁膜１６を形成する。

次に、例えばＣＶＤ法により、膜厚１８０ｎｍのポリシリコン膜１８を形成する。ポリシリコン膜１８は、ゲート電極等となるものである。

次に、フォトリソグラフィ技術を用い、ポリシリコン膜１８をパターニングする。こうして、ポリシリコン膜より成るゲート電極（ゲート配線）１８が形成される。

次に、ゲート電極１８をマスクとし、イオン注入法により、ゲート電極１８の両側の半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、エクステンションソース／ドレインの浅い領域を構成するエクステンション領域（図示せず）が形成される。

次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのシリコン酸化膜を形成する。

次に、シリコン酸化膜を異方性エッチングする。こうして、ゲート電極１８の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜２０が形成される。

次に、サイドウォール絶縁膜２０が形成されたゲート電極１８をマスクとし、イオン注入法により、ゲート電極１８の両側の半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、エクステンションソース／ドレインの深い領域を構成する不純物拡散層（図示せず）が形成される。エクステンション領域と深い不純物拡散層とによりソース／ドレイン拡散層２２が構成される。

次に、全面に、例えばスパッタリング法により、コバルト等より成る高融点金属層（図示せず）を形成する。

次に、熱処理を行うことにより、半導体基板１０の表層部と高融点金属層とを反応させるとともに、ゲート電極１８の上部と高融点金属層とを反応させる。

次に、未反応の高融点金属層を例えばウエットエッチングにより除去する。

こうして、ソース／ドレイン拡散層２２上にコバルトシリサイドより成るソース／ドレイン電極２４ｂが形成される。また、ゲート電極１８の上部にコバルトシリサイドより成るシリサイド層２４ａが形成される。

こうして、図２（ａ）に示すように、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２６が形成される。

次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚２００ｎｍのＳｉＯＮより成る絶縁膜（カバー膜）２８を形成する。

次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１μｍのシリコン酸化膜より成る層間絶縁膜３０を形成する。

次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜３０の表面を平坦化する。こうして、例えば膜厚７００ｎｍの層間絶縁膜３０が形成される（図２（ｂ）参照）。

次に、図２（ｃ）に示すように、フォトリソグラフィ技術を用い、ソース／ドレイン電極２４ｂに達するコンタクトホール３２を形成する。コンタクトホール３２の径は、例えば０．２５μｍとする。

次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのＴｉ膜を形成する。

次に、全面に、例えばスパッタリング法により、例えば膜厚２０ｎｍのＴｉＮ膜を形成する。これらＴｉ膜とＴｉＮ膜とにより密着層３４が構成される。

次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜３６を形成する。

次に、例えばＣＭＰ法により、層間絶縁膜３０の表面が露出するまでタングステン膜３６及び密着層３４を研磨する。こうして、コンタクトホール３２内に、タングステン膜より成る導体プラグ３６が埋め込まれる（図３（ａ）参照）。

次に、図３（ｂ）に示すように、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１３０ｎｍのＳｉＯＮより成る酸化防止膜３８を形成する（図３（ｂ）参照）。酸化防止膜３８は、層間絶縁膜３０に埋め込まれた導体プラグ３６の表面が酸化されるのを防止するためのものである。

なお、ここでは、酸化防止膜３８の材料としてＳｉＯＮを用いる場合を例に説明したが、酸化防止膜３８の材料はＳｉＯＮに限定されるものではない。例えばＳｉＮや酸化アルミニウムを酸化防止膜３８の材料として用いてもよい。

次に、図３（ｃ）に示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜より成る層間絶縁膜４０を形成する。

次に、図４（ａ）に示すように、フォトリソグラフィ技術を用い、導体プラグ３６に達するコンタクトホール４２を、層間絶縁膜４０及び酸化防止膜３８に形成する。

次に、全面に、例えばスパッタリング法により、例えば膜厚２０ｎｍのＴｉＮ膜を形成する。これらＴｉ膜とＴｉＮ膜とにより密着層４４が構成される。

次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜４６を形成する。

次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４６及び密着層４４を研磨する。ＣＭＰ法によりタングステン膜４６及び密着層４４を研磨する際には、タングステン膜４６及び密着層４４の研磨速度が層間絶縁膜４０の研磨速度より速くなるような研磨剤を用いる。かかる研磨剤としては、例えば、キャボット・マイクロエレクトロニクス・コーポレーション（Cabot Microelectronics Corporation）製の研磨剤（型番：ＳＳＷ２０００）を用いることができる。こうして、コンタクトホール４２内に、タングステン膜より成る導体プラグ４６が埋め込まれる（図４（ｂ）参照）。

次に、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気（ＮＨ_３プラズマ）に層間絶縁膜４０の表面を暴露することにより、層間絶縁膜４０の表面を処理する（プラズマ処理）。本実施形態において、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜４０の表面を曝露するのは、層間絶縁膜４０の表面の酸素原子をＮＨ基に結合させることにより、後工程で層間絶縁膜４０上にＴｉ膜４７を形成する際に、Ｔｉ原子が層間絶縁膜４０の表面の酸素原子により捕捉されるのを防止するためである。

プラズマ処理の条件は以下の通りとする。プラズマ処理装置としては、平行平板型のプラズマ処理装置を用いる。対向電極の位置は、例えば半導体基板１０から約９ｍｍ（３５０ｍｉｌｓ）離間した位置とする。プラズマ処理を行う際におけるチャンバ内の圧力は、例えば２６６Ｐａ（２Ｔｏｒｒ）程度とする。基板温度は、例えば４００℃とする。チャンバ内に導入するＮＨ_３ガスの流量は、例えば３５０ｓｃｃｍとする。半導体基板１０に印加する高周波電力は、例えば１３．５６ＭＨｚ、１００Ｗとする。対向電極に印加する高周波電力は、例えば３５０ｋＨｚ、５５Ｗとする。高周波電力の印加時間は、例えば６０秒とする。

なお、ここでは、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜４０の表面を暴露することにより、層間絶縁膜４０の表面を処理する場合を例に説明したが、かかるプラズマ雰囲気は、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に限定されるものではない。窒素を含むプラズマ雰囲気に層間絶縁膜４０の表面を曝露すればよい。例えば、Ｎ_２ガスを用いて発生させたプラズマ雰囲気（Ｎ_２プラズマ）に層間絶縁膜４０の表面を暴露することにより、層間絶縁膜４０の表面を処理してもよい。

次に、図４（ｃ）に示すように、全面に、例えばスパッタリング法により、膜厚２０ｎｍのＴｉ膜４７を形成する。層間絶縁膜４０の表面が上記のように処理されているため、層間絶縁膜４０上に堆積されたＴｉ原子は酸素原子により捕捉されることなく、層間絶縁膜４０の表面を自在に移動することができる。このため、（００２）の方向に自己配向された良質なＴｉ膜４７が層間絶縁膜４０上に形成される。

Ｔｉ膜４７を形成する際の条件は、例えば以下の通りとする。即ち、半導体基板１０とターゲットとの間の距離は、例えば６０ｍｍとする。成膜室内の圧力は、０．１５Ｐａとする。成膜室以内の雰囲気は、例えばＡｒ雰囲気とする。基板温度は、例えば室温とする。供給するＤＣパワーは、例えば２．６ｋＷとする。ＤＣパワーを供給する時間は、例えば５秒間とする。

次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、窒素雰囲気中にて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０秒とする。この熱処理により、上述したＴｉ膜４７がＴｉＮ膜４８となる（図５（ａ）参照）。こうして、（１１１）配向のＴｉＮ膜より成る密着層４８が得られる。かかる密着層４８は、後工程で形成される酸素バリア膜５０の結晶性を向上させるとともに、かかる酸素バリア膜５０と層間絶縁膜４０との密着性を向上させるためのものである。

なお、ここでは、ＴｉＮ膜より成る密着層４８を形成する場合を例に説明したが、かかる密着層４８はＴｉＮ膜に限定されるものではない。酸素バリア膜５０の結晶性を向上させるとともに、かかる酸素バリア膜５０と層間絶縁膜４０との密着性を向上させ得る材料を、密着層４８の材料として適宜用いることができる。例えば、Ｔｉ、Ｔｉ合金、Ａｌ、Ａｌ合金、Ｐｔ、Ｐｔ合金、Ｉｒ、Ｉｒ合金、Ｒｅ、Ｒｅ合金、Ｒｕ、Ｒｕ合金、Ｐｄ、Ｐｄ合金、Ｏｓ、Ｏｓ合金、Ｒｈ、Ｒｈ合金、酸化プラチナ、酸化イリジウム、酸化ルテニウム、又は、酸化パラジウム等を密着層４８の材料として用いてもよい。

次に、図５（ｂ）に示すように、全面に、反応性スパッタリング法により、例えば膜厚１００ｎｍのＴｉＡｌＮより成る導電性の酸素バリア膜（酸素拡散防止膜）５０を形成する。かかる酸素バリア膜５０は、層間絶縁膜４０に導体プラグ４６を埋め込んだ後に、導体プラグ４６の上面が酸化されるのを防止するためのものである。

酸素バリア膜５０を形成する際の条件は、例えば以下の通りとする。即ち、ターゲットとしては、ＴｉＡｌ合金より成るターゲットを用いる。チャンバ内の雰囲気は、Ａｒガスと窒素ガスとの混合ガスより成る雰囲気とする。チャンバ内に導入するＡｒガスの流量は、例えば４０ｓｃｃｍとする。チャンバ内に導入する窒素ガスの流量は、例えば１０ｓｃｃｍとする。チャンバ内の圧力は、例えば２５３．３Ｐａとする。基板温度は、例えば４００℃とする。スパッタパワーは、例えば１ｋＷとする。

なお、ここでは、酸素バリア膜５０の材料としてＴｉＡｌＮを用いる場合を例に説明したが、酸素バリア膜５０の材料はＴｉＡｌＮに限定されるものではない。酸素の拡散を防止し得る導電体を酸素バリア膜５０の材料として適宜用いることができる。例えば、ＴｉＡｌＯＮ、ＴａＡｌＮ又はＴａＡｌＯＮ等を酸素バリア膜５０の材料として用いてもよい。

次に、図５（ｃ）に示すように、例えばスパッタリング法により、下部電極５６の一部となる第１の導電膜５２を形成する。かかる第１の導電膜５２としては、例えば非晶質の酸化プラチナ膜を形成する。

酸化プラチナより成る第１の導電膜５２を形成する際の成膜条件は、例えば以下の通りとする。即ち、チャンバ内に導入するＡｒガスの流量は、例えば４０ｓｃｃｍとする。チャンバ内に導入するＯ_２ガスの流量は、例えば１６０ｓｃｃｍとする。即ち、チャンバ内の雰囲気の酸素濃度は８０％程度とする。チャンバ内の圧力は例えば０．３Ｐａとする。スパッタパワーは、例えば１ｋＷとする。

酸化プラチナより成る第１の導電膜５２を形成する際の成膜温度は、１５０〜４００℃とすることが望ましい。第１の導電膜５２を形成する際の成膜温度を１５０〜４００℃とするのは、以下のような理由によるものである。

即ち、１５０℃より低い温度で成膜された酸化プラチナ膜は、導電性が極めて低く、電気的には絶縁体に近いものとなる。しかも、１５０℃より低い温度で成膜された酸化プラチナ膜は、後工程で熱処理を行ったとしても還元されにくく、導電性は殆ど向上しない。このため、酸化プラチナより成る第１の導電膜５２を１５０℃より低い温度で成膜した場合には、電気的に良好なキャパシタ７２を得ることが困難である。従って、酸化プラチナより成る第１の導電膜５２を形成する際の成膜温度は、１５０℃以上とすることが望ましい。

一方、４００℃より高い温度で酸化プラチナ膜を形成しようとした場合には、酸化プラチナ膜の成膜中に酸素が解離してしまい、Ｐｔ膜が形成されてしまう。第１の導電膜５２がＰｔ膜により形成された場合には、キャパシタ誘電体膜６２から拡散するＰｂ又はＢｉを第１の導電膜５２によりバリアすることができない。第１の導電膜５２によりＰｂ又はＢｉをバリアすることができない場合には、下部電極５６と酸素バリア膜５０との界面にＰｂ又はＢｉが達してしまい、酸素バリア膜５０がＰｂ又はＢｉと反応してしまう。そうすると、下部電極５６と酸素バリア膜５０との密着性が損なわれ、ひいては、下部電極５６が酸素バリア膜５０上から剥離してしまう。従って、酸化プラチナより成る第１の導電膜５２を形成する際の成膜温度は、４００℃以下とすることが望ましい。

このような観点から、酸化プラチナより成る第１の導電膜５２を形成する際の成膜温度は、１５０〜４００℃とすることが望ましい。

酸化プラチナ膜の導電性は、成膜温度が高いほど小さくなる傾向がある。従って、良好な導電性を有する下部電極５６を形成するためには、成膜温度を高めに設定することが望ましい。ここでは、下部電極５６のうちの第１の導電膜５２を形成する際の成膜温度を例えば３５０℃程度とする。

また、下部電極５６のうちの第１の導電膜５２の膜厚は、２０〜１００ｎｍとすることが望ましい。第１の導電膜５２の膜厚を２０〜１００ｎｍとするのは、以下のような理由によるものである。

即ち、第１の導電膜５２を２０ｎｍより薄く形成した場合には、後工程において下部電極５６を熱処理する際に、酸化プラチナ膜のほぼ全体が還元され、Ｐｔ膜となってしまう。Ｐｔ膜は、Ｐｂ又はＢｉの拡散を防止する機能を有していない。このため、酸化プラチナより成る第１の導電膜５２の全体がＰｔになった場合には、後工程で形成されるキャパシタ誘電体膜６２から拡散されるＰｂ又はＢｉを第１の導電膜５２によりバリアすることが困難となる。第１の導電膜５２によりＰｂ又はＢｉをバリアすることができない場合には、下部電極５６と酸素バリア膜５０との界面にＰｂ又はＢｉが達してしまい、酸素バリア膜５０がＰｂ又はＢｉと反応してしまう。そうすると、下部電極５６と酸素バリア膜５０との密着性が損なわれ、ひいては、下部電極５６が酸素バリア膜５０上から剥離してしまう。

酸化プラチナより成る第１の導電膜５２を２０ｎｍ以上の膜厚で形成すれば、下部電極５６に対して熱処理を行った際に、第１の導電膜５２のうちの少なくとも一部は酸化プラチナのまま残存する。従って、キャパシタ誘電体膜６２から拡散されるＰｂ又はＢｉを第１の導電膜５２によりバリアするためには、第１の導電膜５２の膜厚は２０ｎｍ以上とすることが望ましい。

一方、第１の導電膜５２を１００ｎｍより厚く形成した場合には、後工程で行われる熱処理において第１の導電膜５２の一部が還元されたとしても、かなりの厚さの酸化プラチナ膜が第１の導電膜５２中に残存することとなる。酸化プラチナ膜のシート抵抗は比較的大きいため、第１の導電膜５２中にかなりの厚さの酸化プラチナ膜が残存した場合には、電気的特性の良好なキャパシタを得ることが困難となる。従って、第１の導電膜５２の膜厚は１００ｎｍ以下とすることが望ましい。

ここでは、第１の導電膜５２の膜厚を例えば５０ｎｍとする。

なお、ここでは、下部電極５６を構成する第１の導電膜５２として、酸化プラチナ膜を形成する場合を例に説明したが、第１の導電膜５２の材料は酸化プラチナに限定されるものではない。例えば、酸化パラジウムも、酸化プラチナと同様に、Ｐｂ又はＢｉの拡散を防止する機能を有する。従って、第１の導電膜５２として、酸化パラジウム膜を形成してもよい。

次に、図６（ａ）に示すように、全面に、例えばスパッタリング法により、下部電極５６の一部を構成する第２の導電膜５４を形成する。かかる第２の導電膜５４としては、例えば膜厚１００ｎｍのＰｔ膜を形成する。かかる第２の導電膜５４は、上述した第１の導電膜５２と相俟って下部電極５６を構成するものである。

第２の導電膜５４の成膜条件は例えば以下の通りとする。即ち、チャンバの雰囲気は、Ａｒ雰囲気とする。チャンバ内の圧力は、例えば０．２Ｐａとする。基板温度は、４００℃とする。スパッタパワーは、０．５ｋＷとする。

なお、ここでは、第２の導電膜５４の材料として、Ｐｔを用いる場合を例に説明したが、第２の導電膜５４の材料はＰｔに限定されるものではない。例えば、Ｐｔ合金膜、Ｐｄ膜又はＰｄ合金膜等を第２の導電膜５４の材料として用いてもよい。

次に、ＲＴＡ法により、不活性ガスより成る雰囲気中にて熱処理を行う。不活性ガスとしては、Ａｒガス、Ｎ_２ガス又はＮ_２Ｏガスを用いることができる。熱処理温度は、６５０℃以上とする。熱処理時間は、例えば６０秒程度とする。かかる熱処理は、各層の密着性を向上するとともに、下部電極５６の結晶性を向上するためのものである。この熱処理により、第１の導電膜５４を構成する酸化プラチナ膜が部分的に還元され、下部電極５６の結晶性が向上する。

次に、図６（ｂ）に示すように、全面に、例えばスパッタリング法により、キャパシタ誘電体膜６２の一部となる第１の誘電体膜５８を形成する。

本実施形態において、第１の誘電体膜５８をスパッタリング法により形成するのは、下部電極５６上に、直接、ＭＯＣＶＤ法により誘電体膜を形成した場合には、下部電極５６の表面に異常酸化が生じ、良質な誘電体膜を形成することができないためである。本実施形態では、スパッタリング法により第１の誘電体膜５８を形成した後に、ＭＯＣＶＤ法により第２の誘電体膜６０を形成し、これら第１の誘電体膜５８と第２の誘電体膜６０とによりキャパシタ誘電体膜６２を構成するため、下部電極５６の表面に異常酸化が生じるのを回避することができ、良質なキャパシタ誘電体膜６２を形成することが可能となる。

第１の誘電体膜５８としては、例えばＰｂＺｒ_ＸＴｉ_１−ＸＯ_３膜（ＰＺＴ膜）を用いることができる。ＰＺＴ膜は、Ｐｂを含むペロブスカイト型の結晶構造を有する強誘電体膜である。キャパシタの耐疲労特性、インプリント特性等を向上させ、リーク電流を低減し、低電圧動作を可能とするためには、ＰＺＴにＬａ、Ｃａ、Ｓｒ、Ｎｂ等の添加物を添加することが望ましい。また、かかる添加物の添加量はキャパシタのスイッチング電荷量に影響するため、かかる添加物の添加量は１〜５ｍｏｌ％程度とすることが望ましい。ここでは、Ｃａ、Ｌａ、及びＳｒを添加したＰＺＴを第１の誘電体膜５８の材料として用いる。Ｃａの添加量は例えば５％、Ｌａの添加量は例えば２％、Ｓｒの添加量は例えば２％とする。

なお、第１の誘電体膜５８はＰＺＴ膜に限定されるものではない。本発明の原理は、Ｐｂ若しくはＢｉを含む強誘電体、又は、Ｐｂ若しくはＢｉを含む高誘電体をキャパシタ誘電体膜６２の材料として用いる場合に広く適用することが可能である。例えば、第１の誘電体膜５８として、例えばＳｒＢｉ_２Ｔａ_２Ｏ_９膜（ＳＢＴ膜）を形成してもよい。ＳＢＴ膜は、Ｂｉを含むビスマス層状構造の強誘電体膜である。

また、ＰＺＴにＬａが添加された材料より成るＰｂＬａ（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＬＺＴ膜）を第１の誘電体膜５８として形成してもよい。また、ＰＺＴにＬａ、Ｃａ、Ｓｒ又はＳｉの少なくともいずれかが添加された材料を第１の誘電体膜５８の材料として用いてもよい。

また、ＢｉＬａＯ_３膜（ＢＬＴ膜）、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９膜（ＳＢＴＮ膜）、Ｂｉ_４Ｔｉ_３Ｏ_９膜、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２膜、ＢｉＦｅＯ_３膜、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５膜、又は（Ｂｉ_１−ＸＲ_Ｘ）Ｔｉ_３Ｏ_１２膜（Ｒは希土類元素）等を第１の誘電体膜５８として形成してもよい。

また、（Ｐｂ，Ｂａ，Ｓｒ）ＴｉＯ_３等を第１の誘電体膜５８して用いてもよい。これらは、Ｐｂを含む高誘電体膜である。

また、（Ｂｉ，Ｓｒ）ＴｉＯ_３等を第１の誘電体膜５８として用いてもよい。これらは、Ｂｉを含む高誘電体膜である。

第１の誘電体膜５８の膜厚は、例えば１〜５０ｎｍとする。ここでは、第１の誘電体膜５８の膜厚を２０〜３０ｎｍとする。

次に、例えばＲＴＡ法により、酸素を含む雰囲気中にて第１の誘電体膜５８を熱処理する。より具体的には、不活性ガスと酸素ガスとの混合ガスより成る雰囲気中にて、第１の誘電体膜５８を熱処理する。

熱処理条件は以下の通りとする。熱処理温度は、例えば５５０〜８００℃とする。ここでは、熱処理温度を５８０℃程度とする。酸素ガスの流量は、例えば２５ｓｃｃｍ以下とする。Ａｒガスの流量は、例えば２０００ｓｃｃｍとする。熱処理時間は、例えば３０〜１２０秒とする。ここでは、熱処理時間を９０秒程度とする。

適切な熱処理温度は、第１の誘電体膜５８の種類によって異なる。例えば、第１の誘電体膜５８の材料として、ＰＺＴ、又は、添加物が添加されたＰＺＴを用いる場合には、熱処理温度は６００℃以下とすることが望ましい。また、第１の誘電体膜５８の材料として例えばＢＳＴを用いる場合には、熱処理温度は８００℃以下とすることが望ましい。また、第１の誘電体膜５８の材料としてＢＬＴを用いる場合には、熱処理温度は７００℃以下とすることが望ましい。

なお、ここでは、第１の誘電体膜５８をスパッタリング法により形成する場合を例に説明したが、第１の誘電体膜５８をゾル・ゲル法により形成してもよい。第１の誘電体膜５８をゾル・ゲル法に形成した場合にも、下部電極５６の表面に異常酸化が生じるのを防止しつつ、第１の誘電体膜５８上にＭＯＣＶＤ法により良質な第２の誘電体膜６０を形成することが可能である。

次に、図６（ｃ）に示すように、全面に、例えばＭＯＣＶＤ法により、第２の誘電体膜６０を形成する。第２の誘電体膜６０としては例えばＰＺＴ膜を形成する。

ＰＺＴ膜をＭＯＣＶＤ法により形成する際には、Ｐｂ、Ｚｒ、Ｔｉの各液体原料を気化することにより原料ガスを生成し、かかる原料ガスを用いてＰＺＴ膜を形成する。

Ｐｂ、Ｚｒ、Ｔｉの各液体原料は以下のようにして形成される。Ｐｂの液体原料は、Ｐｂ（ＤＰＭ）_２を、ＴＨＦ（テトラヒドロフラン）より成る溶媒中に例えば０．３ｍｏｌ／ｌの濃度で溶解することにより形成される。また、Ｚｒの液体原料は、Ｚｒ（ｄｍｈｄ）_４を、ＴＨＦより成る溶媒中に例えば０．３ｍｏｌ／ｌの濃度で溶解することにより形成される。また、Ｔｉの液体原料は、［Ｔｉ（Ｏ−ｉＯｒ）_２（ＤＰＭ）_２］を、ＴＨＦより成る溶媒中に例えば０．３ｍｏｌ／ｌの濃度で溶解することにより形成される。

ＰＺＴの原料ガスは、Ｐｂの液体原料、Ｚｒの液体原料及びＴｉの液体原料を、ＴＨＦより成る溶媒とともに気化器に導入し、かかる液体原料を気化器により気化させることにより生成される。ＴＨＦより成る溶媒の供給量は、例えば０．４７４ｍｌ／分とする。Ｐｂの液体原料の供給量は、例えば０．３２６ｍｌ／分とする。Ｚｒの液体原料の供給量は、例えば０．２００ｍｌ／分とする。Ｔｉの液体原料の供給量は、例えば０．２００ｍｌ／分とする。

第２の誘電体膜６０をＭＯＣＶＤ法により形成する際の条件は、以下の通りとする。即ち、成膜室内の圧力は、例えば６６５Ｐａ（５Ｔｏｒｒ）とする。基板温度は、例えば６２０℃とする。成膜時間は、例えば６２０秒とする。

このような条件で形成すると、例えば８０ｎｍのＰＺＴ膜より成る第２の誘電体膜６０が形成される。

なお、第２の誘電体膜６０はＰＺＴ膜に限定されるものではない。上述したように、本発明の原理は、Ｐｂ若しくはＢｉを含む強誘電体、又は、Ｐｂ若しくはＢｉを含む高誘電体をキャパシタ誘電体膜６２の材料として用いる場合に広く適用することが可能である。例えば、第２の誘電体膜６０として、例えばＳｒＢｉ_２Ｔａ_２Ｏ_９膜（ＳＢＴ膜）を形成してもよい。ＳＢＴ膜は、上述したように、Ｂｉを含むビスマス層状構造の強誘電体膜である。

また、ＰＺＴにＬａが添加された材料より成るＰｂＬａ（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＬＺＴ膜）を第２の誘電体膜６０として形成してもよい。また、ＰＺＴにＬａ、Ｃａ、Ｓｒ又はＳｉの少なくともいずれかが添加された材料を第２の誘電体膜６０の材料として用いてもよい。

また、ＢｉＬａＯ_３膜（ＢＬＴ膜）、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９膜（ＳＢＴＮ膜）、Ｂｉ_４Ｔｉ_３Ｏ_９膜、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２膜、ＢｉＦｅＯ_３膜、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５膜、又は（Ｂｉ_１−ＸＲ_Ｘ）Ｔｉ_３Ｏ_１２膜（Ｒは希土類元素）等を第２の誘電体膜６０として形成してもよい。

また、（Ｐｂ，Ｂａ，Ｓｒ）ＴｉＯ_３等を第２の誘電体膜６０して用いてもよい。これらは、Ｐｂを含む高誘電体膜である。

また、（Ｂｉ，Ｓｒ）ＴｉＯ_３等を第２の誘電体膜６０として用いてもよい。これらは、Ｂｉを含む高誘電体膜である。

なお、ここでは、二層構造のキャパシタ誘電体膜６２を形成する場合、即ち、第１の誘電体膜５８をスパッタリング法又はゾル・ゲル法により形成し、第２の誘電体膜６０をＭＯＣＶＤ法により形成し、第１の誘電体膜５８と第２の誘電体膜６０とによりキャパシタ誘電体膜６２を形成する場合を例に説明したが、キャパシタ誘電体膜６２は二層構造に限定されるものではなく、単層構造のキャパシタ誘電体膜６２を形成してもよい。即ち、スパッタリング法又はゾル・ゲル法により単層構造のキャパシタ誘電体膜６２を形成してもよい。ただし、ＭＯＣＶＤ法により形成された第２の誘電体膜６０を含むキャパシタ誘電体膜６２は、スパッタリング法又はゾル・ゲル法により形成された単層構造のキャパシタ誘電体膜６２と比較して、電気的特性が優れている。従って、電気的特性の良好な誘電体キャパシタ７２を得る観点からは、第１の誘電体膜５８をスパッタリング法又はゾル・ゲル法により形成し、第２の誘電体膜６０をＭＯＣＶＤ法により形成し、第１の誘電体膜５８と第２の誘電体膜６０とによりキャパシタ誘電体膜６２を形成することが望ましい。

次に、図７（ａ）に示すように、全面に、例えばスパッタリング法により、上部電極７０の一部となる第１の導電膜６４を形成する。かかる第１の導電膜６４としては、例えば結晶質のＩｒＯ_Ｘ膜を形成する。ＩｒＯ_Ｘ膜の膜厚は、例えば５０ｎｍ程度とする。ＩｒＯ_Ｘ膜の酸素の組成比Ｘは、例えば１．３〜１．９程度とする。

ＩｒＯ_Ｘ膜より成る第１の導電膜６４の成膜条件は、例えば以下の通りとする。成膜温度は、例えば３００℃とする。チャンバ内の雰囲気は、Ａｒガス及びＯ_２ガスの混合ガス雰囲気とする。Ａｒガスの流量は例えば１４０ｓｃｃｍとする。Ｏ_２ガスの流量は、例えば６０ｓｃｃｍとする。スパッタパワーは、例えば１〜２ｋＷとする。

次に、例えばＲＴＡ法により、酸素を含む雰囲気中で熱処理を行う。かかる熱処理は、キャパシタ誘電体膜６２を十分に結晶化させるとともに、ＩｒＯ_Ｘ膜より成る第１の導電膜６４の膜質を向上させ、また、キャパシタ誘電体膜６２中の酸素欠損を補償するためのものである。

熱処理を行う際の条件は、例えば以下の通りとする。熱処理温度は、例えば７２５℃程度とする。チャンバ内の雰囲気は、ＡｒガスとＯ_２ガスとの混合雰囲気とする。Ａｒガスの流量は、２０００ｓｃｃｍとする。Ｏ_２ガスの流量は例えば２０ｓｃｃｍとする。熱処理時間は、例えば６０秒とする。

かかる熱処理により、下部電極５６のうちの第１の導電膜５２を構成する酸化プラチナが還元され、酸化プラチナ膜がＰｔ膜（酸素を含むＰｔ膜）となる。第１の導電膜５２を構成する酸化プラチナ膜が還元されてＰｔ膜（酸素を含むＰｔ膜）に変化したとしても、第１の導電膜５２中のＰｂ又はＢｉは第１の導電膜５２中にとどまる。第１の導電膜５２中のＰｂ又はＢｉが、下部電極５６と酸素バリア膜５０との界面にまで達してしまうことはない。

次に、全面に、例えばスパッタリング法により、上部電極７０の一部となる第２の導電膜６６を形成する。かかる第２の導電膜６６としては、例えば膜厚１００〜３００ｎｍのＩｒＯ_Ｙ膜を形成する。かかるＩｒＯ_Ｙ膜より成る第２の導電膜６６は、化学量論的組成とすることが望ましい。即ち、ＩｒＯ_Ｙ膜の酸素の組成比Ｘを２とすることが望ましい。ＩｒＯ_Ｙ膜の組成を化学量論的組成とするのは、ＩｒＯ_Ｙ膜が水素に対して触媒作用を起こすことを防止し、これにより、キャパシタ誘電体膜６２が水素ラジカルにより還元されてしまうのを防止するためである。ＩｒＯ_Ｙ膜の成膜条件は、例えば以下の通りとする。チャンバ内の雰囲気は、ＡｒガスとＯ_２ガスとの混合雰囲気とする。Ａｒガスの流量は例えば１００ｓｃｃｍとする。Ｏ_２ガスの流量は、例えば１００ｓｃｃｍとする。チャンバ内の圧力は、例えば０．８Ｐａとする。スパッタパワーは、例えば１．０ｋＷとする。このような成膜条件で例えば７９秒間成膜を行うと、ＩｒＯ_Ｙ膜の膜厚は例えば２００ｎｍ程度となる。

なお、ここでは、上部電極７０を構成する第２の導電膜６６としてＩｒＯ_Ｙ膜を用いる場合を例に説明したが、上部電極７０を構成する第２の導電膜６６はＩｒＯ_Ｙ膜に限定されるものではない。例えば、Ｉｒ、Ｒｕ、Ｒｕ酸化物、Ｒｈ、Ｒｈ酸化物、Ｒｅ、Ｒｅ酸化物、Ｏｓ、Ｏｓ酸化物、Ｐｄ、Ｐｄ酸化物等を、上部電極７０を構成する第２の導電膜６６の材料として形成してもよい。また、ＳｒＲｕＯ_３等の導電性酸化物を、上部電極７０を構成する第２の導電膜６６の材料として用いてもよい。また、これらの材料を用いた積層膜を、上部電極７０を構成する第２の導電膜６６として用いてもよい。

次に、全面に、例えばスパッタリング法により、上部電極７０の一部となる第３の導電膜６８を形成する。かかる第３の導電膜６８としては、例えば膜厚５０〜１００ｎｍのＩｒ膜を形成する。かかる第３の導電膜６８は、キャパシタ誘電体膜６２が水素により還元されてしまうのを防止する水素バリア膜（水素拡散防止膜）として機能する。また、第３の導電膜６８は、上部電極７０と導体プラグ９４との間で良好なコンタクトを確保するための導電性向上膜としても機能する。

第３の導電膜６８の成膜条件は、例えば以下の通りとする。チャンバ内の雰囲気はＡｒガス雰囲気とする。チャンバ内の圧力は、例えば１Ｐａとする。スパッタパワーは、例えば１ｋＷとする。

なお、ここでは、上部電極７０を構成する第３の導電膜６８としてＩｒ膜を形成する場合を例に説明したが、かかる第３の導電膜６８はＩｒ膜に限定されるものではない。Ｒｕ膜、Ｒｈ膜又はＰｄ膜等を第３の導電膜６８として形成してもよい。

次に、半導体基板１０の下面（裏面）を洗浄する。

次に、図７（ｂ）に示すように、全面に、スパッタリング法により、ＴｉＮ膜９８を形成する。かかるＴｉＮ膜９８は、上部電極７０、キャパシタ誘電体膜６２、下部電極５６、酸素バリア膜５０及び密着層４８をパターニングする際に用いられるハードマスクの一部を構成するものである。

次に、全面に、ＴＥＯＳガスを用いたＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜１００を形成する。かかるシリコン酸化膜１００は、ＴｉＮ膜９８と相俟って、上部電極７０、キャパシタ誘電体膜６２、下部電極５６、酸素バリア膜５０及び密着層４８をパターニングする際に用いられるハードマスクの一部となるものである。

次に、図８（ａ）に示すように、フォトリソグラフィ技術を用い、シリコン酸化膜１００をキャパシタ７２の平面形状にパターニングする。

次に、シリコン酸化膜１００をマスクとしてＴｉＮ膜９８をパターニングする。こうして、ＴｉＮ膜９８とシリコン酸化膜１００とから成るハードマスク１０２が形成される。

次に、ハードマスク１０２をマスクとして、プラズマエッチング法により、第３の導電膜６８、第２の導電膜６６、第１の導電膜６４、第２の誘電体膜６０、第１の誘電体膜５８、第２の導電膜５４及び第１の導電膜５２をパターニングする。これにより、第１の導電膜５２と第２の導電膜５４とから成る下部電極５６が形成される。また、第１の誘電体膜５８と第２の誘電体膜６０とから成るキャパシタ誘電体膜６２が形成される。また、第１の導電膜６４と第２の導電膜６６と第３の導電膜６８とから成る上部電極７０が形成される。下部電極５６とキャパシタ誘電体膜６２と上部電極７０とによりキャパシタ７２が構成される（図８（ｂ）参照）。

次に、図９（ａ）に示すように、ドライエッチング又はウエットエッチングにより、ハードマスク１０２のうちのシリコン酸化膜１００をエッチング除去する。

次に、ＴｉＮ膜９８をマスクとして、ドライエッチングにより、酸素バリア膜５０及び密着層４８をエッチングする。この際、キャパシタ７２上に存在しているＴｉＮ膜９８もエッチング除去されることとなる（図９（ｂ）参照）。

次に、図１０（ａ）に示すように、全面に、例えばスパッタリング法により、水素バリア膜７４を形成する。かかる水素バリア膜７４としては、例えば膜厚２０ｎｍの酸化アルミニウム膜を形成する。

次に、酸素を含む雰囲気中にて熱処理を行う。かかる熱処理は、キャパシタ誘電体膜６２に酸素を供給し、キャパシタ誘電体膜６２の膜質を改善し、良好な電気的特性のキャパシタ７２を得るためのものである。

熱処理を行う際の基板温度は、例えば５５０〜７００℃とする。キャパシタ誘電体膜６２としてＰＺＴ膜を用いる場合には、基板温度は例えば６５０℃とし、熱処理時間は例えば６０分とする。なお、熱処理条件はこれに限定されるものではなく、適宜設定することができる。

次に、図１０（ｂ）に示すように、全面に、例えばＣＶＤ法により、水素バリア膜７６を形成する。かかる水素バリア膜７６としては、例えば膜厚２０ｎｍの酸化アルミニウム膜を形成する。

次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１５００ｎｍのシリコン酸化膜より成る層間絶縁膜７８を形成する。層間絶縁膜７８を形成する際の原料ガスとしては、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとから成る混合ガスを用いる。

なお、ここでは、層間絶縁膜７８としてシリコン酸化膜を形成する場合を例に説明したが、層間絶縁膜７８はシリコン酸化膜に限定されるものではない。絶縁性の無機膜を層間絶縁膜７８として適宜用いることが可能である。

次に、例えばＣＭＰ法により、層間絶縁膜７８の表面を平坦化する（図１１（ａ）参照）。

次に、Ｎ_２Ｏガス又はＮ_２ガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、層間絶縁膜７８中の水分を除去するとともに、層間絶縁膜７８の膜質を変化させ、層間絶縁膜７８中に水分を入りにくくさせるためのものである。

次に、図１１（ｂ）に示すように、全面に、例えばスパッタ法又はＣＶＤ法により、水素バリア膜８０を形成する。水素バリア膜８０としては、膜厚２０〜１００ｎｍの酸化アルミニウム膜を形成する。平坦化された層間絶縁膜７８上に水素バリア膜８０を形成するため、水素バリア膜８０は平坦となる。

次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、層間絶縁膜８２を形成する。層間絶縁膜８２としては、例えば膜厚３００〜５００ｎｍのシリコン酸化膜を形成する。

なお、ここでは、層間絶縁膜８２としてシリコン酸化膜を形成する場合を例に説明したが、層間絶縁膜８２はシリコン酸化膜に限定されるものではない。例えば、層間絶縁膜８２としてＳｉＯＮ膜やシリコン窒化膜を形成してもよい。

次に、例えばＣＭＰ法により、層間絶縁膜８２の表面を平坦化する（図１２（ａ）参照）。

次に、フォトリソグラフィ技術を用い、層間絶縁膜８２、水素バリア膜８０、層間絶縁膜７８、水素バリア膜７６、水素バリア膜７４、層間絶縁膜４０及び酸化防止膜３８に、導体プラグ３６に達するコンタクトホール８４を形成する。

次に、全面に、例えばスパッタ法により、膜厚１２５ｎｍのＴｉＮ膜８６を形成する。こうして、ＴｉＮ膜より成る密着層８６が形成される。

次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜８８を形成する。

次に、例えばＣＭＰ法により、層間絶縁膜８２の表面が露出するまで、タングステン膜８８及び密着層８６を研磨する。こうして、コンタクトホール８４内に、タングステンより成る導体プラグ８８が埋め込まれる。

次に、フォトリソグラフィ技術を用い、層間絶縁膜８２、水素バリア膜８０、層間絶縁膜７８、水素バリア膜７６及び水素バリア膜７４に、キャパシタ７２の上部電極７０に達するコンタクトホール９０を形成する。

次に、酸素雰囲気中にて熱処理を行う。この熱処理は、キャパシタ誘電体膜６２に酸素を供給し、キャパシタ７２の電気的特性を回復するためのものである。熱処理を行う際の基板温度は、例えば５５０℃とする。

次に、全面に、例えばスパッタ法により、膜厚１２５ｎｍのＴｉＮ膜９２を形成する。こうして、ＴｉＮ膜より成る密着層９２が形成される。

次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜９４を形成する。

次に、例えばＣＭＰ法により、層間絶縁膜８２の表面が露出するまで、タングステン膜９４及び密着層９２を研磨する。こうして、コンタクトホール９０内に、タングステンより成る導体プラグ９４が埋め込まれる（図１２（ｂ）参照）。

次に、例えばスパッタ法により、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのＡｌＣｕ合金膜、膜厚５ｎｍのＴｉ膜、及び、膜厚７０ｎｍのＴｉＮ膜を順次成膜する。こうして、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜より成る積層膜９６が形成される。

次に、フォトリソグラフィ技術を用い、積層膜９６をパターニングする。こうして、積層膜より成る配線（第１金属配線層）９６が形成される（図１３参照）。

この後、配線９６が形成された層間絶縁膜８２上に、更に、層間絶縁膜（図示せず）、導体プラグ（図示せず）、配線（図示せず）等が複数層に亘って形成する。最上層には、シリコン酸化膜及びＳｉＮ膜より成るカバー膜（図示せず）を形成する。

こうして、本実施形態による半導体装置が製造される。

このように、本実施形態による半導体装置の製造方法は、酸化プラチナ又は酸化パラジウムより成る第１の導電膜５２と、第１の導電膜５２上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜５４とにより下部電極５６を形成することに主な特徴がある。酸化プラチナ等より成る第１の導電膜５２は、Ｐｂ又はＢｉの拡散を防止する機能を有している。このため、本実施形態によれば、キャパシタ誘電体膜６２に含まれているＰｂ又はＢｉが下部電極５６に達した場合であっても、下部電極５６と酸素バリア膜５０との界面にＰｂ又はＢｉが達するのを防止することができる。このため、酸素バリア膜５０がＰｂ又はＢｉと反応するのを防止することができ、ひいては下部電極５６が酸素バリア膜５０上から剥がれるのを防止することができる。また、Ｐｔ等より成る第２の導電膜５４上には、結晶性の良好なキャパシタ誘電体膜６２を形成することが可能である。従って、本実施形態によれば、電気的特性が良好で信頼性の高いキャパシタ７２を有する半導体装置を提供することができる。

（評価結果）
次に、本実施形態による半導体装置の評価結果を図１４を用いて説明する。図１４は、二次イオン質量分析法により求められたＰｂの濃度分布を示すグラフである。縦軸は質量分析器により得られたＰｂイオンの検出強度を示している。

図１４（ａ）は本実施形態による半導体装置の場合、即ち、酸素バリア膜５０上に酸化プラチナより成る第１の導電膜５２とＰｔより成る第２の導電膜５４とから成る下部電極５６が形成され、かかる下部電極５６上にＰｂを含むキャパシタ誘電体膜６２が形成され、かかるキャパシタ誘電体膜６２上に上部電極７０が形成された半導体装置について、Ｐｂの濃度分布を測定したものである。

一方、図１４（ｂ）は、比較例の場合、即ち、酸素バリア膜５０上に、Ｐｔより成る下部電極１５６が形成され、かかる下部電極１５６上にＰｂを含むキャパシタ誘電体膜６２が形成され、かかるキャパシタ誘電体膜６２上に上部電極７０が形成された半導体装置について、Ｐｂの濃度分布を測定したものである。

図１４（ｂ）から分かるように、比較例の場合には、キャパシタ誘電体膜６２から拡散したＰｂの濃度ピークが酸素バリア膜５０と下部電極２５６との界面に位置している。

比較例による半導体装置では、キャパシタ誘電体膜６２を形成した後、又は、上部電極７０を形成した後に、下部電極１５６が酸素バリア膜５０上から剥がれた。

これに対し、本実施形態の場合には、図１４（ａ）から分かるように、キャパシタ誘電体膜６２から拡散したＰｂの濃度ピークが下部電極５６の内部に位置している。より具体的には、キャパシタ６２から拡散したＰｂの濃度ピークは、第１の導電膜５２と第２の導電膜５４との界面に位置しており、下部電極５６と酸素バリア膜５０との界面から離間している。図１４（ａ）から分かるように、下部電極５６と酸素バリア膜５０との界面におけるＰｂの濃度は、下部電極５６の内部におけるＰｂの濃度ピークの１００分の１以下であった。

本実施形態による半導体装置では、下部電極５６が酸素バリア膜５０上から剥がれることはなかった。

このように、本実施形態によれば、キャパシタ誘電体膜６２から拡散したＰｂ等が下部電極５６と酸素バリア膜５０との界面に達するのを防止することができ、酸素バリア膜５０がＰｂ等と反応するのを防止することができる。このため、本実施形態によれば、下部電極５６と酸素バリア膜５０との密着性が損なわれるのを防止することができ、ひいては下部電極５６が酸素バリア膜５０上から剥がれるのを防止することができる。

［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１５乃至図１８を用いて説明する。図１５は、本実施形態による半導体装置を示す断面図である。図１乃至図１４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置を図１５を用いて説明する。

本実施形態による半導体装置は、導体プラグ４６及び層間絶縁膜４０上に平坦化層（下地層）１０４が形成されており、かかる平坦化層１０４上に、密着層４８、酸素バリア膜５０及びキャパシタ７２が形成されていることに主な特徴がある。

ＣＭＰ法により層間絶縁膜４０に導体プラグ４６を埋め込む際には、導体プラグ４６の上部が過度に研磨され、導体プラグ４６の上面の高さが層間絶縁膜４０の上面の高さより低くなる場合がある。かかる場合には、導体プラグ４６が埋め込まれた箇所に凹部１０６が形成されることとなる。かかる凹部１０６の深さは、例えば２０〜５０ｎｍ程度である。このような凹部１０６が形成された導体プラグ４６上及び層間絶縁膜４０上に密着層４８を形成すると、かかる凹部１０６を反映して密着層４８の表面にも凹部が形成される。そして、このような密着層４８上に酸化防止膜５０を形成すると、かかる凹部を反映して酸化防止膜５０の表面にも凹部が形成される。このような凹部が形成された酸化防止膜５０上には、配向性の良好な下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することは困難である。

本実施形態では、図１５に示すように、導体プラグ４６及び層間絶縁膜４０上に凹部１０６を埋め込むように下地層１０４が形成されている。かかる下地層１０４の表面は、ＣＭＰ法により平坦化されている。

下地層１０４上には、密着層４８が形成されている。平坦な下地層（平坦化層）１０４上に密着層４８が形成されているため、密着層４８の表面は平坦となっている。

密着層４８上には、酸素バリア膜５０が形成されている。平坦な密着層４８上に酸素バリア膜５０が形成されているため、酸素バリア膜５０の表面は平坦となっている。

酸素バリア膜５０上には、下部電極５６が形成されている。平坦な酸素バリア膜５０上に下部電極５６が形成されているため、配向性の良好な下部電極５６が形成されている。

下部電極５６上には、キャパシタ誘電体膜６２が形成されている。平坦な下部電極５６上にキャパシタ誘電体膜６２が形成されているため、配向性の良好なキャパシタ誘電体膜６２が形成されている。

キャパシタ誘電体膜６２上には、上部電極７０が形成されている。平坦なキャパシタ誘電体膜６２上に上部電極７０が形成されているため、配向性の良好な上部電極７０が形成されている。

このように本実施形態によれば、平坦な下地層（平坦化層）１０４上に下部電極５６、キャパシタ誘電体膜６２及び上部電極７０が形成されているため、配向性の良好な下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することができる。従って、本実施形態によれば、より電気的特性の良好なキャパシタ７２を有する半導体装置を提供することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１６乃至図１８を用いて説明する。図１６乃至図１８は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、半導体基板１０に素子分離領域１２を形成する工程から、導体プラグ３６に達するコンタクトホール４２を形成する工程までは、図２（ａ）乃至図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する（図１６（ａ）参照）。

次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４６及び密着層４４を研磨する。タングステン膜４６及び密着層４４を研磨する際には、タングステン膜４６及び密着層４４が過度に研磨され、図１６（ｂ）に示すように、導体プラグ４６の上面の高さが層間絶縁膜４０の上面の高さより低くなる場合がある。かかる場合には、導体プラグ４６が埋め込まれた箇所に凹部１０６が形成されることとなる。かかる凹部１０６の深さは、例えば２０〜５０ｎｍ程度である。

次に、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜４０の表面を暴露することにより、層間絶縁膜４０の表面を処理する（プラズマ処理）。本実施形態において、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜４０の表面を曝露するのは、層間絶縁膜４０の表面の酸素原子をＮＨ基に結合させることにより、後工程で層間絶縁膜４０上にＴｉ膜１０３を形成する際に、Ｔｉ原子が層間絶縁膜４０の表面の酸素原子により捕捉されるのを防止するためである。

なお、ここでは、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜４０の表面を暴露することにより、層間絶縁膜４０の表面を処理する場合を例に説明したが、かかるプラズマ雰囲気は、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に限定されるものではない。窒素を含むプラズマ雰囲気に層間絶縁膜４０の表面を曝露すればよい。例えば、Ｎ_２ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜４０の表面を暴露することにより、層間絶縁膜４０の表面を処理してもよい。

次に、図１６（ｃ）に示すように、全面に、例えばスパッタリング法により、膜厚１００ｎｍのＴｉ膜１０３を形成する。層間絶縁膜４０の表面が上記のように処理されているため、層間絶縁膜３０上に堆積されたＴｉ原子は酸素原子により捕捉されることなく、層間絶縁膜４０の表面を自在に移動することができる。このため、（００２）の方向に自己配向された良質なＴｉ膜１０３が層間絶縁膜４０上に形成される。

Ｔｉ膜１０３を形成する際の条件は、例えば以下の通りとする。即ち、半導体基板１０とターゲットとの間の距離は、例えば６０ｍｍとする。成膜室内の圧力は、０．１５Ｐａとする。成膜室以内の雰囲気は、例えばＡｒ雰囲気とする。基板温度は、例えば室温とする。供給するＤＣパワーは、例えば２．６ｋＷとする。ＤＣパワーを供給する時間は、例えば５秒間とする。

次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、窒素雰囲気中にて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０秒とする。この熱処理により、上述したＴｉ膜１０３がＴｉＮ膜１０４となる（図１７（ａ）参照）。こうして、（１１１）配向のＴｉＮ膜より成る下地層１０４が得られる。

なお、ここでは、ＴｉＮ膜より成る下地層１０４を形成する場合を例に説明したが、かかる下地層１０４はＴｉＮ膜に限定されるものではない。例えば、タングステン、シリコン、銅（Ｃｕ）等を下地層１０４の材料として形成してもよい。

次に、ＣＭＰ法により、下地層１０４の表面を研磨する。こうして、表面が平坦化された平坦化層１０４が形成される（図１７（ｂ）参照）。本実施形態において、下地層１０４の表面を平坦化するのは、平坦化された下地層１０４上には、配向性の良好な下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することが可能なためである。

次に、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に下地層（平坦化層）１０４の表面を暴露することにより、下地層１０４の表面を処理する（プラズマ処理）。

本実施形態において、下地層１０４に対してプラズマ処理を行うのは、以下のような理由によるものである。即ち、下地層１０４をＣＭＰ法により平坦化した段階では、下地層１０４の表層部の結晶が研磨によって歪んだ状態となっている。表層部の結晶が歪んでいる下地層１０４上方には、結晶性の良好な下部電極５６を形成することはできず、ひいては、結晶性の良好なキャパシタ誘電体膜６２を形成することはできない。これに対し、下地層１０４に対してプラズマ処理を行えば、下地層１０４の表層部の結晶の歪が、上層の膜に影響を与えなくなる。そうすると、下地層１０４上に、結晶性の良好な下部電極５６及びキャパシタ誘電体膜６２を形成することが可能となる。このような理由により、本実施形態では、下地層１０４に対してプラズマ処理を行う。

この後、密着層４８を形成する工程から第３の導電膜６８、第２の導電膜６６、第１の導電膜６４、第２の誘電体膜６０、第１の誘電体膜５８、第２の導電膜５４及び第１の導電膜５２をパターニングする工程までは、図５（ａ）乃至図９（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので説明を省略する（図１７（ｃ）参照）。

次に、ＴｉＮ膜９８をマスクとして、ドライエッチングにより、酸素バリア膜５０、密着層４８及び平坦化層１０４をエッチングする。この際、キャパシタ７２上に存在しているＴｉＮ膜９８もエッチング除去される（図１８（ａ）参照）。

この後の半導体装置の製造方法は、図１０（ａ）乃至図１３を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。

こうして、本実施形態による半導体装置が製造される（図１８（ｂ）参照）。

このように本実施形態によれば、導体プラグ４６上及び層間絶縁膜４０上に平坦な下地層（平坦化層）１０４を形成し、かかる平坦化層１０４上に下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成するため、導体プラグ４６の上部が過度に研磨された場合であっても、配向性の良好な下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することができる。従って、本実施形態によれば、より電気的特性の良好なキャパシタ７２を有する半導体装置を提供することができる。

［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図１９乃至図２１を用いて説明する。図１９は、本実施形態による半導体装置を示す断面図である。図１乃至図１８に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置を図１９を用いて説明する。

本実施形態による半導体装置は、導体プラグ４６の上部が過度に研磨されたことにより生じた凹部１０６内に平坦化層１０４ａが埋め込まれていることに主な特徴がある。

図１９に示すように、導体プラグ４６の上部が過度に研磨されており、導体プラグ４６の上部の高さは層間絶縁膜４０の上面の高さより低くなっている。導体プラグ４６が埋め込まれた箇所には凹部１０６が形成されている。かかる凹部１０６の深さは、例えば２０〜５０ｎｍ程度である。上述したように、このような凹部１０６が形成された導体プラグ４６上及び層間絶縁膜４０上に密着層４８を形成すると、かかる凹部１０６を反映して密着層４８の表面にも凹部が形成される。そして、このような密着層４８上に酸化防止膜５０を形成すると、かかる凹部を反映して酸化防止膜５０の表面にも凹部が形成される。このような凹部が形成された酸化防止膜５０上には、配向性の良好な下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することは困難である。

本実施形態では、図１９に示すように、凹部１０６内には下地層１０４ａが埋め込まれている。下地層１０４ａ及び層間絶縁膜４０の表面は、ＣＭＰ法により平坦化されている。このため、下地層１０４ａの上面の高さと層間絶縁膜４０の上面の高さとは等しくなっている。

下地層１０４ａ上及び層間絶縁膜４０には、密着層４８が形成されている。平坦な下地上に密着層４８が形成されているため、密着層４８の表面は平坦となっている。

このように本実施形態によれば、導体プラグ４６が過度に研磨されることにより生じた凹部１０４内に下地層（平坦化層）１０４ａが埋め込まれているため、平坦な下地上に下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することができる。このため、本実施形態によれば、配向性の良好な下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することができる。従って、本実施形態によれば、より電気的特性の良好なキャパシタ７２を有する半導体装置を提供することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２０及び図２１を用いて説明する。図２０及び図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、半導体基板１０に素子分離領域１２を形成する工程から、導体プラグ３６に達するコンタクトホール４２を形成する工程までは、図２（ａ）乃至図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。

この後、コンタクトホール４２内に導体プラグ４６を埋め込む工程から、熱処理によりＴｉ膜１０３をＴｉＮ膜１０４とする工程までは、図１６（ｂ）乃至図１７（ａ）に示す第２実施形態による半導体装置の製造方法と同様であるので説明を省略する（図２０（ａ）参照）。

次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまで下地層１０４を研磨する。こうして、凹部１０６内に平坦化層１０４ａが埋め込まれる（図２０（ｂ）参照）。平坦化層１０４ａの上面の高さと層間絶縁膜４０の上面の高さとは等しくなる。

次に、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜４０の表面を暴露することにより、層間絶縁膜４０の表面を処理する（プラズマ処理）。本実施形態において、ＮＨ_３ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜４０の表面を曝露するのは、層間絶縁膜４０の表面の酸素原子をＮＨ基に結合させることにより、後工程で層間絶縁膜４０上にＴｉ膜４７を形成する際に、Ｔｉ原子が層間絶縁膜４０の表面の酸素原子により捕捉されるのを防止するためである。

次に、図２０（ｃ）に示すように、全面に、例えばスパッタリング法により、膜厚２０ｎｍのＴｉ膜４７を形成する。層間絶縁膜４０の表面が上記のように処理されているため、層間絶縁膜４０上に堆積されたＴｉ原子は酸素原子により捕捉されることなく、層間絶縁膜４０の表面を自在に移動することができる。このため、（００２）の方向に自己配向された良質なＴｉ膜４７が層間絶縁膜４０上に形成される。

次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、窒素雰囲気中にて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０秒とする。この熱処理により、上述したＴｉ膜４７がＴｉＮ膜４８となる（図２１（ａ）参照）。こうして、（１１１）配向のＴｉＮ膜より成る密着層４８が得られる。かかる密着層４８は、後工程で形成される酸素バリア膜５０の結晶性を向上させるとともに、かかる酸素バリア膜５０と層間絶縁膜４０との密着性を向上させるためのものである。

この後の半導体装置の製造方法は、図５（ｂ）乃至１３を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。

こうして、本実施形態による半導体装置が製造される（図２１（ｂ）参照）。

このように本実施形態によれば、導体プラグ４６が過度に研磨されることにより生じた凹部１０４内に下地層（平坦化層）１０４ａを埋め込むため、平坦な下地上に下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することができる。このため、本実施形態によれば、配向性の良好な下部電極５６、キャパシタ誘電体膜６２及び上部電極７０を形成することができる。従って、本実施形態によれば、より電気的特性の良好なキャパシタ７２を有する半導体装置を提供することができる。

［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法を図２２乃至図２５を用いて説明する。図２２は、本実施形態による半導体装置を示す断面図である。図１乃至図２１に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置を図２２を用いて説明する。

本実施形態による半導体装置は、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜５２ａと、第１の導電膜５２ａ上に形成された酸化イリジウム又は酸化ルテニウムより成る第２の導電膜５２ｂと、第２の導電膜５２ｂ上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜５４とにより下部電極５６が構成されていることに主な特徴がある。

図２２に示すように、酸素バリア膜５０上には、キャパシタ７２ａの下部電極５６ａが形成されている。下部電極５６ａは、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜５２ａと、第１の導電膜５２ａ上に形成された酸化イリジウム又は酸化ルテニウムより成る第２の導電膜５２ｂと、第２の導電膜５２ｂ上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜５４とを順次積層することにより形成されたものである。第１の導電膜５２ａの膜厚は、例えば５０ｎｍとする。第２の導電膜５２ｂの膜厚は、例えば３０ｎｍとする。第３の導電膜５４の膜厚は、例えば１００ｎｍとする。

本実施形態において、第３の導電膜５４の下に、第１の導電膜５２ａと第２の導電膜５２ｂとから成る積層膜を形成しているのは、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜５２ａと、酸化イリジウム又は酸化ルテニウムより成る第２の導電膜５２ｂとから成る積層膜は、ＰｂやＢｉの拡散を防止する機能を有しているためである。

単層の酸化イリジウム膜や単層の酸化ルテニウム膜は、ＰｂやＢｉの拡散を防止する機能は弱い。

しかし、酸化イリジウム膜や酸化ルテニウム膜を積層して成る積層膜は、ＰｂやＢｉの拡散を防止する機能を有している。

即ち、酸化イリジウム膜５２ａと酸化イリジウム膜５２ｂを順次積層して成る積層膜の場合には、酸化イリジウム膜５２ａと酸化イリジウム膜５２ｂとの界面においてＰｂやＢｉの拡散を停止させることが可能である。酸化イリジウム膜５２ａと酸化イリジウム膜５２ｂを順次積層して成る積層膜の場合には、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉの濃度ピークは酸化イリジウム膜５２ａと酸化イリジウム膜５２ｂとの界面に位置する。

また、酸化イリジウム膜５２ａと酸化ルテニウム膜５２ｂとを順次積層して成る積層膜の場合には、酸化イリジウム膜５２ａと酸化ルテニウム膜５２ｂとの界面においてＰｂやＢｉの拡散を停止させることが可能である。酸化イリジウム膜５２ａと酸化ルテニウム膜５２ｂとを順次積層して成る積層膜の場合には、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉの濃度ピークは酸化イリジウム膜５２ａと酸化ルテニウム膜５２ｂとの界面に位置する。

また、酸化ルテニウム膜５２ａと酸化イリジウム膜５２ｂとを順次積層して成る積層膜の場合には、酸化ルテニウム膜５２ａと酸化イリジウム膜５２ｂとの界面においてＰｂやＢｉの拡散を停止させることが可能である。酸化ルテニウム膜５２ａと酸化イリジウム膜５２ｂとを順次積層して成る積層膜の場合には、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉの濃度ピークは酸化ルテニウム膜５２ａと酸化イリジウム膜５２ｂとの界面に位置する。

また、酸化ルテニウム膜５２ａと酸化ルテニウム膜５２ｂとを順次積層して成る積層膜の場合には、酸化ルテニウム膜５２ａと酸化ルテニウム膜５２ｂとの界面においてＰｂやＢｉの拡散を停止させることが可能である。酸化ルテニウム膜５２ａと酸化ルテニウム膜５２ｂとを順次積層して成る積層膜の場合には、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉの濃度ピークは酸化ルテニウム膜５２ａと酸化ルテニウム膜５２ｂとの界面に位置する。

このように、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜５２ａと、酸化イリジウム又は酸化ルテニウムより成る第２の導電膜５２ｂとから成る積層膜は、ＰｂやＢｉの拡散を防止する機能を有している。

本実施形態によれば、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜５２ａと、酸化イリジウム又は酸化ルテニウムより成る第２の導電膜５２ｂとから成る積層膜を下部電極５６ａが有しているため、キャパシタ誘電体膜６２に含まれるＰｂ又はＢｉが、下部電極５６ａと酸素バリア膜５０との界面まで達するのを防止することができ、酸素バリア膜５０がＰｂ又はＢｉと反応するのを防止することができる。このため、本実施形態によれば、下部電極５６ａと酸素バリア膜５０との界面における接着強度が損なわれるのを防止することができ、下部電極５６ａが酸素バリア膜５０上から剥がれるのを防止することができる。

また、本実施形態において、下部電極５６を構成する第３の導電膜としてＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金を用いているのは、Ｐｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜５４上には結晶性の良好なキャパシタ誘電体膜６２を形成することが可能なためである。

なお、下部電極５６ａを形成した後の熱処理により、下部電極５６ａの一部が還元される場合がある。即ち、下部電極５６ａを形成した後の熱処理により、下部電極５６ａのうちの第２の導電膜５２ｂを構成する酸化イリジウム又は酸化ルテニウムが還元される場合がある。また、下部電極５６ａを形成した後の熱処理により、下部電極５６ａのうちの第１の導電膜５２ａを構成する酸化イリジウム又は酸化ルテニウムが還元される場合がある。第１の導電膜５２ａが還元された場合でも、第１の導電膜５２ａ中にはある程度の酸素が残存する。第１の導電膜５２ａとして酸化イリジウム膜が用いられている場合には、酸化イリジウム膜５２ａは酸素を含むイリジウム膜となる。また、第１の導電膜５２ａとして酸化ルテニウム膜が用いられている場合には、酸化ルテニウム膜５２ａは酸素を含むルテニウム膜となる。また、第２の導電膜５２ｂが還元された場合にも、第２の導電膜５２ｂ中にはある程度の酸素が残存する。第２の導電膜５２ｂとして酸化イリジウム膜が用いられている場合には、酸化イリジウム膜５２ｂは酸素を含むイリジウム膜となる。また、第２の導電膜５２ｂとして酸化ルテニウム膜が用いられている場合には、酸化ルテニウム膜５２ｂは酸素を含むルテニウム膜となる。第１の導電膜５２ａ及び第２の導電膜５２ｂが還元された場合であっても、第１の導電膜５２ａ中及び第２の導電膜５２ｂ中には酸素が残存するため、下部電極５６ａのうちの酸素バリア膜５０側の酸素濃度は、下部電極５６ａのうちのキャパシタ誘電体膜６２側の酸素濃度より高い状態となっている。

なお、極めてわずかなＰｂ又はＢｉが、下部電極５６ａと酸素バリア膜５０との界面に達してもよい。下部電極５６ａと酸素バリア膜５０との界面に達するＰｂ又はＢｉが極めてわずかであれば、酸素バリア膜５０と下部電極５６ａとの界面における密着性は殆ど損なわれず、下部電極５６ａが酸素バリア膜５０上から剥がれることはないためである。キャパシタ誘電体膜６２の材料としてＰｂを含む強誘電体又は高誘電体が用いられている場合、下部電極５６ａと酸素バリア膜５０との界面におけるＰｂの濃度が、下部電極５６ａ中におけるＰｂのピーク値の５０分の１以下であれば、酸素バリア膜５０と下部電極５６ａとの間の密着性は十分に確保され、下部電極５６ａが酸素バリア膜５０上から剥がれることはない。また、キャパシタ誘電体膜６２の材料としてＢｉを含む強誘電体又は高誘電体が用いられている場合、下部電極５６ａと酸素バリア膜５０との界面におけるＢｉの濃度が、下部電極５６ａ中におけるＢｉのピーク値の５０分の１以下であれば、酸素バリア膜５０と下部電極５６ａとの間の密着性は十分に確保され、下部電極５６ａが酸素バリア膜５０上から剥がれることはない。ただし、下部電極５６ａと酸素バリア膜５０との間で極めて高い密着性を確保する観点からは、下部電極５６ａと酸素バリア膜５０の界面にＰｂ又はＢｉが存在しないことが望ましい。

下部電極５６ａ上には、キャパシタ誘電体膜６２が形成されている。キャパシタ誘電体膜６２は、スパッタリング法又はゾル・ゲル法により形成された第１の誘電体膜５８と、ＭＯＣＶＤ法により形成された第２の誘電体膜６０とにより構成されている。

なお、ここでは、二層構造のキャパシタ誘電体膜６２を形成する場合、即ち、第１の誘電体膜５８をスパッタリング法又はゾル・ゲル法により形成し、第２の誘電体膜６０をＭＯＣＶＤ法により形成し、第１の誘電体膜５８と第２の誘電体膜６０とによりキャパシタ誘電体膜６２を形成する場合を例に説明したが、キャパシタ誘電体膜６２は二層構造に限定されるものではなく、単層構造のキャパシタ誘電体膜６２を形成してもよい。即ち、スパッタリング法又はゾル・ゲル法により単層構造のキャパシタ誘電体膜６２を形成してもよい。

キャパシタ誘電体膜６２上には、キャパシタ７２の上部電極７０が形成されている。上部電極７０は、例えば膜厚５０ｎｍのＩｒＯ_Ｘ膜より成る第１の導電膜６４と、膜厚１００〜３００ｎｍのＩｒＯ_Ｙ膜より成る第２の導電膜６６と、膜厚５０〜１５０ｎｍのＩｒ膜より成る第３の導電膜６８とを順次積層することにより形成されている。

こうして、下部電極５６ａとキャパシタ誘電体膜６２と上部電極７０とを有するキャパシタ７２ａが構成されている。

このように、本実施形態による半導体装置は、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜５２ａと、第１の導電膜５２ａ上に形成された酸化イリジウム又は酸化ルテニウムより成る第２の導電膜５２ｂと、第２の導電膜５２ｂ上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜５４とにより下部電極５６が構成されていることに主な特徴がある。

本実施形態によれば、酸化イリジウム又は酸化ルテニウムより成る第１の導電膜５２ａと、酸化イリジウム又は酸化ルテニウムより成る第２の導電膜５２ｂとから成る積層膜を下部電極５６ａが有しているため、キャパシタ誘電体膜６２に含まれるＰｂ又はＢｉが、下部電極５６ａと酸素バリア膜５０との界面まで達するのを防止することができ、酸素バリア膜５０がＰｂ又はＢｉと反応するのを防止することができる。このため、本実施形態によっても、下部電極５６ａと酸素バリア膜５０との界面における接着強度が損なわれるのを防止することができ、下部電極５６ａが酸素バリア膜５０上から剥がれるのを防止することができる。また、Ｐｔ、Ｐｔ合金、Ｐｄ、Ｐｄ合金より成る第３の導電膜５４上には、結晶性の良好なキャパシタ誘電体膜６２を形成することが可能である。より具体的には、Ｐｔ等より成る第２の導電膜５４上には、ウェハ面内で結晶性が均一なキャパシタ誘電体膜６２を形成することが可能であり、また、表面モフォロジの良好なキャパシタ誘電体膜６２を形成することが可能である。従って、本実施形態によれば、電気的特性が良好で信頼性の高いキャパシタ７２ａを有する半導体装置を提供することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２３及び図２５を用いて説明する。図２３乃至図２５は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、半導体基板１０に素子分離領域１２を形成する工程から、酸素バリア膜５０を形成する工程までは、図２（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する（図２３（ａ）参照）。

次に、図２３（ｂ）に示すように、全面に、例えばスパッタリング法により、結晶質の酸化イリジウム又は結晶質の酸化ルテニウムより成る第１の導電膜５２ａを形成する。第１の導電膜５２ａの膜厚は、例えば５０〜１００ｎｍとする。第１の導電膜５２ａの成膜条件は以下の通りとする。チャンバ内に導入するＡｒガスの流量は１００ｓｃｃｍとする。また、チャンバ内に導入するＯ_２ガスの流量は１００ｓｃｃｍとする。スパッタパワーは、例えば２ｋＷとする。基板温度は、例えば３００℃とする。

なお、ここでは、第１の導電膜５２ａとして酸化イリジウム膜又は酸化ルテニウム膜を形成する場合を例に説明したが、第１の導電膜５２ａは酸化イリジウム膜や酸化ルテニウム膜に限定されるものではない。第１の導電膜５２ａとして結晶質のＩｒ膜やＲｕＯ_２膜を形成してもよい。

次に、図２３（ｃ）に示すように、全面に、例えばスパッタリング法により、非晶質の酸化イリジウム又は非晶質の酸化ルテニウムより成る第２の導電膜５２ｂを形成する。第２の導電膜５２ｂの膜厚は、例えば３０ｎｍとする。第２の導電膜５２ｂとして非晶質の酸化イリジウム膜又は酸化ルテニウム膜を形成するのは、結晶質の酸化イリジウム膜又は結晶質の酸化ルテニウム膜上に、良好な結晶性を有するＰｔ膜、Ｐｔ合金膜、Ｐｄ膜又はＰｄ合金膜を形成することは困難なためである。本実施形態では、非晶質の酸化イリジウム膜５２ｂ又は非晶質の酸化ルテニウム膜５２ｂ上にＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜５４を形成するため、良好な結晶性を有する第３の導電膜５４を形成することが可能である。

次に、図２４（ａ）に示すように、全面に、例えばスパッタリング法により、Ｐｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜５４を形成する。第３の導電膜５４の膜厚は、例えば１００ｎｍとする。第３の導電膜５４の成膜条件は以下の通りとする。チャンバ内に導入するＡｒガスの流量は例えば１９９ｓｃｃｍとする。スパッタパワーは、例えば０．３ｋＷとする。基板温度は例えば４００℃とする。

次に、ＲＴＡ法により、不活性ガスより成る雰囲気中にて熱処理を行う。不活性ガスとしては、Ａｒガス、Ｎ_２ガス又はＮ_２Ｏガスを用いることができる。熱処理温度は、例えば６５０〜７５０℃とする。熱処理時間は、例えば６０〜１２０秒程度とする。かかる熱処理は、各層の密着性を向上するとともに、下部電極５６ａの結晶性を向上するためのものである。この熱処理により、第１の導電膜５４ａ及び第２の導電膜５４ｂを構成する酸化イリジウム膜又は酸化ルテニウム膜が部分的に還元され、下部電極５６ａの結晶性が向上する。

この後、第１の誘電体膜５８を形成する工程からハードマスク１０２を形成する工程までは、図６（ｂ）乃至図８（ａ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図２４（ｂ）参照）。

次に、ハードマスク１０２をマスクとして、プラズマエッチング法により、第３の導電膜６８、第２の導電膜６６、第１の導電膜６４、第２の誘電体膜６０、第１の誘電体膜５８、第３の導電膜５４、第２の導電膜５２ｂ及び第１の導電膜５２ａをパターニングする。これにより、第１の導電膜５２ａと第２の導電膜５２ｂと第３の導電膜５４とから成る下部電極５６ａが形成される。また、第１の誘電体膜５８と第２の誘電体膜６０とから成るキャパシタ誘電体膜６２が形成される。また、第１の導電膜６４と第２の導電膜６６と第３の導電膜６８とから成る上部電極７０が形成される。下部電極５６ａとキャパシタ誘電体膜６２と上部電極７０とによりキャパシタ７２ａが構成される（図２５（ａ）参照）。

この後の半導体装置の製造方法は、図９（ａ）乃至図１３を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。

こうして本実施形態による半導体装置が製造される（図２５（ｂ）参照）。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、第４実施形態では、密着層４８の下に平坦化層１０４（図１５参照）を形成することなく、導体プラグ４６上及び層間絶縁膜４０上に、密着層４８、酸素バリア膜５０及びキャパシタ７２ａを形成する場合を例に説明したが、導体プラグ４６上及び層間絶縁膜４０上に平坦化層１０４を形成し、かかる平坦化層１０４上に、密着層４８、酸素バリア膜５０及びキャパシタ７２ａを形成してもよい。

また、第４実施形態では、密着層４８の下に平坦化層１０４ａ（図１９参照）を形成することなく、導体プラグ４６上及び層間絶縁膜４０上に、密着層４８、酸素バリア膜５０及びキャパシタ７２ａを形成する場合を例に説明したが、導体プラグ４６上の凹部１０６に平坦化層１０４ａを埋め込み、かかる平坦化層１０４ａ及び層間絶縁膜４０上に、密着層４８、酸素バリア膜５０及びキャパシタ７２ａを形成してもよい。

また、上記実施形態では、導体プラグ３６上に更に導体プラグ４６を形成し、かかる導体プラグ４６上にキャパシタ７２、７２ａを形成する場合を例に説明したが、導体プラグ４６を形成することなく、導体プラグ３６上にキャパシタ７２、７２ａを形成してもよい。

また、第１乃至第３実施形態では、第１の導電膜５２と第２の導電膜５４との積層膜により下部電極５６を構成する場合を例に説明したが、第１の導電膜５２と第２の導電膜５４との間に酸化イリジウム膜を形成してもよい。即ち、第１の導電膜５２と酸化イリジウム膜と第２の導電膜５４とを順次積層して成る積層膜により下部電極５６を構成してもよい。この場合には、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉの濃度ピークは、第１の導電膜５２と酸化イリジウム膜との界面に位置する。この場合にも、キャパシタ誘電体膜６２に含まれるＰｂ又はＢｉが、下部電極５６と酸素バリア膜５０との界面まで達するのを防止することができ、酸素バリア膜５０がＰｂ又はＢｉと反応するのを防止することができる。従って、下部電極５６と酸素バリア膜５０との界面における接着強度が損なわれるのを防止することができ、下部電極５６が酸素バリア膜５０上から剥がれるのを防止することができる。

また、第１乃至第３実施形態では、第１の導電膜５２と第２の導電膜５４との積層膜により下部電極５６を構成する場合を例に説明したが、第１の導電膜５２と第２の導電膜５４との間に酸化ルテニウム膜を形成してもよい。即ち、第１の導電膜５２と酸化ルテニウム膜と第２の導電膜５４とを順次積層して成る積層膜により下部電極５６を構成してもよい。この場合には、キャパシタ誘電体膜６２から拡散したＰｂ又はＢｉの濃度ピークは、第１の導電膜５２と酸化ルテニウム膜との界面に位置する。この場合にも、キャパシタ誘電体膜６２に含まれるＰｂ又はＢｉが、下部電極５６と酸素バリア膜５０との界面まで達するのを防止することができ、酸素バリア膜５０がＰｂ又はＢｉと反応するのを防止することができる。従って、下部電極５６と酸素バリア膜５０との界面における接着強度が損なわれるのを防止することができ、下部電極５６が酸素バリア膜５０上から剥がれるのを防止することができる。

以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１）
半導体基板上に形成されたトランジスタと、
前記半導体基板及び前記トランジスタを覆う絶縁層と、
前記絶縁層に埋め込まれ、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグと、
前記絶縁層及び前記導体プラグ上方に形成され、第１の導電膜と、前記第１の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜とを有する下部電極と；前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と；前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタとを有し、
前記キャパシタ誘電体膜は、Ｐｂ又はＢｉである第１の元素を含み、
前記キャパシタ誘電体膜から前記下部電極中に拡散した前記第１の元素の濃度ピークが、前記第１の導電膜と前記第２の導電膜との界面に位置している
ことを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記第１の導電膜は、酸化プラチナ膜、酸化パラジウム膜、酸素を含むプラチナ膜、又は、酸素を含むパラジウム膜である
ことを特徴とする半導体装置。
（付記３）
半導体基板上に形成されたトランジスタと、
前記半導体基板及び前記トランジスタを覆う絶縁層と、
前記絶縁層に埋め込まれ、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグと、
前記絶縁層及び前記導体プラグ上方に形成され、第１の導電膜と、前記第１の導電膜上に形成された第２の導電膜と、前記第２の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜とを有する下部電極と；前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と；前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタとを有し、
前記キャパシタ誘電体膜は、Ｐｂ又はＢｉである第１の元素を含み、
前記キャパシタ誘電体膜から前記下部電極中に拡散した前記第１の元素の濃度ピークが、前記第１の導電膜と前記第２の導電膜との界面に位置している
ことを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置において、
前記第１の導電膜は、酸化イリジウム膜、酸化ルテニウム膜、酸素を含むイリジウム膜、又は、酸素を含むルテニウム膜であり、
前記第２の導電膜は、酸化イリジウム膜、酸化ルテニウム膜、酸素を含むイリジウム膜、又は、酸素を含むルテニウム膜である
ことを特徴とする半導体装置。
（付記５）
付記１乃至４のいずれかに記載の半導体装置において、
前記導体プラグと前記第１の導電膜との間に形成され、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を更に有し、
前記酸素バリア膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴａＡｌＮ、又は、ＴａＡｌＯＮより成る
ことを特徴とする半導体装置。
（付記６）
付記５記載の半導体装置において、
前記絶縁層と前記酸素バリア膜との間に形成され、前記酸素バリア膜の結晶性を向上するとともに、前記酸素バリア膜と前記絶縁層との密着性を向上するための導電性の密着層を更に有する
ことを特徴とする半導体装置。
（付記７）
付記６記載の半導体装置において、
前記密着層は、ＴｉＮ、Ｔｉ、Ｔｉ合金、Ａｌ、Ａｌ合金、Ｐｔ、Ｐｔ合金、Ｉｒ、Ｉｒ合金、Ｒｅ、Ｒｅ合金、Ｒｕ、Ｒｕ合金、Ｐｄ、Ｐｄ合金、Ｏｓ、Ｏｓ合金、Ｒｈ、Ｒｈ合金、酸化プラチナ、酸化イリジウム、酸化ルテニウム、又は、酸化パラジウムより成る
ことを特徴とする半導体装置。
（付記８）
下部電極と、前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタを有する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に絶縁層を形成する工程と、
前記絶縁層に、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグを埋め込む工程と、
前記絶縁層及び前記導体プラグ上方に、酸化プラチナ又は酸化パラジウムより成る第１の導電膜と、前記第１の導電膜上に形成された、Ｐｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜とを有する前記下部電極を形成する工程と、
前記下部電極上に、Ｐｂ又はＢｉを含む前記キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に前記上部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記９）
付記８記載の半導体装置の製造方法において、
前記第１の導電膜の膜厚は、２０ｎｍ〜１００ｎｍである
ことを特徴とする半導体装置の製造方法。
（付記１０）
下部電極と、前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタを有する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に絶縁層を形成する工程と、
前記絶縁層に、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグを埋め込む工程と、
前記絶縁層及び前記導体プラグ上方に、酸化ルテニウム又は酸化イリジウムより成る第１の導電膜と、前記第１の導電膜上に形成された酸化ルテニウム又は酸化イリジウムより成る第２の導電膜と、前記第２の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜とを有する前記下部電極を形成する工程と、
前記下部電極上に、Ｐｂ又はＢｉを含む前記キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に前記上部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１１）
付記８乃至１０のいずれかに記載の半導体装置の製造方法において、
前記下部電極を形成する工程の後、前記キャパシタ誘電体膜を形成する工程の前に、不活性ガスより成る雰囲気中で熱処理を行うことにより、前記下部電極を部分的に還元する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１２）
付記１１記載の半導体装置の製造方法において、
前記不活性ガスは、Ａｒガス、Ｎ_２ガス又はＮ_２Ｏガスである
ことを特徴とする半導体装置の製造方法。
（付記１３）
付記８乃至１２のいずれかに記載の半導体装置の製造方法において、
前記キャパシタ誘電体膜を形成する工程では、スパッタリング法又はゾル・ゲル法により前記キャパシタ誘電体膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１４）
付記８乃至１２のいずれかに記載の半導体装置の製造方法において、
前記キャパシタ誘電体膜を形成する工程は、前記下部電極上に第１の誘電体膜をスパッタリング法又はゾル・ゲル法により形成する工程と；前記第１の誘電体膜上に第２の誘電体膜を有機金属化学気相成長法により形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１５）
付記８乃至１４のいずれかに記載の半導体装置の製造方法において、
前記導体プラグを埋め込む工程の後、前記第１の導電膜を形成する工程の前に、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を形成する工程を更に有し、
前記酸素バリア膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴａＡｌＮ、又は、ＴａＡｌＯＮより成る
ことを特徴とする半導体装置の製造方法。
（付記１６）
付記１５記載の半導体装置の製造方法において、
前記導体プラグを埋め込む工程の後、前記酸素バリア膜を形成する工程の前に、前記酸素バリア膜の結晶性を向上するとともに、前記酸素バリア膜と前記絶縁層との密着性を向上するための導電性の密着層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１７）
付記１６記載の半導体装置の製造方法において、
前記導体プラグを埋め込む工程の後、前記密着層を形成する工程の前に、前記絶縁層の表面及び前記導体プラグの表面を、窒素を含むプラズマに曝す工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１８）
付記１７記載の半導体装置の製造方法において、
前記窒素を含むプラズマは、ＮＨ_３プラズマ又はＮ_２プラズマより成る
ことを特徴とする半導体装置の製造方法。
（付記１９）
付記１５記載の半導体装置の製造方法において、
前記導体プラグを埋め込む工程の後、前記酸素バリア膜を形成する工程の前に、下地層を形成する工程と；前記下地層の表面を研磨することにより、前記下地層の表面を平坦化する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
（付記２０）
付記１５記載の半導体装置の製造方法において、
前記導体プラグを埋め込む工程の後、前記酸素バリア膜を形成する工程の前に、前記導体プラグが埋め込まれた箇所に生じた凹部に、下地層を埋め込む工程を更に有する
ことを特徴とする半導体装置の製造方法。

本発明の第１実施形態による半導体装置を示す断面図である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。二次イオン質量分析法により求められたＰｂの濃度分布を示すグラフである。本発明の第２実施形態による半導体装置を示す断面図である。本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。本発明の第３実施形態による半導体装置を示す断面図である。本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。本発明の第４実施形態による半導体装置を示す断面図である。本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。提案されている半導体装置の一部を示す断面図である。下部電極がバリア膜上から剥がれた状態の顕微鏡写真を示す図である。キャパシタ誘電体膜における（１１１）配向の積分強度を示すグラフである。キャパシタ誘電体膜における（２２２）方向の配向率を示すグラフである。Ｉｒより成る下部電極上にキャパシタ誘電体膜をＭＯＣＶＤ法により形成した場合の顕微鏡写真を示す図である。Ｉｒより成る下部電極上にスパッタリング法又はゾル・ゲル法により第１のＰＺＴ膜を形成し、第１のＰＺＴ膜上にＭＯＣＶＤ法により第２のＰＺＴ膜を形成した場合の顕微鏡写真を示す図である。

符号の説明

１０…半導体基板
１２…素子分離領域
１４…ウェル
１６…ゲート絶縁膜
１８…ゲート電極
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４ａ…シリサイド層
２４ｂ…ソース／ドレイン電極
２６…トランジスタ
２８…絶縁膜
３０…層間絶縁膜
３２…コンタクトホール
３４…密着層
３６…導体プラグ
３８…酸化防止膜
４０…層間絶縁膜
４２…コンタクトホール
４４…密着層
４６…導体プラグ
４７…Ｔｉ膜
４８…密着層、ＴｉＮ膜
５０…酸素バリア膜
５２…第１の導電膜
５２ａ…第１の導電膜
５２ｂ…第２の導電膜
５４…第２の導電膜、第３の導電膜
５６、５６ａ…下部電極
５８…第１の誘電体膜
６０…第２の誘電体膜
６２…キャパシタ誘電体膜
６４…第１の導電膜
６６…第２の導電膜
６８…第３の導電膜
７０…上部電極
７２、７２ａ…キャパシタ
７４…水素バリア膜
７６…水素バリア膜
７８…層間絶縁膜
８０…水素バリア膜
８２…層間絶縁膜
８４…コンタクトホール
８６…密着層
８８…導体プラグ
９０…コンタクトホール
９２…密着層
９４…導体プラグ
９６…配線
９８…ＴｉＮ膜
１００…シリコン酸化膜
１０２…ハードマスク
１０４、１０４ａ…下地層、平坦化層
１０６…凹部
１４０…層間絶縁膜
１４６…導体プラグ
１４８…密着層
１５０…酸素バリア膜
１５６…下部電極
１６２…キャパシタ誘電体膜
１７０…上部電極
１７２…キャパシタ

Claims

半導体基板上に形成されたトランジスタと、
前記半導体基板及び前記トランジスタを覆う絶縁層と、
前記絶縁層に埋め込まれ、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグと、
前記絶縁層及び前記導体プラグ上方に形成され、第１の導電膜と、前記第１の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜とを有する下部電極と；前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と；前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタとを有し、
前記キャパシタ誘電体膜は、Ｐｂ又はＢｉである第１の元素を含み、
前記下部電極中における前記第１の元素の濃度ピークが、前記第１の導電膜と前記第２の導電膜との界面に位置しており、
前記導体プラグと前記第１の導電膜との間に形成され、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を更に有し、
前記第１の導電膜は、酸化プラチナ膜、酸化パラジウム膜、酸素を含むプラチナ膜、又は、酸素を含むパラジウム膜である
ことを特徴とする半導体装置。
半導体基板上に形成されたトランジスタと、
前記半導体基板及び前記トランジスタを覆う絶縁層と、
前記絶縁層に埋め込まれ、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグと、
前記絶縁層及び前記導体プラグ上方に形成され、第１の導電膜と、前記第１の導電膜上に形成された第２の導電膜と、前記第２の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜とを有する下部電極と；前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と；前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタとを有し、
前記キャパシタ誘電体膜は、Ｐｂ又はＢｉである第１の元素を含み、
前記下部電極中における前記第１の元素の濃度ピークが、前記第１の導電膜と前記第２の導電膜との界面に位置しており、
前記導体プラグと前記第１の導電膜との間に形成され、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を更に有し、
前記第１の導電膜は、酸化イリジウム膜、酸化ルテニウム膜、酸素を含むイリジウム膜、又は、酸素を含むルテニウム膜であり、
前記第２の導電膜は、酸化イリジウム膜、酸化ルテニウム膜、酸素を含むイリジウム膜、又は、酸素を含むルテニウム膜であり、
前記第１の導電膜と前記第２の導電膜とは、同じ材料又は異なる材料より成る別個の膜である
ことを特徴とする半導体装置。
請求項１又は２記載の半導体装置において、
前記酸素バリア膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴａＡｌＮ、又は、ＴａＡｌＯＮより成る
ことを特徴とする半導体装置。
下部電極と、前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタを有する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に絶縁層を形成する工程と、
前記絶縁層に、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグを埋め込む工程と、
前記絶縁層及び前記導体プラグ上方に、酸化プラチナ又は酸化パラジウムより成る第１の導電膜と、前記第１の導電膜上に形成された、Ｐｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第２の導電膜とを有する前記下部電極を形成する工程と、
前記下部電極上に、Ｐｂ又はＢｉを含む前記キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に前記上部電極を形成する工程とを有し、
前記導体プラグを埋め込む工程の後、前記下部電極を形成する工程の前に、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を形成する工程を更に有し、
前記キャパシタ誘電体膜から前記下部電極中にＰｂ又はＢｉが拡散して、前記第１の導電膜と前記第２の導電膜との界面にＰｂ又はＢｉの濃度ピークが形成される
ことを特徴とする半導体装置の製造方法。
請求項４記載の半導体装置の製造方法において、
前記第１の導電膜の膜厚は、２０ｎｍ〜１００ｎｍである
ことを特徴とする半導体装置の製造方法。
下部電極と、前記下部電極上に形成された強誘電体又は高誘電体より成るキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有するキャパシタを有する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に絶縁層を形成する工程と、
前記絶縁層に、前記トランジスタのソース／ドレイン拡散層に電気的に接続された導体プラグを埋め込む工程と、
前記絶縁層及び前記導体プラグ上方に、酸化ルテニウム又は酸化イリジウムより成る第１の導電膜と、前記第１の導電膜上に形成された酸化ルテニウム又は酸化イリジウムより成る第２の導電膜と、前記第２の導電膜上に形成されたＰｔ、Ｐｔ合金、Ｐｄ又はＰｄ合金より成る第３の導電膜とを有する前記下部電極を形成する工程と、
前記下部電極上に、Ｐｂ又はＢｉを含む前記キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に前記上部電極を形成する工程とを有し、
前記導体プラグを埋め込む工程の後、前記下部電極を形成する工程の前に、前記導体プラグの表面の酸化を防止する導電性の酸素バリア膜を形成する工程を更に有し、
前記キャパシタ誘電体膜から前記下部電極中にＰｂ又はＢｉが拡散して、前記第１の導電膜と前記第２の導電膜との界面にＰｂ又はＢｉの濃度ピークが形成され、
前記第１の導電膜と前記第２の導電膜とは、同じ材料又は異なる材料より成り、
前記下部電極を形成する工程では、前記第１の導電膜とは別個に前記第２の導電膜を形成する
ことを特徴とする半導体装置の製造方法。
請求項４乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記キャパシタ誘電体膜を形成する工程は、前記下部電極上に第１の誘電体膜をスパッタリング法又はゾル・ゲル法により形成する工程と；前記第１の誘電体膜上に第２の誘電体膜を有機金属化学気相成長法により形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
請求項４乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記酸素バリア膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴａＡｌＮ、又は、ＴａＡｌＯＮより成る
ことを特徴とする半導体装置の製造方法。