JP2009228078A - Electroplating liquid, electroplating method and method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は一般に半導体装置に係り、特に電解メッキ法、および電解メッキ法を使った半導体装置の製造方法に関する。 The present invention generally relates to semiconductor devices, and more particularly to an electrolytic plating method and a method for manufacturing a semiconductor device using an electrolytic plating method.
今日の超微細化半導体集積回路装置では、基板上に形成された莫大な数の半導体素子を相互接続するために、低抵抗金属を配線パターンとした多層配線構造が使われている。特に銅（Ｃｕ）を配線パターンとした多層配線構造では、シリコン酸化膜、あるいはより比誘電率の低い、いわゆる低誘電率（ｌｏｗ−Ｋ）材料よりなる層間絶縁膜中に配線溝あるいはビアホールをあらかじめ形成しておく。このビアホールに抵抗率が低くエレクトロマイグレーション耐性の高いＣｕ層で充填し、余剰のＣｕ層部分を化学機械研磨（ＣＭＰ）により除去するダマシン法あるいはデュアルダマシン法が一般に使われている。 In today's ultra-miniaturized semiconductor integrated circuit devices, a multilayer wiring structure using a low-resistance metal wiring pattern is used to interconnect a huge number of semiconductor elements formed on a substrate. In particular, in a multilayer wiring structure using copper (Cu) as a wiring pattern, wiring grooves or via holes are previously formed in an interlayer insulating film made of a silicon oxide film or a so-called low dielectric constant (low-K) material having a lower relative dielectric constant. Form it. A damascene method or a dual damascene method is generally used in which the via hole is filled with a Cu layer having low resistivity and high electromigration resistance, and an excess Cu layer portion is removed by chemical mechanical polishing (CMP).
ダマシン法あるいはデュアルダマシン法では、層間絶縁膜中に形成された配線溝あるいはビアホールの表面を、典型的にはＴａやＴａＮなどの高融点金属あるいはその窒化物よりなるバリアメタル膜で覆う。その上に薄いＣｕシード層をＰＶＤ法あるいはＣＶＤ法により形成し、かかるＣｕシード層を電極として電解メッキを行うことにより、前記配線溝あるいはビアホールをＣｕ層により充填している。
Ｃｕ層の電解メッキ工程では、一般的に硫酸銅などの銅塩を水などの極性溶媒に溶解した硫酸銅水溶液などの電解メッキ液が使われる。電解メッキ液には一般に微細な配線溝やビアホールを充填するため、数種類の添加物が組みあわせて添加される。これらの添加物には、配線溝やビアホールを、積極的に底部から上部に向かって充填（ボトムアップ充填）するために、硫黄系化合物よりなるアクセラレータ（ブライトナ、光沢剤とも呼ばれる）と、ポリエチレングリコールやポリプロピレングリコールなど、分子量が１０００〜６０００程度のポリマよりなるサプレッサ（抑制剤とも呼ばれる）とが添加されている。これにさらに、分子量が１００００を超え、多くは環状構造を有するポリマよりなるレベラが添加されることもある。アクセラレータとサプレッサは、いずれが欠けても、所望のボトムアップ充填は得られない。 In the electrolytic plating process of the Cu layer, an electrolytic plating solution such as a copper sulfate aqueous solution in which a copper salt such as copper sulfate is dissolved in a polar solvent such as water is generally used. In order to fill fine wiring grooves and via holes, the electrolytic plating solution generally contains several kinds of additives in combination. These additives include accelerators made of sulfur compounds (also called brighteners and brighteners), polyethylene glycol, to actively fill wiring trenches and via holes from bottom to top (bottom-up filling), And a suppressor (also called an inhibitor) made of a polymer having a molecular weight of about 1000 to 6000, such as polypropylene glycol, is added. In addition, a leveler composed of a polymer having a molecular weight exceeding 10,000 and many having a cyclic structure may be added. If either the accelerator or the suppressor is missing, the desired bottom-up filling cannot be obtained.
図１Ａ〜１Ｅは、典型的なダマシン法によるＣｕ配線パターンの形成工程を、図２は、かかるＣｕ配線パターン形成の際の理想的なボトムアップ充填の例を示す。 1A to 1E show a process of forming a Cu wiring pattern by a typical damascene method, and FIG. 2 shows an example of an ideal bottom-up filling in forming such a Cu wiring pattern.
図１Ａにおいて、絶縁膜１１に配線溝あるいはビアホールを構成する凹部１２を形成する。次に図１Ｂに示すように、前記凹部１２の側壁面および底面に、典型的にはＴａやＴｉなどの高融点金属、あるいはＴａＮやＴｉＮなど、その導電性窒化物よりなるバリアメタル膜１３が、前記凹部１２に整合した形状で形成される。 In FIG. 1A, a recess 12 that forms a wiring trench or a via hole is formed in the insulating film 11. Next, as shown in FIG. 1B, a barrier metal film 13 typically made of a refractory metal such as Ta or Ti or a conductive nitride such as TaN or TiN is formed on the side wall surface and the bottom surface of the recess 12. , Formed in a shape aligned with the recess 12.
さらに図１Ｃに示すように、前記バリアメタル膜１３の表面にはＣｕシード層１４が、ＰＶＤ法あるいはＣＶＤ法により、前記凹部１２に整合した形状で形成される。さらに図１Ｄに示すように、前記Ｃｕシード層１４を電極とした電解メッキにより、前記凹部１２にＣｕ層１５を充填する。 Further, as shown in FIG. 1C, a Cu seed layer 14 is formed on the surface of the barrier metal film 13 in a shape aligned with the recess 12 by a PVD method or a CVD method. Further, as shown in FIG. 1D, the Cu layer 15 is filled in the recess 12 by electrolytic plating using the Cu seed layer 14 as an electrode.
その際、使われる電解メッキ液に、先に説明したアクセラレータとサプレッサを添加する。これにより、図２に示すように、Ｃｕ層１５の充填が、前記凹部１２の底部から上方に向かって生じる（ボトムアップ充填）。 At that time, the accelerator and suppressor described above are added to the electrolytic plating solution to be used. Thereby, as shown in FIG. 2, the filling of the Cu layer 15 occurs upward from the bottom of the recess 12 (bottom-up filling).
さらに図１Ｅに示すように、前記層間絶縁膜１１表面の不要なＣｕ層１５をＣＭＰ法により除去する。これにより、ボイドの少ない、ストレスマイグレーションやエレクトロマイグレーションに対する耐性の高いＣｕ配線パターン１５Ａが得られる。 Further, as shown in FIG. 1E, an unnecessary Cu layer 15 on the surface of the interlayer insulating film 11 is removed by a CMP method. As a result, a Cu wiring pattern 15A with less voids and high resistance to stress migration and electromigration can be obtained.
ところが、最近の最小ビアあるいは溝径が９０ｎｍ、あるいはそれ以下の超微細化多層配線構造を有する半導体装置では、電解メッキ液として、ｐＨ１以下の強酸性の液が使われるのが一般的である。この場合、薄いＣｕシード層１４がメッキ液の作用により、溶解してしまう問題が生じることが知られている。 However, in recent semiconductor devices having an ultra-miniaturized multilayer wiring structure having a minimum via or groove diameter of 90 nm or less, a strongly acidic solution having a pH of 1 or less is generally used as an electrolytic plating solution. In this case, it is known that the thin Cu seed layer 14 is dissolved by the action of the plating solution.
図４は、図３Ａおよび３Ｂに示すシード層１４の、前記図１Ｄに示す電解メッキ工程初期における状態を示す。ただし図４は、前記図３Ａの構造において前記凹部１２の側壁面を覆うシード層１４を、図３Ｂに矢印で示す方向から見た図である。図４では、１０秒間の電解メッキ工程により、前記シード層１４上に薄いＣｕ層が形成されている。 FIG. 4 shows a state of the seed layer 14 shown in FIGS. 3A and 3B in the initial stage of the electrolytic plating process shown in FIG. 1D. However, FIG. 4 is a view of the seed layer 14 covering the side wall surface of the recess 12 in the structure of FIG. 3A as seen from the direction indicated by the arrow in FIG. 3B. In FIG. 4, a thin Cu layer is formed on the seed layer 14 by an electrolytic plating process for 10 seconds.
図４を参照するに、（Ａ），（Ｂ）の図では前記凹部１２の下部においてシード層１４が溶解している。また図４（Ｃ）の図では中央部のシード層１４が溶解しているのがわかる。なお図４の（Ａ）〜（Ｃ）において、凹部１２の下部に見える明るい部分は、前記凹部１２の底部を覆うシード層１４の断面を示す。試料作成時のへき開の結果、前記シード層１４が塑性変形しているのがわかる。 Referring to FIG. 4, the seed layer 14 is dissolved in the lower portion of the recess 12 in the diagrams (A) and (B). 4C shows that the seed layer 14 at the center is dissolved. In FIGS. 4A to 4C, the bright portion visible at the bottom of the recess 12 indicates a cross section of the seed layer 14 that covers the bottom of the recess 12. It can be seen that the seed layer 14 is plastically deformed as a result of cleavage at the time of sample preparation.
このように図１Ｃの構造においてシード層１４が部分的に溶解すると、かかるシード層１４を電極に図１Ｄの工程で電解メッキを行った場合、前記シード層１４が欠如している部分にはＣｕ層１５の成膜は生じない。このため、図５に示すように、前記凹部１２を充填するＣｕ配線パターン１５Ａにボイドなどの欠陥が発生してしまう。 When the seed layer 14 is partially dissolved in the structure of FIG. 1C as described above, when electrolytic plating is performed using the seed layer 14 as an electrode in the process of FIG. Formation of the layer 15 does not occur. For this reason, as shown in FIG. 5, defects such as voids occur in the Cu wiring pattern 15 </ b> A filling the recess 12.
従来、前記メッキシード層１４の電解メッキ工程における溶解を抑制するため、被処理基板を電解メッキ液に浸漬する際に、予め被処理基板に電圧を印加することが行われている。一方、被処理基板を電解メッキ液に浸漬する場合には、気泡の発生を抑制するため、被処理基板を電解メッキ液の液面に対して斜めに傾けた状態で浸漬している。そこで、このようにバイアス電圧を印加した被処理基板を液面に対して斜めに傾けた状態で浸漬すると、浸漬された部分からＣｕ層の堆積が直ちに開始されてしまう。その結果、図１Ｄに示すＣｕ層１５の成膜を最適に制御することが困難になってしまう。この問題は、特にビア径が７０ｎｍ以下の超微細化半導体装置製造において顕著になる。 Conventionally, in order to suppress dissolution of the plating seed layer 14 in the electrolytic plating step, a voltage is applied to the substrate to be processed in advance when the substrate to be processed is immersed in an electrolytic plating solution. On the other hand, when the substrate to be processed is immersed in the electrolytic plating solution, the substrate to be processed is immersed in an inclined state with respect to the surface of the electrolytic plating solution in order to suppress the generation of bubbles. Therefore, when the substrate to be processed to which the bias voltage is applied in this manner is immersed while being inclined with respect to the liquid surface, deposition of the Cu layer is immediately started from the immersed portion. As a result, it becomes difficult to optimally control the deposition of the Cu layer 15 shown in FIG. 1D. This problem is particularly noticeable in the manufacture of an ultrafine semiconductor device having a via diameter of 70 nm or less.
また従来、このようなメッキシード層１４の電解メッキ工程における溶解を抑制するため、特許文献１には、ｐＨ値の大きい弱酸性、あるいはアルカリ性のメッキ液を使う提案もなされている。しかし、このような技術では、特殊なメッキ液を使う必要がある。また最適な成膜条件も限られる。このため、超微細化半導体装置の製造に一般的に使用するのは困難である。 Conventionally, in order to suppress the dissolution of the plating seed layer 14 in the electrolytic plating process, Patent Document 1 also proposes using a weakly acidic or alkaline plating solution having a large pH value. However, such a technique requires the use of a special plating solution. Also, the optimum film forming conditions are limited. For this reason, it is difficult to use it generally for the manufacture of an ultrafine semiconductor device.
また、上記Ｃｕシード層の電解メッキ工程における溶解を抑制するため、電解メッキ液に高濃度のサプレッサを添加する技術も提案されている。 In addition, in order to suppress dissolution of the Cu seed layer in the electrolytic plating process, a technique of adding a high concentration suppressor to the electrolytic plating solution has also been proposed.
図６（Ａ）は、前記図１Ｃの構造に対し、アクセラレータもサプレッサも含まない硫酸銅水溶液よりなる電解メッキ液（バージンメークアップソリューション：ＶＭＳ）を使ってＣｕ層１５の成膜を１０秒程度行った場合についての、前記Ｃｕシード層１４の状態を示す図である。 FIG. 6A shows that the Cu layer 15 is formed for about 10 seconds using an electrolytic plating solution (virgin make-up solution: VMS) made of a copper sulfate aqueous solution containing neither an accelerator nor a suppressor in the structure of FIG. 1C. It is a figure which shows the state of the said Cu seed layer 14 about the case where it carries out.
図６（B）は、前記図１Ｃの構造に対し、前記ＶＭＳにアクセラレータとして一般的に使われているジスルフィドプロパンスルホン酸（ＳＰＳ）のみを添加して同様な電解メッキを短時間行った場合についての、前記Ｃｕシード層１４の状態を示す図である。 FIG. 6B shows a case where the same electrolytic plating is performed for a short time by adding only disulfidepropanesulfonic acid (SPS) generally used as an accelerator to the VMS to the structure of FIG. 1C. It is a figure which shows the state of the said Cu seed layer.
図６（Ｃ）は、前記図１Ｃの構造に対し、前記ＶＭＳにサプレッサとして一般的に使われているポリエチレングリコール（ＰＥＧ）のみを添加して同様な電解メッキを短時間行った場合についての、前記Ｃｕシード層１４の状態を示す図である。 FIG. 6C shows the case where the same electrolytic plating is performed for a short time by adding only polyethylene glycol (PEG) generally used as a suppressor to the VMS with respect to the structure of FIG. 1C. It is a figure which shows the state of the said Cu seed layer.
図６（Ａ）〜（Ｃ）は、前記図４（Ａ）〜（Ｃ）と同様に、前記凹部１２の側壁面を見た状態の図となっている。 6 (A) to 6 (C) are views of the state in which the side wall surface of the recess 12 is viewed, similar to FIGS. 4 (A) to 4 (C).
図６（Ａ）〜（Ｃ）を参照するに、ＶＭＳを使った図６（Ａ）の場合には、前記凹部１２の下部においてＣｕシード層１４の溶解が認められ、これにアクセラレータを添加した図６（Ｂ）の場合、前記Ｃｕシード層１４の溶解がさらに促進されていることがわかる。一方、図（Ｃ）に示すサプレッサのみを添加した場合には、Ｃｕシード層１４の溶解が減少しているのがわかる。ただし、溶解の問題は、図６（Ｃ）の場合でも、完全に解消しているわけではない。そこで、前記Ｃｕシード層１４の溶解の問題だけを解消するためには、電解メッキ中に高濃度のサプレッサを添加することが考えられる。しかし、サプレッサだけを添加した場合には、先に図２で説明したようなＣｕ層による凹部１２のボトムアップ充填が不可能となる。また、前記凹部１２の幅が７０ｎｍ以下になると、図７（Ａ），（Ｂ）に示すように、電解メッキ液にサプレッサを添加していても、凹部１２の底部におけるＣｕシード層１４の溶解は回避できない。ただし図７（Ａ），（Ｂ）は、前記Ｃｕシード層１４の、図１Ｄの工程において短時間Ｃｕ層１５の電解メッキを行った状態を、異なった倍率で示す。 Referring to FIGS. 6A to 6C, in the case of FIG. 6A using VMS, dissolution of the Cu seed layer 14 was observed at the lower part of the recess 12, and an accelerator was added thereto. In the case of FIG. 6B, it can be seen that the dissolution of the Cu seed layer 14 is further promoted. On the other hand, when only the suppressor shown in FIG. (C) is added, it can be seen that dissolution of the Cu seed layer 14 is reduced. However, the problem of dissolution is not completely solved even in the case of FIG. Therefore, in order to solve only the problem of dissolution of the Cu seed layer 14, it is conceivable to add a high concentration suppressor during electrolytic plating. However, when only the suppressor is added, bottom-up filling of the concave portion 12 with the Cu layer as described above with reference to FIG. 2 becomes impossible. When the width of the recess 12 is 70 nm or less, as shown in FIGS. 7A and 7B, the dissolution of the Cu seed layer 14 at the bottom of the recess 12 even if a suppressor is added to the electrolytic plating solution. Cannot be avoided. However, FIGS. 7A and 7B show the state of electrolytic plating of the Cu layer 15 for a short time in the step of FIG. 1D of the Cu seed layer 14 at different magnifications.
一の側面によれば、電解メッキ液は、極性溶媒と、前記極性溶媒中に溶解した硫酸銅と、
硫黄化合物よりなるアクセラレータと、前記アクセラレータよりも小さい分子量を有する還元剤と、を含む。
According to one aspect, the electrolytic plating solution includes a polar solvent, copper sulfate dissolved in the polar solvent,
An accelerator comprising a sulfur compound; and a reducing agent having a molecular weight smaller than that of the accelerator.
他の側面によれば、電解メッキ方法は、銅シード層を形成された被処理基板を、電解メッキ液中に浸漬する工程と、前記電解メッキ液に浸漬された被処理基板に銅層を電解メッキにより堆積する工程と、を含み、前記電解メッキ液が、極性溶媒と、前記極性溶媒中に溶解した硫酸銅と、硫黄化合物よりなるアクセラレータと、前記アクセラレータよりも小さい分子量を有する還元剤と、を含む。 According to another aspect, an electrolytic plating method includes a step of immersing a substrate to be processed on which a copper seed layer is formed in an electrolytic plating solution, and electrolyzing the copper layer on the substrate to be processed immersed in the electrolytic plating solution. Depositing by plating, and the electrolytic plating solution is a polar solvent, copper sulfate dissolved in the polar solvent, an accelerator made of a sulfur compound, and a reducing agent having a molecular weight smaller than that of the accelerator, including.
他の側面によれば半導体装置の製造方法は、被処理基板上の絶縁膜中に凹部を形成する工程と、前記絶縁膜上に、前記凹部の側壁面および底面を連続して覆うようにバリアメタル膜を、前記凹部の形状に整合した形状で成膜する工程と、前記絶縁膜上に、前記バリアメタル膜を覆って銅シード層を、前記凹部の形状に整合した形状で成膜する工程と、前記銅シード層を電極とした電解メッキ法により、前記凹部を銅層により充填する工程と、前記絶縁膜上において前記銅層を、前記絶縁膜表面が露出するまで化学機械研磨法により除去する工程と、を含み、前記銅層形成に用いる電解メッキ液が、極性溶媒と、前記極性溶媒中に溶解した硫酸銅と、硫黄化合物よりなるアクセラレータと、前記アクセラレータよりも小さい分子量を有する還元剤と、を含む。 According to another aspect, a method for manufacturing a semiconductor device includes a step of forming a recess in an insulating film on a substrate to be processed, and a barrier so as to continuously cover the side wall surface and the bottom surface of the recess on the insulating film. Forming a metal film in a shape matching the shape of the recess, and forming a copper seed layer on the insulating film so as to match the shape of the recess, covering the barrier metal film And a step of filling the recess with a copper layer by an electrolytic plating method using the copper seed layer as an electrode, and removing the copper layer on the insulating film by a chemical mechanical polishing method until the surface of the insulating film is exposed. The electrolytic plating solution used for forming the copper layer includes a polar solvent, copper sulfate dissolved in the polar solvent, an accelerator made of a sulfur compound, and a reduction having a molecular weight smaller than that of the accelerator. And, including the.
本発明によれば、電解メッキ液を使った銅層の電解メッキ工程において、電極として使われる銅シード層に生じる溶解の問題が、前記電解メッキ液に添加された、分子量がアクセラレータの分子量よりも小さい還元剤により効果的に抑制される。その結果、前記銅層により微細な凹部を下部から上部へと、順次充填することが可能となる。 According to the present invention, in the electrolytic plating process of the copper layer using the electrolytic plating solution, the problem of dissolution occurring in the copper seed layer used as an electrode is that the molecular weight added to the electrolytic plating solution is higher than the molecular weight of the accelerator. It is effectively suppressed by a small reducing agent. As a result, fine concave portions can be sequentially filled from the lower portion to the upper portion by the copper layer.
［第１の実施形態］
本発明の発明者は、本発明の基礎となる研究において、先に説明したＣｕシード層１４の溶解の問題に対するアクセラレータおよびサプレッサの効果について検討した。その結果、電解メッキ液に、さらに前記アクセラレータとして使われる化合物よりも分子量の小さい例えばグルコースを還元剤として添加した場合に、前記Ｃｕシード層１４の溶解が非常に効果的に抑制されることが見出された。
[First Embodiment]
The inventor of the present invention examined the effects of accelerators and suppressors on the above-described problem of dissolution of the Cu seed layer 14 in the research that is the basis of the present invention. As a result, it is found that the dissolution of the Cu seed layer 14 is very effectively suppressed when, for example, glucose having a molecular weight smaller than that of the compound used as the accelerator is added to the electrolytic plating solution as a reducing agent. It was issued.
以下、本発明を実施例について説明する。 Examples of the present invention will be described below.
図８は、実験に使われた電解メッキ装置１の概略的構成を、図９Ａ〜９Ｄは、本発明の発明者が行った実験の概要を示す。 FIG. 8 shows a schematic configuration of the electrolytic plating apparatus 1 used in the experiment, and FIGS. 9A to 9D show an outline of the experiment conducted by the inventor of the present invention.
最初に図８を参照する。 Reference is first made to FIG.
前記電解メッキ装置１は電解液２Ａ中にアノード２Ｂを保持する容器２を備え、前記電解液２Ａ中には被処理基板Ｗが浸漬される。 The electrolytic plating apparatus 1 includes a container 2 that holds an anode 2B in an electrolytic solution 2A, and a substrate W to be processed is immersed in the electrolytic solution 2A.
前記容器２にはタンク３が配管３Ａ，３Ｂを介して接続され、前記電解液２Ａは、前記容器２とタンク３の間を、前記配管３Ａ，３Ｂを通って循環している。 A tank 3 is connected to the container 2 via pipes 3A and 3B, and the electrolyte 2A circulates between the container 2 and the tank 3 through the pipes 3A and 3B.
さらに前記タンク３にはＶＭＳを供給するユニット４Ａと、アクセラレータを供給するユニット４Ｂと、サプレッサを供給するユニット４Ｃと、レベラを供給するユニット４Ｄと、還元剤を供給するユニット４Ｅが、それぞれのラインを介して接続されている。また前記タンク３中における電解液２Ａの濃度を測定する濃度測定器５が結合されている。さらに電解メッキ処理の際には、前記被処理基板Ｗとアノード２Ｂに直流電源ＤＣが接続される。 Further, the tank 3 includes a unit 4A for supplying VMS, a unit 4B for supplying an accelerator, a unit 4C for supplying a suppressor, a unit 4D for supplying a leveler, and a unit 4E for supplying a reducing agent. Connected through. Further, a concentration measuring device 5 for measuring the concentration of the electrolytic solution 2A in the tank 3 is coupled. Further, during the electrolytic plating process, a DC power source DC is connected to the substrate W to be processed and the anode 2B.
図９Ａを参照するに、絶縁膜２１中には配線溝あるいはビアホールを構成する凹部２２が７０ｎｍの幅および深さで形成される。さらに前記凹部２２の側壁面および底面には図９Ｂに示すように、Ｔａ膜よりなるバリアメタル膜２３が、前記凹部２２に整合した形状で、５〜６ｎｍの膜厚で形成される。さらに図９Ｃに示すように、前記バリアメタル膜２３の表面にはＣｕシード層２４が、ＰＶＤ法により、前記凹部１２に整合した形状で、４０〜１００ｎｍの膜厚で形成される。 Referring to FIG. 9A, a recess 22 constituting a wiring trench or a via hole is formed in the insulating film 21 with a width and depth of 70 nm. Further, as shown in FIG. 9B, a barrier metal film 23 made of a Ta film is formed on the side wall surface and the bottom surface of the concave portion 22 in a shape aligned with the concave portion 22 with a film thickness of 5 to 6 nm. Further, as shown in FIG. 9C, a Cu seed layer 24 is formed on the surface of the barrier metal film 23 with a film thickness of 40 to 100 nm in a shape aligned with the recess 12 by the PVD method.
さらに図９Ｄの工程において、前記Ｃｕシード層２４を電極とした電解メッキを短時間、前記電解メッキ装置１を使って典型的には１０秒間行う。これにより、前記Ｃｕシード層２４の表面にＣｕ層２５を約１０ｎｍの膜厚に形成する。このようにＣｕシード層２４の表面に薄くＣｕ層２５を形成することにより、Ｃｕシード層２４中の欠陥を、より鮮明に検出することが可能となる。 Further, in the step of FIG. 9D, electrolytic plating using the Cu seed layer 24 as an electrode is performed for a short time, typically 10 seconds, using the electrolytic plating apparatus 1. Thereby, a Cu layer 25 is formed to a thickness of about 10 nm on the surface of the Cu seed layer 24. Thus, by forming the Cu layer 25 thinly on the surface of the Cu seed layer 24, defects in the Cu seed layer 24 can be detected more clearly.
実施例１において本発明の発明者は、前記電解液２Ａとして、Ｃｕイオンを６０ｇ／Ｌの濃度で、また硫酸（Ｈ2ＳＯ4）を１０ｇ／Ｌの濃度で含み、さらに塩素（Ｃｌ）を５０ｐｐｍの濃度で含む硫酸銅水溶液をＶＭＳとして作製した。その際、実施例１ではさらに前記ＶＭＳに、アクセラレータとして化学式ＨＯ3Ｓ−ＣＨ2ＣＨ2ＣＨ2−Ｓ−Ｓ−ＣＨ2ＣＨ2ＣＨ2−ＳＯ3Ｈを有する分子量Ｍが３１０のジスルフィドプロパンスルホン酸（ＳＰＳ）を２０ｍｇ／Ｌの濃度で添加し、またサプレッサとして分子量が４００，２０００または６０００のポリエチレングリコール（ＰＥＧ）を添加し、サプレッサの重合度がそれぞれ異なった三種類の電解メッキ液を作製した。一方、実施例１の実施例では、Ｃｕ層による凹部２２の埋込には余り影響しないため、レベラは使用していない。 In Example 1, the inventor of the present invention contains, as the electrolytic solution 2A, Cu ions at a concentration of 60 g / L, sulfuric acid (H 2 SO 4 ) at a concentration of 10 g / L, and chlorine (Cl). An aqueous copper sulfate solution containing a concentration of 50 ppm was prepared as VMS. In this case, in Example 1, the VMS was further subjected to disulfide propane sulfone having a molecular weight M of 310 having the chemical formula HO 3 S—CH 2 CH 2 CH 2 —SS—CH 2 CH 2 CH 2 —SO 3 H as an accelerator. Acid (SPS) was added at a concentration of 20 mg / L, and polyethylene glycol (PEG) having a molecular weight of 400, 2000 or 6000 was added as a suppressor, and three types of electroplating solutions having different degrees of polymerization of the suppressor were prepared. did. On the other hand, in the example of Example 1, the leveler is not used because it does not affect the filling of the recess 22 with the Cu layer.
さらに実施例１においては、前記電解液２Ａに前記還元剤として、分子量が１８０のＤ（＋）グルコースを１０〜２０ｐｐｍの割合で添加している。 Furthermore, in Example 1, D (+) glucose having a molecular weight of 180 is added to the electrolytic solution 2A as the reducing agent at a rate of 10 to 20 ppm.
図１０（Ａ），（Ｂ）は、前記図８の電解メッキ装置１において前記図９Ｃの構造上にＣｕ層２５を約１０ｎｍの膜厚に形成した試料を、図９Ｄに示すように矢印の方向から観察した図を示す。ここで図１０（Ａ）の試料は、グルコースを添加しなかった対照標準を示すのに対し、図１０（Ｂ）の試料は、グルコースを添加した実施例１の試料を示している。ただし図１０（Ａ），（Ｂ）のいずれの試料でも、サプレッサとして分子量が２０００のポリエチレングリコールを、３００ｇ／Ｌの割合で添加している。 FIGS. 10A and 10B show a sample in which the Cu layer 25 is formed to a thickness of about 10 nm on the structure of FIG. 9C in the electrolytic plating apparatus 1 of FIG. The figure observed from the direction is shown. Here, the sample of FIG. 10 (A) shows a control standard to which glucose was not added, whereas the sample of FIG. 10 (B) shows the sample of Example 1 to which glucose was added. However, in both samples of FIGS. 10A and 10B, polyethylene glycol having a molecular weight of 2000 is added as a suppressor at a rate of 300 g / L.
また図１０（Ａ），（Ｂ）の実験では、前記図８の装置１において、前記被処理基板Ｗを前記電解メッキ液２Ａに浸漬する際にはバイアス電圧を印加せず、浸漬された後、５〜１０ｍＡ／ｃｍ2の電流密度で通電を行っている。メッキ液の温度は２５℃(常温：室温)に設定している。 10A and 10B, in the apparatus 1 shown in FIG. 8, when the substrate W to be processed is immersed in the electrolytic plating solution 2A, no bias voltage is applied and the substrate 1 is immersed. Energization is performed at a current density of 5 to 10 mA / cm 2 . The temperature of the plating solution is set to 25 ° C. (room temperature: room temperature).
図１０（Ａ），（Ｂ）を比較すると、グルコースを添加しなかった場合には、前記Ｃｕシード層２４の溶解が、先に図４（Ａ）〜（Ｃ）で説明したのと同様に生じているのに対し、グルコースを添加することにより、かかるＣｕシード層２４の溶解が完全に止まっていることがわかる。 Comparing FIGS. 10A and 10B, when glucose is not added, the dissolution of the Cu seed layer 24 is the same as that described above with reference to FIGS. On the other hand, it can be seen that the dissolution of the Cu seed layer 24 is completely stopped by adding glucose.
図１０（Ａ），（Ｂ）の結果は、Ｃｕシード層の溶解について、以下のメカニズムを示唆している。 The results shown in FIGS. 10A and 10B suggest the following mechanism for dissolution of the Cu seed layer.
図１１Ａに概略的に示すように、電解メッキ液２Ａ中にグルコースなどの還元剤が含まれてない場合、電解メッキ液２Ａ中の溶存酸素によりＣｕシード層２４が酸化され、形成されたＣｕＯあるいはＣｕ2Ｏなどの銅酸化物が、電解メッキ液２Ａにより溶解される。その際、前記電解メッキ液２Ａにアクセラレータが含まれていると、前記Ｃｕシード層２４の酸化が促進され、結果として、Ｃｕシード層２４の溶解が促進される。 As schematically shown in FIG. 11A, when the reducing agent such as glucose is not contained in the electroplating solution 2A, the Cu seed layer 24 is oxidized by the dissolved oxygen in the electroplating solution 2A. Copper oxide such as Cu 2 O is dissolved by the electrolytic plating solution 2A. At this time, if the electrolytic plating solution 2A contains an accelerator, the oxidation of the Cu seed layer 24 is promoted, and as a result, the dissolution of the Cu seed layer 24 is promoted.
ところが電解メッキ液２Ａ中にグルコースなどの還元剤が存在する場合、図１１Ｂに概略的に示すように、電解メッキ液中の溶存酸素により形成された銅酸化物は直ちにＣｕに還元され、このため、電解メッキ液２Ａ中にアクセラレータが含まれていても、Ｃｕシード層２４の溶解が抑制される。 However, when a reducing agent such as glucose is present in the electrolytic plating solution 2A, as schematically shown in FIG. 11B, the copper oxide formed by dissolved oxygen in the electrolytic plating solution is immediately reduced to Cu. Even if an accelerator is contained in the electrolytic plating solution 2A, dissolution of the Cu seed layer 24 is suppressed.
このようなメカニズムから考えて、前記還元剤はグルコースに限定されるものではなく、アルデヒド基あるいはケトン基を含み還元作用を示す糖類、アルデヒド基類、ケトン基類であってもよいことが考えられる。 Considering such a mechanism, the reducing agent is not limited to glucose, but may be a saccharide, aldehyde group, or ketone group that contains an aldehyde group or a ketone group and exhibits a reducing action. .
そこで、前記図１１Ａ，１１Ｂの考察からは、前記電解メッキ液２２Ａ中に、アクセラレータに加えて還元剤を添加することで、Ｃｕシード層２４の電解メッキ液による溶解を抑制することが考えられる。 Therefore, from the consideration of FIGS. 11A and 11B, it is conceivable to suppress dissolution of the Cu seed layer 24 by the electrolytic plating solution by adding a reducing agent to the electrolytic plating solution 22A in addition to the accelerator.
しかし、微細な、例えば図１２に示す最小線幅Ｗが７０ｎｍ以下の凹部２２をＣｕ層の電解メッキにより充填するような場合を考えると、上に説明したメカニズムでは、前記還元剤は、アクセラレータよりも前記凹部２２の破線で囲んだ底部２２Ａに、同等か、より高い効率で輸送されることが望ましい。このためには、前記還元剤は、アクセラレータと同等、あるいはそれ以下の分子量を有する化合物であることが望ましいことになる。なお図１２の例では、前記絶縁膜２１の下には、バリアメタル膜３２を介して、下層の絶縁膜３１が形成されている。本実施例で使われているアクセラレータＳＰＳは、約３１０の分子量を有している。このため、前記還元剤は、例えば３００以下の分子量を有するのが望ましい。グルコースは、約１８０の分子量を有しており、上記の条件を満たしている。 However, considering the case where a fine recess 22 having a minimum line width W of 70 nm or less as shown in FIG. 12, for example, is filled by electrolytic plating of a Cu layer, the reducing agent is less than the accelerator by the mechanism described above. Also, it is desirable to transport the bottom portion 22A surrounded by the broken line of the concave portion 22 with the same or higher efficiency. For this purpose, the reducing agent is desirably a compound having a molecular weight equivalent to or lower than that of the accelerator. In the example of FIG. 12, a lower insulating film 31 is formed under the insulating film 21 with a barrier metal film 32 interposed. The accelerator SPS used in this example has a molecular weight of about 310. For this reason, it is desirable that the reducing agent has a molecular weight of, for example, 300 or less. Glucose has a molecular weight of about 180 and meets the above conditions.
このようなアルデヒド基あるいはケトン基を有し、３００以下の分子量を有する還元剤としては、分子量が１８０のグルコースの他に、分子量が９０のグリセルアルデヒド、分子量が１２０のエリトロース、分子量が１２０のトレオース、分子量が１５０のリボース、分子量が１５０のアラビノース、分子量が１５０のキシロース、分子量が１５０のリキソース、分子量が１８０のアロース、分子量が１８０のアルトロース、分子量が１８０のマンノース、分子量が１８０のグロース、分子量が１８０のイドース、分子量が１８０のガラクトース、分子量が１８０のタロースなどの単糖類が挙げられる。 As a reducing agent having such an aldehyde group or ketone group and having a molecular weight of 300 or less, in addition to glucose having a molecular weight of 180, glyceraldehyde having a molecular weight of 90, erythrose having a molecular weight of 120, and having a molecular weight of 120 Threose, arabinose with a molecular weight of 150, arabinose with a molecular weight of 150, xylose with a molecular weight of 150, lyxose with a molecular weight of 150, allose with a molecular weight of 180, altrose with a molecular weight of 180, mannose with a molecular weight of 180, growth with a molecular weight of 180 Monosaccharides such as idose having a molecular weight of 180, galactose having a molecular weight of 180, and talose having a molecular weight of 180.
さらに前記還元剤としては、分子量が３０のホルムアルデヒド、分子量が４４のアセトアルデヒド、分子量が５８のプロピオンアルデヒド、分子量が５６のビニルアルデヒド、分子量が１０６のベンズアルデヒド、分子量が１３２のシンナムアルデヒド、分子量が１５０のペリルアルデヒドなどのアルデヒド基類、さらに分子量が５９のアセトン、分子量が７２のメチルエチルケトン、分子量が８６のジエチルケトンなどのケトン基類が挙げられる。 Furthermore, the reducing agent includes formaldehyde having a molecular weight of 30, acetaldehyde having a molecular weight of 44, propionaldehyde having a molecular weight of 58, vinylaldehyde having a molecular weight of 56, benzaldehyde having a molecular weight of 106, cinnamaldehyde having a molecular weight of 132, and having a molecular weight of 150. Examples include aldehyde groups such as peryl aldehyde, and ketone groups such as acetone having a molecular weight of 59, methyl ethyl ketone having a molecular weight of 72, and diethyl ketone having a molecular weight of 86.
特にアクセラレータとして、ＳＰＳの代わりに分子量が１５５のメルカプトプロパンスルホン酸（ＭＰＳ）を使うような場合には、上記の分子量が１５５以下の還元剤を使うことにより、先に説明したのと同様な効果を得ることが可能である。 In particular, when an accelerator uses mercaptopropanesulfonic acid (MPS) having a molecular weight of 155 instead of SPS, the same effect as described above can be obtained by using a reducing agent having a molecular weight of 155 or less. It is possible to obtain
次に、本発明の発明者は、上記還元剤の作用・効果を確認するため、電解メッキ液２Ａに、前記グルコースの代わりに、還元性を有さないポリエチレングリコールを、様々な分子量（４００，２０００，６０００）および濃度（３００ｍｇ／Ｌ，３０００ｍｇ／Ｌ）で添加し、Ｃｕシード層２４の溶解抑制効果が生じるか否かを、先の図１０（Ａ），（Ｂ）の実験と同じ条件での実験により検討した。その結果を図１３に示す。 Next, in order to confirm the action / effect of the reducing agent, the inventor of the present invention uses polyethylene glycol having no reducing property instead of glucose as an electroplating solution 2A with various molecular weights (400, 2000, 6000) and concentrations (300 mg / L, 3000 mg / L), whether or not the dissolution suppression effect of the Cu seed layer 24 occurs is the same as the experiment of FIGS. 10 (A) and (B). It was examined by experiment. The result is shown in FIG.
図１３を参照するに、いずれの場合においても、前記Ｃｕシード層２４に顕著な溶解が生じているのがわかる。 Referring to FIG. 13, it can be seen that remarkable dissolution occurs in the Cu seed layer 24 in any case.
図１３より、単にアクセラレータの分子量よりも小さい分子量の添加剤を電解メッキ液２Ａに添加しても、その添加剤が還元作用を示さないならば、先に図１０（Ａ），（Ｂ）で得られたＣｕシード層２４の溶解抑制効果は得られないことが結論される。 From FIG. 13, if an additive having a molecular weight smaller than the molecular weight of the accelerator is simply added to the electroplating solution 2A and the additive does not exhibit a reducing action, then in FIG. 10 (A), (B) It is concluded that the dissolution suppressing effect of the obtained Cu seed layer 24 cannot be obtained.
さらに本発明の発明者は、上記還元剤の作用・効果を確認するため、サプレッサとして分子量が２０００あるいは６０００のポリエチレングリコールを使い、さらに還元剤の代わりに分子量が２００のポリエチレングリコールを添加した電解メッキ液２Ａを使い、Ｃｕシード層２４の溶解抑制効果が生じるか否かを、先の図１０（Ａ），（Ｂ）の実験と同じ条件での実験により検討した。その結果を図１４に示す。 Furthermore, the inventor of the present invention uses electrolytic glycol having a molecular weight of 2000 or 6000 as a suppressor and further adding polyethylene glycol having a molecular weight of 200 in place of the reducing agent in order to confirm the action / effect of the reducing agent. Whether or not the dissolution suppression effect of the Cu seed layer 24 occurs using the liquid 2A was examined by an experiment under the same conditions as those in the previous experiments of FIGS. The result is shown in FIG.
図１４中、（Ａ）は前記分子量２００のポリエチレングリコールを添加しない対照標準を、（Ｂ）は、前記分子量２００のポリエチレングリコールを添加した例を示す。 In FIG. 14, (A) shows a control standard in which polyethylene glycol having a molecular weight of 200 is not added, and (B) shows an example in which polyethylene glycol having a molecular weight of 200 is added.
図１０（Ａ），（Ｂ）を参照するに、分子量２００のポリエチレングリコールを添加しても、Ｃｕシード層２４には穴が形成されており、電解メッキ液による溶解を十分に抑制することができないことを示している。 Referring to FIGS. 10A and 10B, even when polyethylene glycol having a molecular weight of 200 is added, a hole is formed in the Cu seed layer 24, and dissolution by the electrolytic plating solution can be sufficiently suppressed. Indicates that it is not possible.
以上より、アクセラレータを添加された電解メッキ液によるＣｕシード層の溶解の問題は、前記電解メッキ液にさらに還元剤を添加し、その際、前記還元剤として、前記アクセラレータの分子量以下の分子量のものを選んで使うことにより、解決できるとの知見が示された。 From the above, the problem of dissolution of the Cu seed layer by the electrolytic plating solution to which the accelerator is added is that a reducing agent is further added to the electrolytic plating solution, and the reducing agent has a molecular weight equal to or lower than the molecular weight of the accelerator. The knowledge that it can be solved by selecting and using was shown.
なお、このように電解メッキ液に還元剤を添加して、例えば図９Ｄの電解メッキ工程を、図８の電解メッキ装置１を使って行う場合、従来Ｃｕシード層２４の溶解を抑制するために行われていた、電解メッキ液２Ａへの浸漬前の被処理基板Ｗに電圧印加を行うことが必要なくなる。すなわち、前記被処理基板Ｗへの通電を、前記電解メッキ液２Ａに被処理基板Ｗが浸漬された後で開始することが可能となる。その結果、前記凹部２２のＣｕ層２５による充填を最適な電流条件下で行うことが可能となる。その結果、最小線幅が７０ｎｍ以下の微細なビアホールは配線溝を、図２で示したようなボトムアッププロセスにより、欠陥なく形成することが可能となる。 In addition, when a reducing agent is added to the electrolytic plating solution in this way, for example, when the electrolytic plating process of FIG. 9D is performed using the electrolytic plating apparatus 1 of FIG. 8, in order to suppress dissolution of the conventional Cu seed layer 24, It is not necessary to apply a voltage to the substrate W to be processed before being immersed in the electrolytic plating solution 2A. That is, energization of the substrate to be processed W can be started after the substrate to be processed W is immersed in the electrolytic plating solution 2A. As a result, the recess 22 can be filled with the Cu layer 25 under optimum current conditions. As a result, a fine via hole having a minimum line width of 70 nm or less can be formed without a defect by a bottom-up process as shown in FIG.
なお、本実施例の電解メッキ液２Ａにおいて、硫酸銅を溶解する溶媒は水に限定されるものではなく、他の極性溶媒、例えばメタノール、エタノールなどのアルコール類、エチレンカーボネート、プロピレンカーボネートなどの環状カーボネート類、ジメチルカーボネート、エチルメチルカーボネート、ジエチルカーボネートなどの直鎖状カーボネート類、またはこれらの混合溶媒を使うことも可能である。
［第２の実施形態］
図１５Ａ〜１５Ｅは、本発明の第２の実施形態によるＣｕ配線パターンの形成方法を示す。
In the electroplating solution 2A of the present embodiment, the solvent for dissolving copper sulfate is not limited to water, and other polar solvents, for example, alcohols such as methanol and ethanol, cyclics such as ethylene carbonate and propylene carbonate, etc. It is also possible to use carbonates, linear carbonates such as dimethyl carbonate, ethyl methyl carbonate, and diethyl carbonate, or a mixed solvent thereof.
[Second Embodiment]
15A to 15E show a method for forming a Cu wiring pattern according to the second embodiment of the present invention.
図１５Ａを参照する。 Reference is made to FIG. 15A.
絶縁膜４１中には配線溝あるいはビアホールを構成する凹部４２が７０ｎｍの幅および深さで形成される。前記凹部４２の側壁面および底面には図１５Ｂに示すように、Ｔａ膜よりなるバリアメタル膜４３が、前記凹部４２に整合した形状で、例えば５〜６ｎｍの膜厚で形成される。さらに図１０Ｃに示すように、前記バリアメタル膜４３の表面にはＣｕシード層４４が、ＰＶＤ法により、前記凹部４２に整合した形状で、４０〜１００ｎｍの膜厚で形成される。 In the insulating film 41, a recess 42 constituting a wiring groove or via hole is formed with a width and depth of 70 nm. As shown in FIG. 15B, a barrier metal film 43 made of a Ta film is formed on the sidewall surface and the bottom surface of the recess 42 in a shape aligned with the recess 42, for example, with a film thickness of 5 to 6 nm. Further, as shown in FIG. 10C, a Cu seed layer 44 is formed on the surface of the barrier metal film 43 with a thickness of 40 to 100 nm in a shape aligned with the recess 42 by the PVD method.
さらに図１５Ｄの工程において、前記Ｃｕシード層４４を電極とした電解メッキを、前記電解メッキ装置１において行い、前記Ｃｕシード層２４の表面から前記凹部２２をＣｕ層２５により、ボトムアップ充填する。その際、前記電解メッキ液２Ａとして、先の実施形態で説明したように、硫酸銅水溶液にアクセラレータとしてＳＰＳを、サプレッサとしてポリエチレングリコールを添加し、さらに還元剤としてグルコースを添加したものを使う。 Further, in the step of FIG. 15D, electrolytic plating using the Cu seed layer 44 as an electrode is performed in the electrolytic plating apparatus 1, and the concave portion 22 is bottom-up filled with the Cu layer 25 from the surface of the Cu seed layer 24. At that time, as described in the previous embodiment, the electrolytic plating solution 2A is a solution in which SPS is added as an accelerator to a copper sulfate aqueous solution, polyethylene glycol is added as a suppressor, and glucose is added as a reducing agent.
さらに図１５Ｅの工程において、前記層間絶縁膜４１表面の不要なＣｕ層４５をＣＭＰ法により除去することにより、ボイドの少ない、従ってストレスマイグレーションやエレクトロマイグレーションに対する耐性の高いＣｕ配線パターン４５Ａが得られる。 Further, in the step of FIG. 15E, the unnecessary Cu layer 45 on the surface of the interlayer insulating film 41 is removed by the CMP method, thereby obtaining a Cu wiring pattern 45A with few voids and hence high resistance to stress migration and electromigration.
本実施形態では、電解メッキ液２Ａにグルコースが還元剤として添加されている。このため、電解メッキ液２ＡにＳＰＳなどのアクセラレータが添加さいれていてもＣｕシード層４４の溶解が抑制される。その結果、図１５Ｄの電解メッキ工程において前記凹部４２をＣｕ層４５により、ボトムアップ充填することができ、Ｃｕ配線パターン４５Ａ中のボイドなどの欠陥発生を効果的に抑制することができる。 In the present embodiment, glucose is added as a reducing agent to the electrolytic plating solution 2A. For this reason, even if an accelerator such as SPS is added to the electrolytic plating solution 2A, dissolution of the Cu seed layer 44 is suppressed. As a result, the recess 42 can be bottom-up filled with the Cu layer 45 in the electrolytic plating step of FIG. 15D, and the occurrence of defects such as voids in the Cu wiring pattern 45A can be effectively suppressed.
また先に説明したように、図１５Ｄの電解メッキ工程を、図８の電解メッキ装置１を使って行う場合、従来Ｃｕシード層４４の溶解を抑制するために行われていた、電解メッキ液２Ａへの浸漬前の被処理基板Ｗに電圧印加を行うことが必要なくなる。すなわち、前記被処理基板Ｗへの通電を、前記電解メッキ液２Ａに被処理基板Ｗが浸漬された後で開始することが可能となる。その結果、前記凹部４２のＣｕ層４５による充填を最適な電流条件下で行うことが可能となる。よって、最小線幅が７０ｎｍ以下の微細なビアホールは配線溝を、図２で示したようなボトムアッププロセスにより、欠陥なく形成することが可能となる。 Further, as described above, when the electrolytic plating process of FIG. 15D is performed using the electrolytic plating apparatus 1 of FIG. 8, the electrolytic plating solution 2A, which has been conventionally performed to suppress dissolution of the Cu seed layer 44, is performed. It is not necessary to apply a voltage to the substrate W to be processed before being immersed in the substrate. That is, energization of the substrate to be processed W can be started after the substrate to be processed W is immersed in the electrolytic plating solution 2A. As a result, the recess 42 can be filled with the Cu layer 45 under optimum current conditions. Therefore, a fine via hole having a minimum line width of 70 nm or less can form a wiring groove without a defect by a bottom-up process as shown in FIG.
なお、本実施形態では、前記電解メッキ液２Ａに、必要に応じて例えばＡＴＭＩ社より商品名Viaform Levelerで市販されているレベラを添加してもよい。
［第３の実施形態］
次に、本発明の第３の実施形態による多層配線構造を有する半導体装置の製造工程を、図１６Ａ〜図１６Ｌを参照しながら説明する。
In the present embodiment, for example, a leveler commercially available from ATMI under the trade name Viaform Leveler may be added to the electrolytic plating solution 2A as necessary.
[Third Embodiment]
Next, a process for manufacturing a semiconductor device having a multilayer wiring structure according to the third embodiment of the present invention will be described with reference to FIGS. 16A to 16L.
図１６Ａを参照するに、シリコン基板（図示せず）上の絶縁膜３０１上にはＳｉＮ膜３０２を介してＳｉＯ2などよりなる層間絶縁膜３０３が形成されている。前記層間絶縁膜３０３上には、所望の配線パターンに対応したレジストパターンＲ１が形成されている。 Referring to FIG. 16A, an interlayer insulating film 303 made of SiO 2 or the like is formed on an insulating film 301 on a silicon substrate (not shown) through a SiN film 302. A resist pattern R1 corresponding to a desired wiring pattern is formed on the interlayer insulating film 303.
次に図１６Ｂの工程において前記層間絶縁膜３０３が前記レジストパターンＲ１をマスクにパターニングされる。その結果、前記層間絶縁膜３０３中には所望の配線パターニングに対応した配線溝が形成される。さらにこのようにパターニングされた層間絶縁膜３０３をＴａバリアメタル膜３０４で覆った後、前記図１５Ａ〜１５Ｄの工程を実行する。これにより銅層３０５が、前記配線溝を充填するように、電解めっき法により形成される。この電解メッキ法では、硫酸銅水溶液にアクセラレータとしてＳＰＳを、サプレッサとしてポリエチレングリコールを、還元剤としてグルコースを添加した電解メッキ液を使う。 Next, in the step of FIG. 16B, the interlayer insulating film 303 is patterned using the resist pattern R1 as a mask. As a result, a wiring trench corresponding to desired wiring patterning is formed in the interlayer insulating film 303. Further, after covering the interlayer insulating film 303 thus patterned with the Ta barrier metal film 304, the steps of FIGS. 15A to 15D are performed. Thus, the copper layer 305 is formed by electrolytic plating so as to fill the wiring groove. In this electrolytic plating method, an electrolytic plating solution is used in which SPS is added as an accelerator to a copper sulfate aqueous solution, polyethylene glycol is added as a suppressor, and glucose is added as a reducing agent.
さらに図１６Ｃの工程において前記銅層３０５およびその下のバリアメタル膜３０４が、前記層間絶縁膜３０３の表面が露出するまでＣＭＰ法により研磨・除去される。さらにこのようにして形成された構造上にＳｉＮバリア膜３０５を介してＳｉＯ2などよりなる次の層間絶縁膜３０６が形成される。 Further, in the step of FIG. 16C, the copper layer 305 and the underlying barrier metal film 304 are polished and removed by CMP until the surface of the interlayer insulating film 303 is exposed. Further, the next interlayer insulating film 306 made of SiO 2 or the like is formed on the structure thus formed via the SiN barrier film 305.
図１６Ｃの工程ではさらに前記層間絶縁膜３０６上にＳｉＮバリア膜３０７を介してＳｉＯ2などよりなる次の層間絶縁膜３０８が形成されている。さらに前記層間絶縁膜３０８上には所望のコンタクトホールに対応したレジストパターンＲ２が形成されている。 In the step of FIG. 16C, a next interlayer insulating film 308 made of SiO 2 or the like is further formed on the interlayer insulating film 306 via a SiN barrier film 307. Further, a resist pattern R2 corresponding to a desired contact hole is formed on the interlayer insulating film 308.
次に図１６Ｄの工程において前記レジストパターンＲ２をマスクに前記層間絶縁膜３０８，バリア膜３０７および層間絶縁膜３０６を順次パターニングしてコンタクトホール３０８Ｃを前記ＳｉＮバリア膜３０５が低部において露出するように形成する。その後、非感光性樹脂膜を塗布することにより、前記コンタクトホール３０８Ｃを前記樹脂膜により充填する。さらに前記層間絶縁膜３０８上の樹脂膜を溶解除去することにより、前記コンタクトホール３０８Ｃ中に樹脂保護部３０８Ｒを残す。 Next, in the step of FIG. 16D, the interlayer insulating film 308, the barrier film 307, and the interlayer insulating film 306 are sequentially patterned using the resist pattern R2 as a mask so that the contact hole 308C is exposed in the lower portion of the SiN barrier film 305. Form. Then, the contact hole 308C is filled with the resin film by applying a non-photosensitive resin film. Further, the resin film on the interlayer insulating film 308 is dissolved and removed, thereby leaving the resin protection portion 308R in the contact hole 308C.
さらに図１６Ｄの工程では、前記層間絶縁膜３０８上に、前記層間絶縁膜３０８中に形成したい配線溝に対応したレジストパターンＲ３を形成する。 Further, in the step of FIG. 16D, a resist pattern R3 corresponding to a wiring groove to be formed in the interlayer insulating film 308 is formed on the interlayer insulating film 308.
次に図１６Ｅの工程において前記樹脂保護部３０８Ｒによりコンタクトホール３０８Ｃの内壁面を保護した状態で前記レジストパターンＲ３をマスクに前記層間絶縁膜３０８を前記ＳｉＮバリア膜３０７が露出するまでパターニングする。これにより、前記層間絶縁膜３０８中に所望の配線溝３０８Ｇを形成する。 Next, in the step of FIG. 16E, the interlayer insulating film 308 is patterned using the resist pattern R3 as a mask until the SiN barrier film 307 is exposed, with the resin protective portion 308R protecting the inner wall surface of the contact hole 308C. Thus, a desired wiring trench 308G is formed in the interlayer insulating film 308.
さらに図１６Ｅの工程では前記層間絶縁膜３０８のパターニングの後、前記樹脂保護部３０８Ｒをアッシングプロセスにより除去する。 Further, in the step of FIG. 16E, after the patterning of the interlayer insulating film 308, the resin protection part 308R is removed by an ashing process.
さらに図１６Ｆの工程で、前記層間絶縁膜３０８を自己整合マスクに前記ＳｉＮバリア膜３０７および３０５を、それぞれ前記配線溝３０８Ｇおよびコンタクトホール３０８Ｃの底部から除去する。さらにこのようにして得られた構造の表面をＴａバリアメタル膜３０９で覆った後、前記コンタクトホール３０８Ｃおよび配線溝３０８Ｇを充填するように銅層３１０を、先の図１５Ａ〜１５Ｄの工程を実行する。これにより、硫酸銅水溶液にアクセラレータとしてＳＰＳを、サプレッサとしてポリエチレングリコールを、還元剤としてグルコースを添加した電解メッキ液を使った電解めっき法により形成する。 Further, in the step of FIG. 16F, the SiN barrier films 307 and 305 are removed from the bottoms of the wiring trench 308G and the contact hole 308C, respectively, using the interlayer insulating film 308 as a self-alignment mask. Further, after covering the surface of the structure thus obtained with a Ta barrier metal film 309, the copper layer 310 is filled with the contact hole 308C and the wiring groove 308G, and the steps of FIGS. To do. Thereby, it forms by the electrolytic plating method using the electrolytic plating liquid which added SPS as an accelerator, polyethylene glycol as a suppressor, and glucose as a reducing agent in copper sulfate aqueous solution.
次に図１６Ｇの工程において図１６Ｆの銅層３１０およびその下のＴａバリアメタル膜３０９を、前記層間絶縁膜３０８の表面が露出するまでＣＭＰ法により除去する。さらにこのようにして得られた構造上にＳｉＮバリア膜３１１とＳｉＯ2などよりなる層間絶縁膜３１２を形成する。 Next, in the step of FIG. 16G, the copper layer 310 and the Ta barrier metal film 309 thereunder are removed by CMP until the surface of the interlayer insulating film 308 is exposed. Further, an SiN barrier film 311 and an interlayer insulating film 312 made of SiO 2 or the like are formed on the structure thus obtained.
さらに図１６Ｇの工程では前記層間絶縁膜３１２上に、前記層間絶縁膜３１２中に形成したいビアホールに対応したレジストパターンＲ４が形成されている。 Further, in the step of FIG. 16G, a resist pattern R4 corresponding to a via hole to be formed in the interlayer insulating film 312 is formed on the interlayer insulating film 312.
さらに図１６Ｈの工程において前記層間絶縁膜３１２およびその下のＳｉＮバリア膜３１１が前記レジストパターンＲ４をマスクにパターニングされる。その結果、前記層間絶縁膜３１２中に所望のビアホール３１２Ｖが形成される。 Further, in the step of FIG. 16H, the interlayer insulating film 312 and the SiN barrier film 311 therebelow are patterned using the resist pattern R4 as a mask. As a result, a desired via hole 312V is formed in the interlayer insulating film 312.
さらに図１６Ｉの工程において、前記図１６Ｈの構造に、ＴａＮ膜よりなるバリアメタル層３１３が、前記層間絶縁膜３１２上に前記ビアホール３１２Ｖの側壁面および底面を連続して覆うように、反応性スパッタにより形成される。さらに前記ＴａＮバリアメタル膜３１３上にＴｉＮバリアメタル膜３１４がやはり反応性スパッタにより形成される。さらに図１６Ｊの工程において前記図１６Ｉの構造上にタングステン膜３１５をＣＶＤ法により、前記タングステン膜３１５が前記ビアホール３１２Ｖを充填するように形成する。 Further, in the step of FIG. 16I, in the structure of FIG. 16H, reactive sputtering is performed so that a barrier metal layer 313 made of a TaN film continuously covers the side wall surface and the bottom surface of the via hole 312V on the interlayer insulating film 312. It is formed by. Further, a TiN barrier metal film 314 is formed on the TaN barrier metal film 313 by reactive sputtering. Further, in the process of FIG. 16J, a tungsten film 315 is formed on the structure of FIG. 16I by CVD so that the tungsten film 315 fills the via hole 312V.
さらに図１６（Ｋ）の工程において前記タングステン膜３１５およびその下のＴｉＮ膜３１４、ＴａＮ３１３を前記層間絶縁膜３１２の表面が露出するまでＣＭＰ法により研磨・除去し、前記ビアホール３１２Ｖ中にタングステンビアプラグ３１５Ｗを形成する。 Further, in the step of FIG. 16K, the tungsten film 315 and the underlying TiN film 314 and TaN 313 are polished and removed by CMP until the surface of the interlayer insulating film 312 is exposed, and a tungsten via plug is inserted into the via hole 312V. 315W is formed.
さらに図１６Ｋの工程では前記層間絶縁膜３１２上にＴｉＮバリアメタル膜３１６ａを介してアルミニウムあるいはアルミニウム−銅合金よりなる導体膜３１６ｂを形成する。さらに前記導体膜３１６ｂ上に別のＴｉＮバリアメタル膜３１６ｃを形成する。前記導体膜３１６ｂは、前記ＴｉＮバリアメタル膜３１６ａおよび３１６ｃとともに、配線層３１６を形成する。 16K, a conductor film 316b made of aluminum or an aluminum-copper alloy is formed on the interlayer insulating film 312 via a TiN barrier metal film 316a. Further, another TiN barrier metal film 316c is formed on the conductor film 316b. The conductor film 316b forms a wiring layer 316 together with the TiN barrier metal films 316a and 316c.
図１６Ｋの状態では、さらに形成したい配線パターンに対応したレジストパターンＲ５が前記配線層３１６上に形成されている。さらに図１６Ｌの工程において前記配線層３１６が前記レジストパターンＲ５をマスクにドライエッチング等によりパターニングされ、配線パターン３１６Ａ，３１６Ｂが、前記タングステンプラグ３１５Ｗ上に形成される。 In the state of FIG. 16K, a resist pattern R5 corresponding to a wiring pattern to be further formed is formed on the wiring layer 316. Further, in the step of FIG. 16L, the wiring layer 316 is patterned by dry etching or the like using the resist pattern R5 as a mask, and wiring patterns 316A and 316B are formed on the tungsten plug 315W.
さらに図１６Ｌの工程では、前記層間絶縁膜３１２上に前記配線パターン３１６Ａ，３１６Ｂを覆うようにＳｉＯ2などの層間絶縁膜３１７が堆積され、前記層間絶縁膜３１７の表面にはＳｉＮなどのパッシベーション膜３１８が形成されている。 16L, an interlayer insulating film 317 such as SiO 2 is deposited on the interlayer insulating film 312 so as to cover the wiring patterns 316A and 316B, and a passivation film such as SiN is formed on the surface of the interlayer insulating film 317. 318 is formed.
本実施形態においては、前記図１６Ｂあるいは図１６ＦのＣｕ層３０５あるいは３１０の電解メッキ工程を、先に図１５Ａ〜１５Ｄで説明したように硫酸銅水溶液よりなり、アクセラレータとしてＳＰＳを、サプレッサとしてポリエチレングリコールを添加され、さらに還元剤としてグルコースを添加した電解メッキ液を使って実行する。これにより、前記Ｃｕ層３０５あるいは３１０により配線溝を、図示していないＣｕシード層を溶解することなくボトムアップ充填することができる。その結果、ボイドなどの欠陥の発生を効果的に抑制することができる。 In this embodiment, the electrolytic plating process of the Cu layer 305 or 310 of FIG. 16B or FIG. 16F is made of an aqueous copper sulfate solution as described in FIGS. 15A to 15D, and SPS is used as an accelerator and polyethylene glycol is used as a suppressor. And using an electroplating solution to which glucose is further added as a reducing agent. As a result, the wiring layer can be bottom-up filled with the Cu layer 305 or 310 without dissolving a Cu seed layer (not shown). As a result, the occurrence of defects such as voids can be effectively suppressed.
本実施形態においても、図１６Ｂあるいは図１６Ｆの電解メッキ工程を、図８の電解メッキ装置１を使って行う場合、従来Ｃｕシード層の溶解を抑制するために行われていた、電解メッキ液２Ａへの浸漬前の被処理基板Ｗに電圧印加を行うことが必要なくなる。このため、前記被処理基板Ｗへの通電を、前記電解メッキ液２Ａに被処理基板Ｗが浸漬された後で開始することが可能となる。その結果、前記凹部のＣｕ層３０５あるいは３１０による充填を最適な電流条件下で行うことが可能となる。これにより、最小線幅が７０ｎｍ以下の微細なビアホールは配線溝を、図２で示したようなボトムアッププロセスにより、欠陥なく形成することが可能となる。
［第４の実施形態］
図１７は、このようにして形成された多層配線構造を有する本発明の第４の実施形態による半導体装置の構成を示す図である。
Also in this embodiment, when the electrolytic plating process of FIG. 16B or FIG. 16F is performed using the electrolytic plating apparatus 1 of FIG. 8, the electrolytic plating solution 2A, which has been conventionally performed to suppress dissolution of the Cu seed layer, is performed. It is not necessary to apply a voltage to the substrate W to be processed before being immersed in the substrate. For this reason, energization to the substrate W to be processed can be started after the substrate W to be processed is immersed in the electrolytic plating solution 2A. As a result, the recess can be filled with the Cu layer 305 or 310 under optimum current conditions. As a result, a fine via hole having a minimum line width of 70 nm or less can be formed without a defect by a bottom-up process as shown in FIG.
[Fourth Embodiment]
FIG. 17 is a diagram showing a configuration of a semiconductor device according to the fourth embodiment of the present invention having the multilayer wiring structure formed as described above.
図１７を参照するに、シリコン基板４０１上にはＳＴＩ構造４０２により素子領域４０１Ａが画成されている。前記素子領域４０１Ａ中には前記シリコン基板４０１上にゲート電極４０３がゲート絶縁膜４０３Ａを介して形成されている。 Referring to FIG. 17, an element region 401 </ b> A is defined on a silicon substrate 401 by an STI structure 402. In the element region 401A, a gate electrode 403 is formed on the silicon substrate 401 via a gate insulating film 403A.
前記ゲート電極４０３の両側壁面上には側壁絶縁膜が形成されている。さらに前記シリコン基板４０１中には前記ゲート電極４０３の両側にＬＤＤ領域４０１ａ，４０１ｂが形成されている。また前記シリコン基板４０１中には前記側壁絶縁膜の外側にソース領域あるいはドレイン領域を形成する拡散領域４０１ｃ、４０１ｄが形成されている。また前記シリコン基板４０１の表面は、前記ゲート電極４０３およびその側壁絶縁膜の形成部分を除き、ＳｉＮ膜４０４により一様に覆われている。 Sidewall insulating films are formed on both side walls of the gate electrode 403. Further, LDD regions 401 a and 401 b are formed on both sides of the gate electrode 403 in the silicon substrate 401. In the silicon substrate 401, diffusion regions 401c and 401d for forming a source region or a drain region are formed outside the sidewall insulating film. The surface of the silicon substrate 401 is uniformly covered with a SiN film 404 except for the gate electrode 403 and the side wall insulating film formation portion.
さらに前記ＳｉＮ膜４０４上には前記ゲート電極４０３および側壁絶縁膜を覆うようにＳｉＯ2などよりなる層間絶縁膜４０５が形成されている。前記層間絶縁膜４０５中には前記拡散領域４０１ｃ，４０１ｄを露出するコンタクトホール４０５Ａ，４０５Ｂが形成されている。 Further, an interlayer insulating film 405 made of SiO 2 or the like is formed on the SiN film 404 so as to cover the gate electrode 403 and the sidewall insulating film. Contact holes 405A and 405B exposing the diffusion regions 401c and 401d are formed in the interlayer insulating film 405.
前記コンタクトホール４０５Ａ，４０５Ｂの側壁面および底面はＴａＮ膜およびＴｉＮ膜を積層したバリアメタル膜４０６により覆われている。さらに前記コンタクトホール４０５Ａ，４０５Ｂは前記バリアメタル膜を介してタングステンプラグ４０７により充填されている。 Side wall surfaces and bottom surfaces of the contact holes 405A and 405B are covered with a barrier metal film 406 in which a TaN film and a TiN film are laminated. Further, the contact holes 405A and 405B are filled with a tungsten plug 407 through the barrier metal film.
さらに前記層間絶縁膜４０５上には先の実施例で説明したようなダマシン法あるいはデュアルダマシン法により、層間絶縁膜中に銅配線パターンが埋め込まれた銅配線構造４０８，４０９，４１０が順次形成されている。前記銅配線構造４１０上には層間絶縁膜４１１中にＴａＮ膜とＴｉＮ膜とを積層した導電性窒化物膜よりなるバリアメタル膜４１２で側壁面および底面が連続的に覆われたビアホール中に、タングステンよりなる導電性プラグ４１３が形成されている。 Further, copper wiring structures 408, 409, and 410 in which a copper wiring pattern is embedded in the interlayer insulating film are sequentially formed on the interlayer insulating film 405 by the damascene method or the dual damascene method as described in the previous embodiment. ing. On the copper wiring structure 410, in a via hole in which a side wall surface and a bottom surface are continuously covered with a barrier metal film 412 made of a conductive nitride film in which a TaN film and a TiN film are stacked in an interlayer insulating film 411, A conductive plug 413 made of tungsten is formed.
さらに前記層間絶縁膜４１１上にはアルミニウムあるいはアルミニウム合金よりなる導体膜をＴｉＮバリアメタル膜で狭持した構成の配線パターン４１４Ａ，４１４Ｂが形成されておいる。さらに前記層間絶縁膜４１１上には前記配線パターン４１４Ａ，４１４Ｂを覆うように層間絶縁膜４１５が形成されている。 Further, on the interlayer insulating film 411, wiring patterns 414A and 414B having a structure in which a conductor film made of aluminum or an aluminum alloy is sandwiched between TiN barrier metal films are formed. Further, an interlayer insulating film 415 is formed on the interlayer insulating film 411 so as to cover the wiring patterns 414A and 414B.
さらに前記層間絶縁膜４１５の表面は、ＳｉＮなどよりなるパッシベーション膜４１６により覆われている。 Further, the surface of the interlayer insulating film 415 is covered with a passivation film 416 made of SiN or the like.
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
（付記１）
極性溶媒と、
前記極性溶媒中に溶解した硫酸銅と、
硫黄化合物よりなるアクセラレータと、
前記アクセラレータよりも小さい分子量を有する還元剤と、
を含む電解メッキ液。
（付記２）
前記還元剤は、水溶性のアルデヒド基あるいはケトン基を持つ化合物であることを特徴とする付記１記載の電解メッキ液。
（付記３）
前記還元剤は、３００以下の分子量を有する付記１または２記載の電解メッキ液。
（付記４）
前記還元剤は、単糖類である付記１〜３のうち、いずれか一項記載の電解メッキ液。
（付記５）
前記還元剤は、グルコースを含む付記１〜４のうち、いずれか一項記載の電解メッキ液。
（付記６）
前記アクセラレータは、ジスルフィドプロパンスルホン酸を含む付記１〜５のうち、いずれか一項記載の電解メッキ液。
（付記７）
さらにポリエチレングリコールをサプレッサとして添加した付記１〜６のうち、いずれか一項記載の電解メッキ液。
（付記８）
銅シード層を形成された被処理基板を、電解メッキ液中に浸漬する工程と、
前記電解メッキ液に浸漬された被処理基板に銅層を電解メッキにより堆積する工程と、を含み、
前記電解メッキ液が、
極性溶媒と、
前記極性溶媒中に溶解した硫酸銅と、
硫黄化合物よりなるアクセラレータと、
前記アクセラレータよりも小さい分子量を有する還元剤と、
を含む電解メッキ方法。
（付記９）
前記通電は、前記被処理基板が前記電解メッキ液に浸漬された後で開始されることを特徴とする付記８記載の電解メッキ方法。
(付記１０)
被処理基板上の絶縁膜中に凹部を形成する工程と、
前記絶縁膜上に、前記凹部の側壁面および底面を連続して覆うようにバリアメタル膜を、前記凹部の形状に整合した形状で成膜する工程と、
前記絶縁膜上に、前記バリアメタル膜を覆って銅シード層を、前記凹部の形状に整合した形状で成膜する工程と、
前記銅シード層を電極とした電解メッキ法により、前記凹部を銅層により充填する工程と、
前記絶縁膜上において前記銅層を、前記絶縁膜表面が露出するまで化学機械研磨法により除去する工程と、
を含み、
前記銅層形成に用いる電解メッキ液が、
極性溶媒と、
前記極性溶媒中に溶解した硫酸銅と、
硫黄化合物よりなるアクセラレータと、
前記アクセラレータよりも小さい分子量を有する還元剤と、
を含む半導体装置の製造方法。
（付記１１）
前記電解メッキ法は、前記被処理基板を前記電解メッキ液中に浸漬する工程と、前記電解メッキ液中において前記銅シード層を電極に通電を行う工程とを含み、前記通電は、前記被処理基板が前記電解メッキ液中に浸漬した後で開始されることを特徴とする付記１０記載の半導体装置の製造方法。
(Appendix 1)
A polar solvent;
Copper sulfate dissolved in the polar solvent;
An accelerator made of a sulfur compound;
A reducing agent having a molecular weight smaller than that of the accelerator;
Electrolytic plating solution containing.
(Appendix 2)
The electrolytic plating solution according to appendix 1, wherein the reducing agent is a compound having a water-soluble aldehyde group or ketone group.
(Appendix 3)
The electrolytic plating solution according to appendix 1 or 2, wherein the reducing agent has a molecular weight of 300 or less.
(Appendix 4)
The electrolytic plating solution according to any one of Supplementary Notes 1 to 3, wherein the reducing agent is a monosaccharide.
(Appendix 5)
5. The electrolytic plating solution according to claim 1, wherein the reducing agent includes glucose.
(Appendix 6)
The said accelerator is an electroplating liquid as described in any one of the additional remarks 1-5 containing disulfide propanesulfonic acid.
(Appendix 7)
Furthermore, the electroplating liquid as described in any one of the supplementary notes 1-6 which added polyethyleneglycol as a suppressor.
(Appendix 8)
A step of immersing the substrate to be processed on which the copper seed layer is formed in an electrolytic plating solution;
Depositing a copper layer on the substrate to be treated immersed in the electrolytic plating solution by electrolytic plating,
The electrolytic plating solution is
A polar solvent;
Copper sulfate dissolved in the polar solvent;
An accelerator made of a sulfur compound;
A reducing agent having a molecular weight smaller than that of the accelerator;
An electrolytic plating method comprising:
(Appendix 9)
9. The electrolytic plating method according to appendix 8, wherein the energization is started after the substrate to be processed is immersed in the electrolytic plating solution.
(Appendix 10)
Forming a recess in the insulating film on the substrate to be processed;
Forming a barrier metal film on the insulating film so as to continuously cover a side wall surface and a bottom surface of the concave portion in a shape matching the shape of the concave portion;
Forming a copper seed layer on the insulating film, covering the barrier metal film, in a shape matching the shape of the recess;
Filling the recess with a copper layer by an electrolytic plating method using the copper seed layer as an electrode;
Removing the copper layer on the insulating film by a chemical mechanical polishing method until the surface of the insulating film is exposed;
Including
The electrolytic plating solution used for the copper layer formation is
A polar solvent;
Copper sulfate dissolved in the polar solvent;
An accelerator made of a sulfur compound;
A reducing agent having a molecular weight smaller than that of the accelerator;
A method of manufacturing a semiconductor device including:
(Appendix 11)
The electrolytic plating method includes a step of immersing the substrate to be processed in the electrolytic plating solution, and a step of energizing the copper seed layer to the electrode in the electrolytic plating solution, wherein the energization includes the treatment target 11. The method for manufacturing a semiconductor device according to appendix 10, wherein the method is started after the substrate is immersed in the electrolytic plating solution.
１ 電解メッキ装置
２ 容器
２Ａ 電解メッキ液
２Ｂ アノード
３ タンク
３Ａ，３Ｂ 配管
４Ａ バージンメークアップソリューション
４Ｂ アクセラレータ
４Ｃ サプレッサ
４Ｄ レベラ
４Ｅ 還元剤
５ 濃度測定部
１１，２１，４１ 絶縁膜
１２，２２，４２ 凹部
１３，２３，４３ バリアメタル膜
１４，２４，４４ Ｃｕシード層
１５，２５，４５ Ｃｕ層
３０１ 絶縁膜
３０２，３０５，３０７ ＳｉＮ膜
３０３，３０６，３０８，３１２，３１７，４０５，４１１，４１５ 層間絶縁膜
３０４，３０９ Ｔａバリアメタル膜
３０５，３１０ 銅層
３０８Ｃ コンタクトホール
３０８Ｇ 配線溝
３０８Ｒ 樹脂保護部
３１２Ｖ ビアホール
３１３ ＴａＮバリアメタル膜
３１４ ＴｉＮバリアメタル膜
３１５ タングステン膜
３１５Ｗ タングステンプラグ
３１６ 配線層
３１６Ａ，３１６Ｂ，４１４Ａ，４１４Ｂ アルミニウム配線パターン
３１６ａ，３１６ｃ ＴｉＮバリアメタル膜
３１６ｂ アルミニウム膜
３１８，４１６ パッシベーション膜
４０１ シリコン基板
４０１Ａ 素子領域
４０１ａ，４０１ｂ ＬＤＤ構造
４０１ｃ，４０１ｄ ソース・ドレイン拡散領域
４０２ 素子分離構造
４０３ ゲート電極
４０３Ａ ゲート絶縁膜
４０４ ＳｉＮ膜
４０５ 絶縁膜
４０５Ａ，４０５Ｂ コンタクトホール
４０６，４１２ ＴａＮ／ＴｉＮバリアメタル膜
４０７，４１３ タングステンプラグ
４０８〜４１０ 銅配線層
Ｒ１〜Ｒ５ レジストパターン
DESCRIPTION OF SYMBOLS 1 Electrolytic plating apparatus 2 Container 2A Electrolytic plating solution 2B Anode 3 Tank 3A, 3B Piping 4A Virgin make-up solution 4B Accelerator 4C Suppressor 4D Leveler 4E Reducing agent 5 Concentration measuring part 11, 21, 41 Insulating film 12, 22, 42 Recess 13 , 23, 43 Barrier metal film 14, 24, 44 Cu seed layer 15, 25, 45 Cu layer 301 Insulating film 302, 305, 307 SiN film 303, 306, 308, 312, 317, 405, 411, 415 Interlayer insulating film 304,309 Ta barrier metal film 305,310 Copper layer 308C Contact hole 308G Wiring groove 308R Resin protection part 312V Via hole 313 TaN barrier metal film 314 TiN barrier metal film 315 Tungsten film 315W Tungsten Lag 316 Wiring layer 316A, 316B, 414A, 414B Aluminum wiring pattern 316a, 316c TiN barrier metal film 316b Aluminum film 318, 416 Passivation film 401 Silicon substrate 401A Element region 401a, 401b LDD structure 401c, 401d Source / drain diffusion region 402 element Isolation structure 403 Gate electrode 403A Gate insulating film 404 SiN film 405 Insulating film 405A, 405B Contact hole 406, 412 TaN / TiN barrier metal film 407, 413 Tungsten plug 408-410 Copper wiring layer R1-R5 Resist pattern
Claims (7)
前記極性溶媒中に溶解した硫酸銅と、
硫黄化合物よりなるアクセラレータと、
前記アクセラレータよりも小さい分子量を有する還元剤と、
を含む電解メッキ液。 A polar solvent;
Copper sulfate dissolved in the polar solvent;
An accelerator made of a sulfur compound;
A reducing agent having a molecular weight smaller than that of the accelerator;
Electrolytic plating solution containing.
前記電解メッキ液に浸漬された被処理基板に銅層を電解メッキにより堆積する工程と、を含み、
前記電解メッキ液が、
極性溶媒と、
前記極性溶媒中に溶解した硫酸銅と、
硫黄化合物よりなるアクセラレータと、
前記アクセラレータよりも小さい分子量を有する還元剤と、
を含む電解メッキ方法。 A step of immersing the substrate to be processed on which the copper seed layer is formed in an electrolytic plating solution;
Depositing a copper layer on the substrate to be treated immersed in the electrolytic plating solution by electrolytic plating,
The electrolytic plating solution is
A polar solvent;
Copper sulfate dissolved in the polar solvent;
An accelerator made of a sulfur compound;
A reducing agent having a molecular weight smaller than that of the accelerator;
An electrolytic plating method comprising:
前記絶縁膜上に、前記凹部の側壁面および底面を連続して覆うようにバリアメタル膜を、前記凹部の形状に整合した形状で成膜する工程と、
前記絶縁膜上に、前記バリアメタル膜を覆って銅シード層を、前記凹部の形状に整合した形状で成膜する工程と、
前記銅シード層を電極とした電解メッキ法により、前記凹部を銅層により充填する工程と、
前記絶縁膜上において前記銅層を、前記絶縁膜表面が露出するまで化学機械研磨法により除去する工程と、
を含み、
前記銅層形成に用いる電解メッキ液が、
極性溶媒と、
前記極性溶媒中に溶解した硫酸銅と、
硫黄化合物よりなるアクセラレータと、
前記アクセラレータよりも小さい分子量を有する還元剤と、
を含む半導体装置の製造方法。 Forming a recess in the insulating film on the substrate to be processed;
Forming a barrier metal film on the insulating film so as to continuously cover a side wall surface and a bottom surface of the concave portion in a shape matching the shape of the concave portion;
Forming a copper seed layer on the insulating film, covering the barrier metal film, in a shape matching the shape of the recess;
Filling the recess with a copper layer by an electrolytic plating method using the copper seed layer as an electrode;
Removing the copper layer on the insulating film by a chemical mechanical polishing method until the surface of the insulating film is exposed;
Including
The electrolytic plating solution used for the copper layer formation is
A polar solvent;
Copper sulfate dissolved in the polar solvent;
An accelerator made of a sulfur compound;
A reducing agent having a molecular weight smaller than that of the accelerator;
A method of manufacturing a semiconductor device including:
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