JP2009224734A - トレンチゲート構造を有するｍｏｓ型半導体装置およびその製造方法 - Google Patents

Abstract

【目的】ゲート電極形成工程の直後にゲート電極の断線の有無を直接的に、且つ確実に判定できるトレンチゲート構造を有するＭＯＳ型半導体装置およびその製造方法を提供する。
【解決手段】ｎ半導体基板１に蛇行した１条のトレンチ５を形成し、このトレンチ５にポリシリコンを埋め込んでゲート電極７を形成し、その１条のゲート電極７の端部に断線判定電極ａ，ｂを形成する。この断線判定電極ａ，ｂ間の導通を調べることでゲート電極７の断線の有無を判定することができる。
【選択図】 図１

Description

この発明は、縦型構造のＭＯＳ型半導体装置において、製造工程の途中でゲート電極の断線の有無を判定できるトレンチゲート構造を有するＭＯＳ型半導体装置およびその製造方法に関わる。

縦型構造のパワーデバイスでトレンチゲート構造を有するＭＯＳ型半導体装置として、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などがある。
図１０〜図１４は、従来のトレンチゲート構造を有するＭＯＳ型半導体装置の構成図であり、図１０は半導体チップの要部平面図、図１１は図１０のＢ部の詳細図、図１２は図１１のＸ−Ｘ線で切断した要部断面図、図１３は図１１のＹ−Ｙ線で切断した要部断面図、図１４は図１１のＺ−Ｚ線で切断した要部断面図である。これらの図は模式図であり、このＭＯＳ型半導体装置はＩＧＢＴ２００を例として挙げた。また、ここではトレンチ５５の平面形状がループ状になっている例を挙げたが、複数本の終端のある直線状の場合もある。
図１０および図１１において、複数のループ状のトレンチ５５を形成し、各トレンチ５５内壁にゲート絶縁膜５６（図１２参照）を介してゲート電極５７が形成される。ループ状のトレンチ５５の内側と外側にはｐウェル領域５４が形成され、ループ内側のｐウェル領域５４の表面層に高濃度のｐ領域６８が形成される。このｐ領域６８はループ内側のｐウェル領域５４の表面層の全域に形成した場合で示したが選択的に形成しても構わない。
ループ状のトレンチ５５の外側でトレンチ５５に挟まれたｐウェル領域５４の表面層にｎエミッタ領域５８およびｐコンタクト領域５９が形成される。ループ内側の高濃度のｐ領域６８は、層間絶縁膜６１に形成したコンタクトホール６２を介して断線判定電極ｃと接続する。
ループ外側に形成される各ｎエミッタ領域５８および各ｐコンタクト領域５９は、層間絶縁膜６１に形成したコンタクトホール６２を介してエミッタ電極６３と接続する。ループ状のトレンチ５５の端部（曲率部）のゲート電極５７に接続する引き出し電極６０はゲート電極５７と同時に形成され、引き出し電極６０にコンタクトホール６２を介して接続するゲートライナー６４と、これと接続するゲートパッド６７はアルミニウムなどの金属膜で同時に形成される。
図１２〜１４において、ｎ半導体基板５１の表面層にｐウェル領域５４が形成され、ｐウェル領域５４を貫通してｎ半導体基板５１に達するループ状のトレンチ５５が複数形成される。ループ状のトレンチ５５内側のｐウェル領域５４の表面層に高濃度のｐ領域６８が形成され、ループ状のトレンチ５５外側でトレンチ５５に挟まれるｐウェル領域５４の表面層にｎエミッタ領域５８とｐコンタクト領域５９が形成される。トレンチ５５の内壁にゲート絶縁膜５６が形成され、ゲート絶縁膜５６を介してトレンチ５５にゲート電極５７となるポリシリコンが充填される。表面に層間絶縁膜６１が形成され、ｎエミッタ領域５８上とｐコンタクト領域５９上および高濃度のｐ領域６８上の層間絶縁膜６１にコンタクトホール６２を形成し、その上にエミッタ電極６３および断線判定電極ｃが形成される。このループ状のトレンチ内側に形成されたゲート電極５７はポリシリコンからなる引き出し電極６０と接続し、引き出し電極６０はコンタクトホール６２を介してゲートライナー６４と接続し、ゲートライナー６４はゲートパッド６７と接続する。
ｎ半導体基板５１の裏面側にｐコレクタ領域６５が形成され、ｐコレクタ領域６５上にコレクタ電極６６が形成される。尚、図中の５２はｐリサーフ領域、５３はフィールド酸化膜である。これらは、図１の耐圧構造部に形成される。
前記のエミッタ電極６３と断線判定電極ｃの間に所定の電圧を印加し、導通の有無でトレンチ５５がｐウェル領域５４を貫通しているか否かを判定する。もし、導通しなければ、トレンチ５５がｐウェル領域５４を貫通しており（ｐウェル領域５４とｎ半導体基板５１で形成されるｐｎ接合で導通を阻止する）、全てのトレンチ５５が正常に形成されていることが分かる。正常にトレンチ５５が形成されていると、トレンチ５５に埋め込まれているゲート電極５７も断線せずに正常に形成されているものと判定する。
一方、導通すれば、多数あるトレンチ５５の内いずれかのトレンチ５５がｐウェル領域５４を貫通していないことになり、正常に形成されていないトレンチ５５が存在することになる。トレンチ５５がｐウェル領域５４を貫通せず浅く形成されると、その中に形成されるゲート電極５７の厚さも薄くなり、抵抗値が増加する。さらにトレンチ５５が形成されていない箇所があるとゲート電極５７はその箇所で形成されないことになり、断線と判定される。尚、これらの内容は特許文献１にも開示されている。
特開２００５−１５０４２６号公報

しかし、前記のように断線判定電極ｃを形成すると、そのために専用のスペースが必要となりチップサイズが大きくなる。
また、工程の最終段階で断線の良否を判定するので、ゲート電極形成工程で断線していても最終工程まで流れるので、その間費やしたコストが無駄になり製造コストの増大を招く。また、最終段階でゲート電極の断線が判定されるのでゲート電極形成工程へのフィードバックに時間が掛かる。
また、従来の方法では、トレンチ５５の深さが浅いことで、ゲート電極５７の断線を判断しているため、トレンチ５５が正常に形成されていて、ゲート電極５７の形成工程で何らかの異常が発生してゲート電極５７が正常に形成されず、断線が発生した場合には、断線の有無を判定できないという問題がある。
この発明の目的は、前記の課題を解決して、ゲート電極形成工程の直後にゲート電極の断線の有無を直接的に、且つ確実に判定できるトレンチゲート構造を有するＭＯＳ型半導体装置およびその製造方法を提供することにある。

前記の目的を達成するために、第１導電型の半導体基板の表面層に配置される第２導電型の第１半導体領域（ウェル領域）と、該第１半導体領域（ウェル領域）を貫通して前記半導体基板に達する蛇行した１条のトレンチと、該トレンチの側壁に接して前記第１半導体領域（ウェル領域）の表面層に選択的に配置される第１導電型の第２半導体領域（エミッタ領域）と、前記トレンチの内壁に配置されるゲート絶縁膜を介して前記トレンチに埋め込まれる蛇行した１条のゲート電極と、を具備する構成とする。
また、前記蛇行した１条のゲート電極の平面形状が、平行する直線部分と該直線部分と繋がる蛇行する曲率部分からなり、前記蛇行する１条のゲート電極の両端部が曲率部分をなすとよい。
また、第１導電型の半導体基板の表面層に配置される第２導電型の第１半導体領域ウェル領域と、該第１半導体領域ウェル領域を貫通して前記半導体基板に達する蛇行した１条のトレンチと、該トレンチの側壁に接して前記第１半導体領域ウェル領域の表面層に選択的に配置される第１導電型の第２半導体領域エミッタ領域と、前記トレンチの内壁に配置されるゲート絶縁膜を介して前記トレンチに埋め込まれる蛇行した１条のゲート電極と、を具備するトレンチゲート構造を有するＭＯＳ型半導体装置の製造方法において、前記の蛇行した１条のゲート電極の両端に所定の電圧を印加して所定の電流が流れることで前記ゲート電極の断線の有無を判断する工程を含む製造方法とする。

また、前記の蛇行した１条のゲート電極の一端と前記第２半導体領域エミッタ領域の間に電圧を印加して耐圧の有無を判断する工程を付加するとよい。

この発明によれば、蛇行した１条のトレンチにゲート電極を形成し、その１条のゲート電極の端部に断線判定電極を形成することで、従来構造のように専用の断線判定電極を形成する必要がなくなり、チップサイズを小型化できる。
また、ゲート電極を形成した直後にゲート電極の断線の有無を判定できるので、ゲート電極形成工程以前の工程に迅速に判定情報のフィードバックをかけることができる。
また、ゲート電極形成後に不良品を選別できるので、その後の工程に不良品を流さずに済むために製造コストを低減できる。
また、ゲート電極の断線の有無を従来のようにトレンチの深さから間接的に判断するのではなく、ゲート電極自身の断線を調べて判断するので、従来より確実な判断ができる。

実施の形態を以下の実施例で説明する。

図１〜図３は、この発明の一実施例におけるトレンチゲート構造を有するＭＯＳ型半導体装置の構成図であり、図１は半導体チップの要部平面図、図２はトレンチとゲート電極の平面図、図３（ａ）は図１のＡ部の詳細図、図３（ｂ）は図３（ａ）のＸ−Ｘ線で切断した要部断面図、図３（ｃ）は図３（ａ）のＹ−Ｙ線で切断した要部断面図である。このＭＯＳ型半導体装置はＩＧＢＴ１００を例として挙げた。このＩＧＢＴ１００では耐圧構造部がリサーフ構造の場合を示したが、ガードリング構造など他の構造の場合もある。ゲートライナー１４は実際は極めて幅が狭いがここでは分かり易くするために幅を誇張して示した。
図１〜図３（ａ）において、ｐウェル領域４を貫通してｎ半導体基板１に達し、蛇行した１条のトレンチ５を形成し、トレンチ５内にゲート絶縁膜８を介して蛇行した１条のゲート電極９が形成される。蛇行した１条のトレンチ５は平行して走る直線部分と折返し箇所の曲率部分で構成され、隣接する直線部分のトレンチに挟まれたｐウェル領域４が複数形成され、一つおきのｐウェル領域４の表面層にｎエミッタ領域８およびｐコンタクト領域９が形成される。
各ｎエミッタ領域８上および各ｐコンタクト領域９上の層間絶縁膜１１にそれぞれコンタクトホール１２を開口し、このコンタクトホール１２を介して各ｎエミッタ領域８および各ｐコンタクト領域９に接続するエミッタ電極１３が形成される。蛇行する１条のトレンチ５の曲率部分のゲート電極７と接続する引き出し電極１０が形成される。この引き出し電極１０はゲートライナー１３にコンタクトホール１２を介して接続しこのゲートライナー１３にゲートパッド１７を接続する。このようにゲートパッド１７とゲートライナー１７を別々に形成する代わりに、ゲートライナー１３にゲートパッド１７の働きを兼ねさせて、ゲートパッド１７を削除してもよい。そうすると、ゲートパッド１７の占める面積が不要となりチップ面積を縮小化できる。尚、ゲートライナー１３およびゲートパッド１７は例えばアルミニウムなどの金属膜で形成される。
また、ｐウェル領域４の外周部はｐリサーフ領域２と接続し、ｐリサーフ領域２上にはフィールド酸化膜３が形成される（図３（ｃ）参照）。
尚、前記のトレンチ５の直線部分の間隔を等間隔として示したが、ｎエミッタ領域８が形成されるｐウェル領域４を挟むトレンチ５間の間隔よりもｎエミッタ領域８が形成されないｐウェル領域４を挟むトレンチ５間の間隔の方が広い場合もある。
図３（ｂ）および図３（ｃ）において、ｎ半導体基板１の外周部の表面層にｐリサーフ領域２が形成され、その上にフィールド酸化膜３が形成される。さらに、このフィールド酸化膜３をマスクとしてｐウェル領域４が形成され、ｐウェル領域４を貫通してｎ半導体基板１に達する蛇行した１条のトレンチ５が形成される。ｐウェル領域４はｐリサーフ領域２に接し、ｐリサーフ領域２はチップの外周部に形成され図１に示す耐圧構造部を構成する。
トレンチ５の内、隣接して平行して走っている２本のトレンチを１組として１組おきにトレンチに挟まれたｐウェル領域４の表面層にｎエミッタ領域８およびｐコンタクト領域９が形成される。１組おきにｎエミッタ領域８を形成することで、チャネルで制限される電流を抑制して、短絡負荷耐量を増大させる。
トレンチ５の内壁にゲート絶縁膜６を介して蛇行する１条のゲート電極７が形成される。表面に層間絶縁膜１１が形成され、ｎエミッタ領域８上とｐコンタクト領域９上の層間絶縁膜１１にコンタクトホール１２を形成し、その上にエミッタ電極１３が形成される。ゲート電極７と同時に形成される引き出し電極１０はコンタクトホール１２を介してゲートライナー１４とゲートパッド１７に接続する。ここではゲートパッド１７はゲートライナー１４も兼ねているが、ゲートライナー１４を兼ねないで個別に形成される場合もある。
また、ｎ半導体基板１の裏面側にｐコレクタ領域１５およびコレクタ電極１６が形成される。

図４〜図８は、図１〜図３のトレンチゲート構造を有するＭＯＳ型半導体装置の製造方法であり、工程順に示した要部製造工程図である。このＭＯＳ型半導体装置は図１〜図３で示したＩＧＢＴである。各図の（ａ）は図３（ｂ）に相当する図であり、（ｂ）は図３（ｃ）に相当する図である。
まず、図４に示すように、ｎ半導体基板１の最外周の表面層に図示しないマスクを用いてｐリサーフ領域２を形成する。続いて、その上にフィールド酸化膜３を形成し、これをマスクにｐリサーフ領域２と接するようにｐウェル領域４を形成する。
つぎに、図５に示すように、トレンチパターンを基にｐウェル領域４を貫通しｎ半導体基板１に達する蛇行する１条のトレンチ５を形成する。このトレンチは図２に示すように平行して走る直線部分と折り返し箇所の曲率部分で構成される。曲率部分を設けているのは電界集中を防止するためである。また、１条のトレンチ５の両端も電界集中を抑制するために曲率部分を設けている。
つぎに、図６に示すように、トレンチエッチングによるダメージ層を除去した後、トレンチ５内壁にゲート絶縁膜６を形成し、ポリシリコンをトレンチ５内に埋め込み、このポリシリコンで表面を被覆する。続いて、図示しないパターンを用いパターニングを行い、トレンチ５内に埋め込まれた蛇行する１条のゲート電極７と表面に露出する引き出し電極１０および断線判定電極ａ、ｂをエッチングで形成する。トレンチ５の直線部分と曲率部分には引き出し電極１０を形成し、トレンチ５の両端には、断線判定電極ａ、ｂをゲート電極７と同時に形成する。トレンチ５の直線部分に形成される引き出し電極１０は互いに接触しないように形成する。
ここで、ゲート電極７の断線の有無を判断するための初期評価を行なう。評価は１条のトレンチの両端に形成された断線判定電極ａ、ｂ（ＰＣＭ：Ｐａｔｔｅｒｎ Ｃｈｅｃｋ Ｍｏｎｉｔｏｒ）を用いて行なう。具体的には断線判定電極ａ、ｂの間に所定の電圧を印加し、導通する電流が所定の値以下である場合、断線と判断する。
この評価に合わせて、トレンチ５の深さがｐウェル領域４の深さに対して浅くなっていることを判断するために、断線判定電極ａ、ｂにパルス電圧信号を印加して、この電極間でパルス電圧信号のやり取りを行い、信号の反射・減衰の程度でトレンチ５の深さの判定を行なうこともできる。
つぎに、図７に示すように、ゲート絶縁膜６を除去し、図示しない犠牲酸化膜を形成し図示しないマスクを用いて、ｎエミッタ領域８およびｐコンタクト領域９を形成する。その後、犠牲酸化膜を除去する。但し、その前に温度センスなどの別回路を組み込んでもよい。また、ｎエミッタ領域８が形成されていない箇所のトレンチ５で挟まれたｐウェル領域４は電位的にはフローティングとする。参考までに、図７（ｂ）に示すようにｎエミッタ領域８の位置を点線で示した。
最後に、図８に示すように、表面に層間絶縁膜１１を形成し、この層間絶縁膜１１にコンタクトホール１２を開口し、ｎエミッタ領域８およびｐコンタクト領域９と接続するエミッタ電極１３、引き出し電極１０と接続するゲートライナー１４およびこれと接続するゲートパッド１７を形成し、裏面にｐコレクタ領域１５を形成し、ｐコレクタ領域１５と接続するコレクタ電極１６を形成してＩＧＢＴ１００のウェハプロセスは終了する。その後、組立工程および試験工程などを経て製品として出来上がる。尚、ｐリサーフ領域２とｐウェル領域４は接続している例で説明したが、図９に示すようにｐリサーフ領域２とｐウェル領域４を離して形成する場合もある。
本発明では、図１および図２に示すように、全てのゲート電極７を蛇行する１本の線状（１条）に形成し、ゲート電極７を形成した後で、ゲート電極７の断線の有無を判断する。前記したように、断線の有無はゲート電極７の両端に形成した断線判定電極ａ、ｂ間に電圧を印加して行なう。
このように、ゲート電極７の両端に電圧を印加して直接導通を調べるために、断線の有無の判断を従来法より確実に行なうことができる。
また、一方の断線判定電極ａ、ｂとｎエミッタ領域８の間に電圧を印加するとゲート耐圧の評価も行なうことができる。このように断線の有無やゲート耐圧の評価を工程の途中（ｎエミッタ領域８の形成する前）で行なうことで、最終工程で行う場合より製造コストが低減でき、またゲート電極７を形成する工程へのフィードバックを迅速に行なうことができる。
尚、引き出し電極１０に接続するゲートライナー１３とそれと接続するゲートパッド１７は、ゲート電極７形成工程後に例えば、アルミニウムのような金属で形成する。ＩＧＢＴチップの面積が大きくなった場合は、図１および図２で示すように、ゲート電極の直線部分（トレンチ５の直線部分）の中間に引き出し電極１０を形成し、ゲートランナー１３とコンタクトホール１２を介して接続することで、ＩＧＢＴ１００のゲート抵抗を低くすることができる。
本発明は、トレンチ５で挟まれたｐウェル領域４の全ての箇所にｎエミッタ領域８を形成したＩＧＢＴにも適用できる。また、トレンチゲート構造を有するパワーＭＯＳＦＥＴの場合にも適用できる。さらに、図３において、トレンチ５の直線部分に挟まれた箇所で、ｎエミッタ領域８が形成されないｐウェル領域４の方がｎエミッタ領域８が形成されるｐウェル領域４よりも広い場合に、広い方のｐウェル領域４にｎ半導体基板１に達するループ状のトレンチを新たに追加形成してトレンチの直線部分の間隔を均等化にしたＩＧＢＴの場合にも適用できる。トレンチ間隔を均等化することで素子耐圧を向上させることが期待される。

この発明の一実施例におけるトレンチゲート構造を有するＭＯＳ型半導体装置の半導体チップの要部平面図 図１におけるトレンチとゲート電極の平面図 この発明の一実施例のトレンチゲート構造を有するＭＯＳ型半導体装置の構成図であり、（ａ）は図１のＡ部の詳細図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は（ａ）のＹ−Ｙ線で切断した要部断面図 図１〜図３のトレンチゲート構造を有するＭＯＳ型半導体装置の要部製造工程図 図４に続く、図１〜図３のトレンチゲート構造を有するＭＯＳ型半導体装置の要部製造工程図 図５に続く、図１〜図３のトレンチゲート構造を有するＭＯＳ型半導体装置の要部製造工程図 図６に続く、図１〜図３のトレンチゲート構造を有するＭＯＳ型半導体装置の要部製造工程図 図７に続く、図１〜図３のトレンチゲート構造を有するＭＯＳ型半導体装置の要部製造工程図 ｐリサーフ領域２とｐウェル領域４を離して形成した場合の要部断面図。 従来のトレンチゲート構造を有するＭＯＳ型半導体装置の半導体チップの要部平面図 図１０のＢ部の詳細図 図１１のＸ−Ｘ線で切断した要部断面図 図１１のＹ−Ｙ線で切断した要部断面図 図１１のＺ−Ｚ線で切断した要部断面図

符号の説明

１ ｎ半導体基板
２ ｐリサーフ領域
３ フィールド酸化膜
４ ｐウェル領域
５ トレンチ（１条）
６ ゲート絶縁膜
７ ゲート電極（１条）
８ ｎエミッタ領域
９ ｐコンタクト領域
１０ 引き出し電極
１１ 層間絶縁膜
１２ コンタクトホール
１３ エミッタ電極
１４ ゲートライナー
１５ ｐコレクタ電極
１６ コレクタ電極
１７ ゲートパッド
ａ、ｂ 断線判定電極

Claims (4)

1. 第１導電型の半導体基板の表面層に配置される第２導電型の第１半導体領域と、該第１半導体領域を貫通して前記半導体基板に達する蛇行した１条のトレンチと、該トレンチの側壁に接して前記第１半導体領域の表面層に選択的に配置される第１導電型の第２半導体領域と、前記トレンチの内壁に配置されるゲート絶縁膜を介して前記トレンチに埋め込まれる蛇行した１条のゲート電極と、を具備することを特徴とするトレンチゲート構造を有するＭＯＳ型半導体装置。
2. 前記蛇行した１条のゲート電極の平面形状が、平行する直線部分と該直線部分と繋がる蛇行する曲率部分からなり、前記蛇行する１条のゲート電極の両端部が曲率部分をなすことを特徴とする請求項１に記載のトレンチゲート構造を有するＭＯＳ型半導体装置。
3. 第１導電型の半導体基板の表面層に配置される第２導電型の第１半導体領域と、該第１半導体領域を貫通して前記半導体基板に達する蛇行した１条のトレンチと、該トレンチの側壁に接して前記第１半導体領域の表面層に選択的に配置される第１導電型の第２半導体領域と、前記トレンチの内壁に配置されるゲート絶縁膜を介して前記トレンチに埋め込まれる蛇行した１条のゲート電極と、を具備するトレンチゲート構造を有するＭＯＳ型半導体装置の製造方法において、
   前記の蛇行した１条のゲート電極の両端に所定の電圧を印加して所定の電流が流れることで前記ゲート電極の断線の有無を判断する工程を含むことを特徴とするトレンチゲート構造を有するＭＯＳ型半導体装置の製造方法。
4. 前記の蛇行した１条のゲート電極の一端と前記第２半導体領域の間に電圧を印加して耐圧の有無を判断する工程を付加することを特徴とする請求項３に記載のトレンチゲート構造を有するＭＯＳ型半導体装置の製造方法。
   

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