JP6056202B2 - 半導体装置、半導体装置の制御方法および半導体装置の評価方法 - Google Patents

Description

この発明は、半導体装置、半導体装置の制御方法および半導体装置の評価方法に関する。

従来、電力変換装置などに使用されるパワー半導体装置として、エミッタ電位のダミーゲート電極を備えたトレンチゲート型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が公知である。図６は、従来の半導体装置を示す断面図である。図６に示す従来の半導体装置には、ｎ^-ドリフト領域１０１となる半導体基板のおもて面側の表面層に、ｐベース領域１０２が設けられている。ｐベース領域１０２の内部には、ｎ⁺エミッタ領域１０３が設けられている。

ｐベース領域１０２およびｎ⁺エミッタ領域１０３を貫通し、ｎ^-ドリフト領域１０１に達する複数のトレンチ（以下、ゲートトレンチとする）１０４が所定のピッチで設けられている。ゲートトレンチ１０４の内部には、ゲートトレンチ１０４の側壁および底面に沿ってゲート絶縁膜１０５が設けられている。また、ゲートトレンチ１０４の内部には、ゲート絶縁膜１０５の内側にゲート電極１０６が埋め込まれている。エミッタ電極１０７は、ｐベース領域１０２およびｎ⁺エミッタ領域１０３に接する。

隣り合うゲートトレンチ１０４の間には、ｐベース領域１０２を貫通してｎ^-ドリフト領域１０１に達する複数のダミートレンチ１１４が所定のピッチで設けられている。すなわち、ｐベース領域１０２は、ダミートレンチ１１４により複数の領域に分離され、ｎ⁺エミッタ領域１０３が設けられた領域１０２ａと、ｎ⁺エミッタ領域１０３が設けられていない領域１０２ｂとが形成されている。ｐベース領域１０２の、ｎ⁺エミッタ領域１０３が設けられていない領域（以下、ｐフローティング（浮遊）領域とする）１０２ｂは、電気的にフローティング（浮遊）状態となっている。

ダミートレンチ１１４の内部には、ダミートレンチ１１４の側壁および底面に沿ってダミーゲート絶縁膜１１５が設けられている。また、ダミートレンチ１１４の内部には、ダミーゲート絶縁膜１１５の内側にダミーゲート電極１１６が埋め込まれている。ダミーゲート電極１１６は、エミッタ電極１０７に接続され、エミッタ電位となっている。半導体基板の裏面には、ｎバッファ領域１０９、ｐコレクタ領域１１０およびコレクタ電極１１１が設けられている。

このようにエミッタ電位のダミーゲート電極１１６を設けることにより、ゲート−コレクタ間の寄生容量（Ｑｇｃ）が低減され、スイッチング動作が高速化される。また、駆動能力の低いゲートドライバでのゲート駆動も可能となる。また、ｐフローティング領域１０２ｂとゲートトレンチ１０４とが接していないため、ターンオン時にｐフローティング領域１０２ｂの電位が変位した場合であっても、変位電流がゲート駆動回路に流れ込むことはない。したがって、ゲート抵抗によるコレクタ電流の時間変化率ｄｉ／ｄｔの制御性に優れている。

エミッタ電位のダミーゲート電極を備えたトレンチゲート型ＩＧＢＴとして、第１の主面と第２の主面とを有する第１導電型の半導体基板と、前記第１の主面に形成された第２の導電型の第１不純物層と、前記第１不純物層から前記半導体基板にかけて形成された第１溝部と、前記第１溝部の内表面を覆うように形成されたゲート絶縁膜と、前記第１溝部を充填するように導電体によって形成されたゲート電極と、を有するゲートトレンチと、前記第１不純物層の表面近傍において、前記ゲートトレンチを挟むように形成された１対の第１導電型の不純物領域と、前記第１の主面を覆うように形成され、前記ゲートトレンチに対して絶縁膜を介在して、前記第１導電型の不純物領域と前記第１不純物層とに電気的に接続された第１主電極層と、前記第２の主面に形成された第２導電型の第２不純物層と、前記第２不純物層の表面に形成された第２主電極層と、を備え、前記ゲートトレンチは所定のピッチで複数設けられ、前記ゲートトレンチによって挟まれた位置には、前記第１不純物層から前記半導体基板にかけて形成された第２溝部、前記第２溝部の内表面を覆うように形成された絶縁膜および前記第２溝部を充填し、前記第１主電極層と電気的に接続された第２電極を有するエミッタトレンチを含む装置が提案されている（例えば、下記特許文献１参照。）。

また、ゲート電位のダミーゲート電極を備えたトレンチゲート型ＩＧＢＴとして、次の装置が提案されている。半導体基板のおもて面には、ｐ型半導体領域を貫通し、ドリフト領域まで達するトレンチおよびダミートレンチが設けられている。トレンチは、エミッタ領域および固定電位領域と接する。トレンチの内部には、ゲート絶縁膜を介してゲート電極が設けられている。ダミートレンチは、浮遊電位領域のみに接する。ダミートレンチの内部には、ダミーゲート絶縁膜を介してダミーゲート電極が設けられている。ダミーゲート電極は、抵抗を介して、浮遊電位領域に接続されている。抵抗は、ダミーゲート電極にかかる電圧が、ゲート電極にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有する（例えば、下記特許文献２参照。）。

特許第４２０５１２８号公報 特開２０１１−１７６２４４号公報

しかしながら、図６に示すようにエミッタ電位のダミーゲート電極１１６をダミートレンチ１１４内に埋め込んだ構成では、次の問題が生じる。１つ目の問題として、ダミートレンチ１１４内に設けたダミーゲート絶縁膜１１５の膜質に問題があった場合でも、出荷試験においてスクリーニングすることができない点が挙げられる。ゲートトレンチ１０４のようにゲート電位のゲート電極１０６が埋め込まれている場合には、ゲート−エミッタ間に電圧が印加されることにより、ｐベース領域１０２とゲート電極１０６との間に電圧が加わるため、ゲートトレンチ１０４内のゲート絶縁膜１０５に所定の電圧が印加される。

したがって、ウェハ試験時にゲート絶縁膜１０５の漏れ電流を測定することにより、ゲート絶縁膜１０５の膜質不良を判別することができるため、ゲート絶縁膜１０５の膜質に問題があるデバイスを出荷前に取り除くことができる。それに対して、エミッタ電位のダミーゲート電極１１６が埋め込まれたダミートレンチ１１４では、ゲート−エミッタ間またはゲート−コレクタ間に電圧を印加したとしても、ダミーゲート絶縁膜１１５に電圧は印加されない。また、コレクタ−エミッタ間に電圧を印加したとしても、その電圧の大部分はシリコン半導体に印加され、ダミーゲート絶縁膜１１５には僅かにしか印加されない。このため、膜質不良が生じたダミーゲート絶縁膜１１５をスクリーニングするために十分な電圧はダミーゲート絶縁膜１１５に印加されない。したがって、半導体装置の信頼性が損なわれる。

２つ目の問題として、定常のオン状態において、エミッタ電位のダミーゲート電極１１６が埋め込まれたダミートレンチ１１４付近のキャリア濃度が低下する点が挙げられる。ダミートレンチ１１４付近のキャリア濃度が低下する理由は、ゲート電位のゲート電極１０６が埋め込まれたゲートトレンチ１０４と異なり、エミッタ電位のダミーゲート電極１１６が埋め込まれたダミートレンチ１１４ではシリコン半導体との界面にキャリア濃度を上げる機能を有する電子蓄積層が形成されないからである。キャリア濃度が低下することによりオン電圧が上昇し、損失が増大してしまうという問題が生じる。

この発明は、上述した従来技術による問題点を解消するため、信頼性を向上させることができる半導体装置、半導体装置の制御方法および半導体装置の評価方法を提供することを目的とする。さらに、この発明は、オン電圧を低減させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１主面の表面層に形成された第２導電型の第１半導体領域と、前記第１半導体領域を貫通し前記半導体基板に達する複数のトレンチと、複数の前記トレンチのうちの第１トレンチに接するように前記第１半導体領域の内部に形成された第１導電型の第２半導体領域と、前記第１トレンチの内壁に沿って前記第１トレンチの内部に形成された第１絶縁膜と、前記第１絶縁膜の内側に形成された第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜の内側に形成され、前記第１制御電極と電気的に絶縁された第２制御電極と、前記第１半導体領域および前記第２半導体領域に接する第１主電極と、前記半導体基板の第２主面の表面層に形成された第２導電型の第３半導体領域と、前記第３半導体領域に接する第２主電極と、アノードに前記第２制御電極が接続され、かつカソードに前記第１主電極が接続された第１ダイオードと、前記第１制御電極と前記第２制御電極との間に接続された抵抗と、を備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、カソードに前記第２制御電極が接続され、かつアノードに前記第１主電極が接続された第２ダイオードをさらに備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１ダイオードは、複数のダイオードが直列接続されてなることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１半導体領域の内部の前記第１トレンチに接する部分にのみ形成されていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の制御方法は、第１導電型の半導体基板と、前記半導体基板の第１主面の表面層に形成された第２導電型の第１半導体領域と、前記第１半導体領域を貫通し前記半導体基板に達する複数のトレンチと、複数の前記トレンチのうちの第１トレンチに接するように前記第１半導体領域の内部に形成された第１導電型の第２半導体領域と、前記第１トレンチの内壁に沿って前記第１トレンチの内部に形成された第１絶縁膜と、前記第１絶縁膜の内側に形成された第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜の内側に形成された第２制御電極と、前記第１半導体領域および前記第２半導体領域に接する第１主電極と、前記半導体基板の第２主面の表面層に形成された第２導電型の第３半導体領域と、前記第３半導体領域に接する第２主電極と、を備えた半導体装置の制御方法であって、前記半導体装置が形成された半導体基板の検査時、または、前記半導体装置の動作時に、前記第１制御電極と電気的に絶縁された前記第２制御電極と、前記第１主電極と、の間に電圧を印加することを特徴とする。

また、この発明にかかる半導体装置の制御方法は、上述した発明において、前記半導体基板の検査時には、前記第１制御電極と電気的に絶縁された前記第２制御電極の電位が前記第１主電極の電位よりも低くなるように、前記第２制御電極と前記第１主電極との間に電圧を印加することを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の評価方法は、第１導電型の半導体ウェハに、前記半導体ウェハの第１主面の表面層に形成された第２導電型の第１半導体領域と、前記半導体ウェハの第１主面から前記第１半導体領域を貫通する複数のトレンチと、複数の前記トレンチのうちの第１トレンチに接するように前記第１半導体領域の内部に形成された第１導電型の第２半導体領域と、前記第１トレンチの内壁に沿って前記第１トレンチの内部に形成された第１絶縁膜と、前記第１絶縁膜の内側に形成された第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜の内側に形成され、前記第１制御電極と電気的に絶縁された第２制御電極と、前記第１半導体領域および前記第２半導体領域に接する第１主電極と、前記半導体ウェハの第２主面の表面層に形成された第２導電型の第３半導体領域と、前記第３半導体領域に接する第２主電極と、を備えた半導体装置を形成する素子形成工程と、前記素子形成工程後、前記半導体ウェハに形成された前記第２制御電極と前記第１主電極との間に電圧を印加し、前記第２絶縁膜の耐圧を評価する評価工程と、を含むことを特徴とする。

また、この発明にかかる半導体装置の評価方法は、上述した発明において、前記評価工程では、直流電源の負極に前記第２制御電極を接続し、かつ前記直流電源の正極に前記第１主電極を接続することにより、前記第２制御電極の電位が前記第１主電極の電位よりも低くなるように前記第２制御電極と前記第１主電極との間に電圧を印加することを特徴とする。

また、この発明にかかる半導体装置の評価方法は、上述した発明において、前記評価工程では、直流電源の正極に前記第２制御電極を接続して前記第２制御電極に正電圧を印加し、かつ前記直流電源の負極に前記第１主電極を接続して前記第１主電極に負電圧を印加することを特徴とする。

上述した発明によれば、第１制御電極と第２制御電極とを電気的に絶縁し、かつ第２制御電極と第１主電極との間に電圧を加えることにより、第２トレンチに挟まれフローティング状態の第２導電型の第１半導体領域の電位をエミッタ電位と等しくすることができる。これにより、第２トレンチ内壁の第２絶縁膜に電圧を印加することができ、膜質不良が生じた第２絶縁膜を検知することができる。

また、上述した発明によれば、第１制御電極と第２制御電極とを電気的に絶縁し、半導体装置の定常オン状態において第２制御電極に正電圧を印加することにより、第２トレンチ周辺にドリフト領域となる半導体基板よりも低抵抗な電子蓄積層を形成することができる。これにより、ｎ^-ドリフト領域の基板おもて面側のキャリア濃度を上昇させることができ、オン電圧を低減することができる。

また、上述した発明によれば、第１，２ダイオードを介して第２制御電極と第１主電極とを電気的に接続し、かつ抵抗を介して第２制御電極と第１制御電極とを電気的に接続することにより、第２制御電極を常に正電位に保つことができる。

本発明にかかる半導体装置、半導体装置の制御方法および半導体装置の評価方法によれば、信頼性の高い半導体装置を提供することができるという効果を奏する。また、本発明にかかる半導体装置によれば、オン電圧が低い半導体装置を提供することができるという効果を奏する。

実施の形態１にかかる半導体装置の断面構造を示す断面図である。 ウェハ試験時における実施の形態１にかかる半導体装置を示す回路図である。 ウェハ試験時における実施の形態１にかかる半導体装置の別の一例を示す回路図である。 実施の形態１にかかる半導体装置の電気的特性について示す特性図である。 実施の形態２にかかる半導体装置の断面構造を示す回路図である。 従来の半導体装置を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置、半導体装置の制御方法および半導体装置の評価方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置の断面構造を示す断面図である。実施の形態１にかかる半導体装置について、フィールドストップ（ＦＳ）型ＩＧＢＴに適用した場合を一例として説明する。図１に示すように、実施の形態１にかかる半導体装置は、ｎ^-ドリフト領域１となる半導体基板のおもて面に、ｐベース領域（第１半導体領域）２、ｎ⁺エミッタ領域（第２半導体領域）３、第１トレンチ（以下、ゲートトレンチとする）４、ゲート絶縁膜（第１絶縁膜）５およびゲート電極（第１制御電極）６からなるトレンチゲート型のＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造を備える。

また、半導体基板のおもて面には、第２トレンチ（以下、ダミートレンチとする）１４、ダミーゲート絶縁膜（第２絶縁膜）１５およびダミーゲート電極（第２制御電極）１６からなるダミートレンチゲート構造が設けられている。半導体基板の裏面の表面層には、ｐコレクタ領域（第３半導体領域）１０が設けられている。ｎ^-ドリフト領域１とｐコレクタ領域１０との間には、ｎバッファ領域９が設けられている。コレクタ電極（第２主電極）１１は、ｐコレクタ領域１０に接する。

半導体基板のおもて面から裏面に達しない深さで設けられ、例えば等間隔に並ぶ複数のトレンチによってゲートトレンチ４およびダミートレンチ１４が構成される。複数のトレンチは、トレンチが並ぶ方向（以下、短手方向とする）と直交する方向（図１では紙面奥行き方向、以下、長手方向とする）に延びるストライプ状の平面レイアウトを有する。各トレンチの内部には、それぞれ内壁に沿ってゲート酸化膜が設けられている。そして、また、各トレンチの内部には、ゲート酸化膜の内側にそれぞれリン（Ｐ）が高不純物濃度にドープされた低抵抗なポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極が形成されている。

これらのトレンチのうち、一部のトレンチの長手方向に平行な両側面に、ｎ⁺エミッタ領域３が設けられている。ｎ⁺エミッタ領域３は、ゲートトレンチ４の側壁に沿って設けられたゲート絶縁膜５に接する。ｎ⁺エミッタ領域３が接するトレンチがゲートトレンチ４であり、このゲートトレンチ４の内部に埋め込まれたゲート電極６に、ｎ⁺エミッタ領域３とｐコレクタ領域１０との間の電流の流れを制御する制御電圧が印加される。ゲート電極６は、ゲートトレンチ４の長手方向の端部においてゲートパッドＧに接続されゲート電位となっている。

ｎ⁺エミッタ領域３は、ｎ^-ドリフト領域１よりも高不純物濃度であり、例えば砒素（Ａｓ）がドープされることにより形成される。ｎ⁺エミッタ領域３は、ｐベース領域２に囲まれている。ｐベース領域２は、例えばゲートトレンチ４よりも浅く設けられている。ｐベース領域２の、ｎ⁺エミッタ領域３とｎ^-ドリフト領域１とに挟まれた部分は、ゲートトレンチ４の側壁に沿って設けられたゲート絶縁膜５に接する。エミッタ電極（第１主電極）７は、エミッタパッドＥに接続され、ｐベース領域２およびｎ⁺エミッタ領域３に接する。ｐベース領域２およびｎ⁺エミッタ領域３はともにエミッタ電位となっている。

複数のトレンチのうち、ゲートトレンチ４以外のトレンチがダミートレンチ１４であり、ダミートレンチ１４の内部に埋め込まれたゲート電極がダミーゲート電極１６である。図示を省略するが隣り合うゲートトレンチ４の間には、複数のダミートレンチ１４が設けられている。ダミーゲート電極１６は、層間絶縁膜８によってゲート電極６と電気的に絶縁されている。ダミーゲート電極１６は、ダミートレンチ１４の長手方向の端部においてダミーゲートパッドＤＧに接続されている。

ダミーゲートパッドＤＧは、ウェハ検査時、例えば検査用パッドとして用いられる。ウェハ検査において、例えば膜質不良が生じたダミーゲート絶縁膜１５のスクリーニングを行う。このスクリーニング方法については後述する。具体的には、ウェハ検査時、ダミーゲートパッドＤＧとエミッタパッドＥとの間に直流電源（不図示）を設け、ダミーゲート電極１６の電位が制御される。このとき、ダミーゲート電極１６の電位はエミッタ電位に対して負（エミッタ電位よりも低い電位）となるように制御される。また、後述するｐ⁺フローティング領域１２が負電位となるエミッタパッドＥに接続されている場合、ダミーゲート電極１６が正電位となり、エミッタ電極７が負電位となるように制御されてもよい。

一方、パッケージへの実装時、ダミーゲート電極１６は、ダミーゲート電極１６の電位を制御するドライバ回路（不図示）に接続される。そして、ＩＧＢＴの定常オン状態において、ダミーゲート電極１６が正電位となるように制御される。すなわち、ＩＧＢＴ動作時、ダミーゲート電極１６のエミッタ電極７に対する電位が、ゲート電極６のエミッタ電極７に対する電位と同様の正号となるように制御される。

ダミートレンチ１４の長手方向に平行な両側面には、フローティング電位を有するｐ⁺フローティング領域１２が設けられている。すなわち、ｐ⁺フローティング領域１２は、隣り合うダミーゲート電極１６間に設けられ、ダミーゲート電極１６の長手方向に伸びるストライプ状の平面レイアウトを有する。ゲートトレンチ４に隣り合うダミートレンチ１４においては、ダミートレンチ１４の長手方向に平行なゲートトレンチ４側の側面にｐベース領域２が接し、ダミートレンチ１４の長手方向に平行な他方の側面にのみｐ⁺フローティング領域１２が設けられている。すなわち、ｐ⁺フローティング領域１２は、ダミートレンチ１４間に挟まれるように設けられている。ダミートレンチ１４の側面に、ｎ⁺エミッタ領域３は設けられていない。

ｐ⁺フローティング領域（第１半導体領域）１２は、ダミートレンチ１４の側壁に沿って設けられたダミーゲート絶縁膜１５に接する。また、ｐ⁺フローティング領域１２は、ｐベース領域２よりも高い不純物濃度を有する。ｐ⁺フローティング領域１２は、ダミートレンチ１４よりも深く、かつダミートレンチ１４の底面を覆うように設けられていてもよい。また、ｐ⁺フローティング領域１２は、抵抗（不図示）を介してエミッタパッドＥに電気的に接続されていてもよいし、完全なフローティング状態としてもよい。

ｐ⁺フローティング領域１２とエミッタパッドＥとの間に設けられる抵抗は、外付け単体素子であってもよいし、ＩＧＢＴと同一の半導体基板内部に設けられた単一導電型のポリシリコンで構成されてもよい。また、ｐ⁺フローティング領域１２とエミッタパッドＥとの間に設けられる抵抗は、例えばｐ⁺フローティング領域１２の長手方向の端部において、ｐ⁺フローティング領域１２と接続されてもよい。

次に、膜質不良が生じたダミーゲート絶縁膜１５をスクリーニングする第１の方法について説明する。図２は、ウェハ試験時における実施の形態１にかかる半導体装置を示す回路図である。まず、ウェハのチップとなる各領域にそれぞれ実施の形態１にかかる半導体装置の素子構造を形成するウェハプロセスを行う。このとき、ダミーゲート電極１６は、検査用パッドとなるダミーゲートパッドＤＧに接続される。ダミーゲートパッドＤＧとエミッタパッドＥとの間には直流電源２１が接続される。

ウェハプロセスの後、ウェハ上に作り込まれた各半導体装置の電気的特性を評価するプロービングを行う。このプロービングを行う際に、ダミーゲート電極１６の電位がエミッタ電位よりも低くなるように、ダミーゲート−エミッタ間に電圧を印加する。エミッタパッドＥを直流電源２１の正極（電位の高い方）に接続し、ダミーゲートパッドＤＧを直流電源２１の負極（電位の低い方）に接続した状態を図２に示す。また、図２には、ｐ⁺フローティング領域１２が完全なフローティング状態である場合を示すが、ｐ⁺フローティング領域１２は抵抗（不図示）を介してエミッタパッドＥに接続されていてもよい。

ダミーゲート電極１６の電位をエミッタ電位に対して負にすることにより、ｎ^-ドリフト領域１のダミートレンチ１４に接する部分にはダミートレンチ１４に沿ってホール（正孔）の反転層が形成される。このため、ｐベース領域２とｐ⁺フローティング領域１２とが電気的に接続され、ｐ⁺フローティング領域１２はエミッタ電位となる。これにより、ダミートレンチ１４に接するエミッタ電位の半導体領域とダミーゲート電極１６との間に電圧が加わり、ダミートレンチ１４内壁のダミーゲート絶縁膜１５に電圧が印加される。

ダミーゲート絶縁膜１５の膜質が悪い場合、ダミーゲート絶縁膜１５に電圧が印加されることによりダミーゲート絶縁膜１５は絶縁破壊される。したがって、ダミーゲート−エミッタ間に正常な膜質のダミーゲート絶縁膜１５であれば破壊されない程度の所定電圧を印加し、膜質の悪いダミーゲート絶縁膜１５を故意に破壊させる。すなわち、ダミーゲート絶縁膜１５の耐圧を評価することにより、膜質不良が生じたダミーゲート絶縁膜１５を検知する。これにより、膜質の悪いダミーゲート絶縁膜１５を含んだ不良素子を取り除くことができる。

次に、膜質不良が生じたダミーゲート絶縁膜１５をスクリーニングする第２の方法について説明する。図３は、ウェハ試験時における実施の形態１にかかる半導体装置の別の一例を示す回路図である。ｐ⁺フローティング領域１２が完全なフローティング電位ではなく、エミッタパッドＥに電気的に接続される場合には、プロービングを行う際に、ダミーゲート電極１６が正電位となり、エミッタ電極７が負電位となるように、ダミーゲート−エミッタ間に電圧を印加する。エミッタパッドＥを直流電源２１の負極に接続し、ダミーゲートパッドＤＧを直流電源２１の正極に接続した状態を図３に示す。

ｐ⁺フローティング領域１２は、抵抗Ｒ１を介してエミッタパッドＥに接続されている。この場合、ダミーゲート電極１６に正電圧を印加したときに、ゲート漏れ電流程度の小電流が流れる程度であれば、ｐ⁺フローティング領域１２の電位がエミッタ電位と等しくなる。このため、プロービングを行う際に、スクリーニングの第１の方法のようにダミートレンチ１４に沿ってホールの反転層が形成されなくても、ダミーゲート絶縁膜１５に電圧が印加される。さらに、ダミーゲート電極１６に正電圧を印加することにより、ダミートレンチ１４に沿って電子反転層が形成される。

この電子反転層とｐベース領域２との間のアバランシェ耐圧は数Ｖ程度と低く、電子反転層の電位がエミッタ電位であるｐベース領域２に対して数Ｖ以上上がることはない。このため、ダミーゲート電極１６に印加した正電圧の大部分がダミートレンチ１４内のダミーゲート絶縁膜１５に印加される。したがって、スクリーニングの第２の方法においても、スクリーニングの第１の方法と同様の効果が得られる。

また、ＩＧＢＴの定常オン状態においてダミーゲート電極１６を正電位にすることにより、上述したようにダミートレンチ１４に沿って電子蓄積層が形成される。このため、パッケージに実装した実施の形態１にかかるＩＧＢＴにおいて、オン時にダミーゲート電極１６が正電位となる構成とすることにより、ダミートレンチ１４周辺からもｎ^-ドリフト領域１へ電子が注入され易くなりキャリア濃度が上昇し、オン電圧が低減される。

次に、実施の形態１にかかる半導体装置のオン電圧について検証した。図４は、実施の形態１にかかる半導体装置の電気的特性について示す特性図である。まず、実施の形態１にしたがい、定格１２００Ｖ耐圧のトレンチゲート型ＦＳ−ＩＧＢＴを作製（製造）した。そして、実施の形態１にかかるＦＳ−ＩＧＢＴのゲート電極６とダミーゲート電極１６とがそれぞれ別の端子（パッド）に接続されるようにパッケージに実装した。そして、ゲート電極６に１５Ｖ程度の正電圧を印加すると同時に、ダミーゲート電極１６にも１５Ｖ程度の正電圧を印加した。

その結果、図４に示すように、ダミーゲート電極１６の電位（以下、ダミーゲート電位とする）Ｖ_DGが０Ｖのときのオン電圧Ｖｏｎが２．０Ｖ程度であったのに対し、ダミーゲート電位Ｖ_DGが約５０Ｖのときのオン電圧Ｖｏｎは１．８７Ｖであることが確認された。したがって、ＩＧＢＴの定常オン状態においてダミーゲート電極１６に正電圧を印加することにより、オン電圧Ｖｏｎが低減されることを確認することができた。オン電圧Ｖｏｎが低減される理由は、次の通りである。

ＩＧＢＴのオン時、ダミーゲート電極１６に正電圧が印加されることにより、ゲートトレンチ４に沿って電子反転層（チャネル）が形成されると同時に、ダミートレンチ１４に沿って電子蓄積層が形成される。これにより、電子反転層を経由してｎ^-ドリフト領域１へ電子電流が流れ込むと同時に、ｎ^-ドリフト領域１よりも低抵抗な電子蓄積層を経由して流れる電子電流も存在する。したがって、ダミーゲート電極１６を正電位にする（ダミーゲート電位Ｖ_DGが高くなる）ことにより、電子蓄積層が広範囲にわたって形成され、電子蓄積層から注入される電子電流も増加する。この結果、ｎ^-ドリフト領域１の基板おもて面側のキャリア濃度が上昇し、オン電圧が低減される。

以上、説明したように、実施の形態１によれば、ゲート電極とダミーゲート電極とを電気的に絶縁し、かつダミーゲート電極とエミッタ電極との間に電圧を加えることにより、ｐ⁺フローティング領域の電位をエミッタ電位と等しくすることができる。これにより、ダミートレンチ内壁のダミーゲート絶縁膜に電圧を印加することができ、膜質不良が生じたダミーゲート絶縁膜を検知することができる。

また、実施の形態１によれば、ゲート電極とダミーゲート電極とを電気的に絶縁し、ＩＧＢＴの定常オン状態においてダミーゲート電極に正電圧を印加することにより、ダミートレンチ周辺にｎ^-ドリフト領域よりも低抵抗な電子蓄積層を形成することができる。これにより、ｎ^-ドリフト領域の基板おもて面側のキャリア濃度を上昇させることができ、オン電圧を低減することができる。

（実施の形態２）
図５は、実施の形態２にかかる半導体装置の断面構造を示す回路図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、逆並列接続した第１，２ダイオード３１，３２とを介してダミーゲート電極１６とエミッタパッドＥとを接続し、かつ抵抗Ｒ２を介してダミーゲート電極１６とゲートパッドＧとを接続した点である。実施の形態２にかかる半導体装置に、ダミーゲートパッドは設けられていない。

図５に示すように、ダミーゲート電極１６は、第１ダイオード３１のアノードに接続されている。第１ダイオード３１のカソードは、エミッタパッドＥに接続されている。第１ダイオード３１は、２つ以上のダイオードが直列接続された多段ダイオードであってもよいし、１つのダイオードで構成されてもよい。図５には、第１ダイオード３１を多段ダイオードとした構成を示す。第１ダイオード３１を設けることにより、ダミーゲート電極１６はエミッタ電位に対して第１ダイオード３１の段数分の順方向電圧だけ高い電位を保つことができる。

さらに、ダミーゲート電極１６は、第１ダイオード３１に逆並列接続された第２ダイオード３２のカソードに接続されるのが好ましい。第２ダイオード３２のアノードは、エミッタパッドＥに接続されている。これにより、ダミーゲート電極１６が負電位になることを回避することができる。ダミーゲート電極１６が負電位に振れた場合、ダミートレンチ１４に沿ってホールの反転層ができ、ｐ⁺フローティング領域１２とｐベース領域２とが短絡される。ｐ⁺フローティング領域１２がｐベース領域２と同様に機能し、ｎ^-ドリフト領域１からホールを排出するため、キャリア濃度が減少してオン電圧が上昇してしまうという問題がある。したがって、第２ダイオード３２を設けることにより、このような問題を回避することができる。

また、ダミーゲート電極１６は、抵抗Ｒ２を介してゲートパッドＧに接続されている。これにより、ゲート電極６からダミーゲート電極１６へ常にホールが供給される。したがって、ダミーゲート電極１６の電位を常に正電位に保つことができる。

第１，２ダイオード３１，３２および抵抗Ｒ２は、複数の外付け単体素子を組み合わせた外部回路として構成されてもよいし、ＦＳ−ＩＧＢＴが形成された同一の半導体基板に内部回路として構成されてもよい。第１，２ダイオード３１，３２および抵抗Ｒ２を半導体基板内部に構成する場合、例えば、単一導電型ポリシリコンで構成された抵抗Ｒ２と、ｐｎ接合を有するポリシリコンでそれぞれ構成された第１，２ダイオード３１，３２とを用いるのが好ましい。

以上、説明したように、実施の形態２によれば、第１，２ダイオードを介してダミーゲート電極とエミッタ電極とを電気的に接続し、かつ抵抗を介してダミーゲート電極とゲート電極とを電気的に接続することにより、ダミーゲート電極を常に正電位に保つことができる。したがって、実施の形態１と同様の効果を得ることができる。また、ダミーゲート電極を常に正電位に保つことができるため、例えばダミーゲート電極の電位を制御するドライバ回路を備える必要がなくなる。

以上において本発明では、ＦＳ−ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、ダミートレンチを設けたさまざまな構成の半導体装置に適用することが可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置、半導体装置の制御方法および半導体装置の評価方法は、電力変換装置に使用されるパワー半導体装置に有用である。

１ ｎ^-ドリフト領域
２ ｐベース領域
３ ｎ⁺エミッタ領域
４ ゲートトレンチ
５ ゲート絶縁膜
６ ゲート電極
７ エミッタ電極
８ 層間絶縁膜
９ ｎバッファ領域
１０ ｐコレクタ領域
１１ コレクタ電極
１２ ｐ⁺フローティング領域
１４ ダミートレンチ
１５ ダミーゲート絶縁膜
１６ ダミーゲート電極
ＤＧ ダミーゲートパッド
Ｅ エミッタパッド
Ｇ ゲートパッド

Claims (7)

1. 第１導電型の半導体基板と、
   前記半導体基板の第１主面の表面層に形成された第２導電型の第１半導体領域と、
   前記第１半導体領域を貫通し前記半導体基板に達する複数のトレンチと、
   複数の前記トレンチのうちの第１トレンチに接するように前記第１半導体領域の内部に形成された第１導電型の第２半導体領域と、
   前記第１トレンチの内壁に沿って前記第１トレンチの内部に形成された第１絶縁膜と、
   前記第１絶縁膜の内側に形成された第１制御電極と、
   複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、
   前記第２絶縁膜の内側に形成され、前記第１制御電極と電気的に絶縁された第２制御電極と、
   前記第１半導体領域および前記第２半導体領域に接する第１主電極と、
   前記半導体基板の第２主面の表面層に形成された第２導電型の第３半導体領域と、
   前記第３半導体領域に接する第２主電極と、
   アノードに前記第２制御電極が接続され、かつカソードに前記第１主電極が接続された第１ダイオードと、
   前記第１制御電極と前記第２制御電極との間に接続された抵抗と、
   を備えることを特徴とする半導体装置。
2. カソードに前記第２制御電極が接続され、かつアノードに前記第１主電極が接続された第２ダイオードをさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１ダイオードは、複数のダイオードが直列接続されてなることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２半導体領域は、前記第１半導体領域の内部の前記第１トレンチに接する部分にのみ形成されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 第１導電型の半導体基板と、前記半導体基板の第１主面の表面層に形成された第２導電型の第１半導体領域と、前記第１半導体領域を貫通し前記半導体基板に達する複数のトレンチと、複数の前記トレンチのうちの第１トレンチに接するように前記第１半導体領域の内部に形成された第１導電型の第２半導体領域と、前記第１トレンチの内壁に沿って前記第１トレンチの内部に形成された第１絶縁膜と、前記第１絶縁膜の内側に形成された第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜の内側に形成された第２制御電極と、前記第１半導体領域および前記第２半導体領域に接する第１主電極と、前記半導体基板の第２主面の表面層に形成された第２導電型の第３半導体領域と、前記第３半導体領域に接する第２主電極と、を備えた半導体装置の制御方法であって、
   前記半導体装置の動作時には、前記第１制御電極と電気的に絶縁された前記第２制御電極と、前記第１主電極と、の間に電圧を印加し、
   前記半導体装置が形成された前記半導体基板の検査時には、前記第１制御電極と電気的に絶縁された前記第２制御電極の電位が前記第１主電極の電位よりも低くなるように、前記第２制御電極と前記第１主電極との間に電圧を印加することを特徴とする半導体装置の制御方法。
6. 第１導電型の半導体ウェハに、前記半導体ウェハの第１主面の表面層に形成された第２導電型の第１半導体領域と、前記半導体ウェハの第１主面から前記第１半導体領域を貫通する複数のトレンチと、複数の前記トレンチのうちの第１トレンチに接するように前記第１半導体領域の内部に形成された第１導電型の第２半導体領域と、前記第１トレンチの内壁に沿って前記第１トレンチの内部に形成された第１絶縁膜と、前記第１絶縁膜の内側に形成された第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜の内側に形成され、前記第１制御電極と電気的に絶縁された第２制御電極と、前記第１半導体領域および前記第２半導体領域に接する第１主電極と、前記半導体ウェハの第２主面の表面層に形成された第２導電型の第３半導体領域と、前記第３半導体領域に接する第２主電極と、を備えた半導体装置を形成する素子形成工程と、
   前記素子形成工程後、前記半導体ウェハに形成された前記第２制御電極と前記第１主電極との間に電圧を印加し、前記第２絶縁膜の耐圧を評価する評価工程と、
   を含み、
   前記評価工程では、直流電源の負極に前記第２制御電極を接続し、かつ前記直流電源の正極に前記第１主電極を接続することにより、前記第２制御電極の電位が前記第１主電極の電位よりも低くなるように前記第２制御電極と前記第１主電極との間に電圧を印加することを特徴とする半導体装置の評価方法。
7. 第１導電型の半導体ウェハに、前記半導体ウェハの第１主面の表面層に形成された第２導電型の第１半導体領域と、前記半導体ウェハの第１主面から前記第１半導体領域を貫通する複数のトレンチと、複数の前記トレンチのうちの第１トレンチに接するように前記第１半導体領域の内部に形成された第１導電型の第２半導体領域と、前記第１トレンチの内壁に沿って前記第１トレンチの内部に形成された第１絶縁膜と、前記第１絶縁膜の内側に形成された第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜の内側に形成され、前記第１制御電極と電気的に絶縁された第２制御電極と、前記第１半導体領域および前記第２半導体領域に接する第１主電極と、前記半導体ウェハの第２主面の表面層に形成された第２導電型の第３半導体領域と、前記第３半導体領域に接する第２主電極と、を備えた半導体装置を形成する素子形成工程と、
   前記素子形成工程後、前記半導体ウェハに形成された前記第２制御電極と前記第１主電極との間に電圧を印加し、前記第２絶縁膜の耐圧を評価する評価工程と、
   を含み、
   前記評価工程では、直流電源の正極に前記第２制御電極を接続して前記第２制御電極に正電圧を印加し、かつ前記直流電源の負極に前記第１主電極を接続して前記第１主電極に負電圧を印加することを特徴とする半導体装置の評価方法。

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