JP2009212481A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009212481A JP2009212481A JP2008111047A JP2008111047A JP2009212481A JP 2009212481 A JP2009212481 A JP 2009212481A JP 2008111047 A JP2008111047 A JP 2008111047A JP 2008111047 A JP2008111047 A JP 2008111047A JP 2009212481 A JP2009212481 A JP 2009212481A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- secondary wiring
- wiring
- region
- lower insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】半導体装置1aは、半導体チップ2において、第1の二次配線未形成領域の絶縁層が、第1の二次配線形成領域の絶縁層よりも薄く形成される。また、半導体チップ2における、電極パッド10が形成された回路形成面が伸びている方向に関し、半導体チップの縁31が、上層絶縁層12の縁である側壁部12sよりも突出している。
【選択図】図1
Description
本発明の実施の一形態に係る半導体装置について、図1(a)・(b)を用いて説明する。
本発明の別の実施の形態に係る半導体装置について、図2(a)・(b)を用いて説明する。
本発明の別の実施の形態に係る半導体装置について、図3(a)・(b)を用いて説明する。
本発明の別の実施の形態に係る半導体装置について、図4(a)・(b)を用いて説明する。
本発明の別の実施の形態に係る半導体装置について、図5(a)・(b)を用いて説明する。
本発明の別の実施の形態に係る半導体装置について、図6(a)・(b)を用いて説明する。
本発明の別の実施の形態に係る半導体装置について、図7(a)・(b)を用いて説明する。
本発明の別の実施の形態に係る半導体装置について、図8(a)・(b)を用いて説明する。
本発明の実施の形態に係る半導体装置の製造方法について、図9(a)〜(f)を用いて説明する。
〔実施の形態10〕
本発明の別の実施の形態に係る半導体装置について、図11〜15を用いて説明する。
〔実施の形態11〕
本発明の別の実施の形態に係る半導体装置について、図16〜18を用いて説明する。
〔実施の形態12〕
以下、本発明の実施の形態に係る半導体装置の製造方法について、図19(a)〜図19(e)を用いて説明する。
〔実施の形態13〕
以下、本発明の実施の形態に係る半導体装置の製造方法について、図20(a)〜図20(i)、図21(a)〜図21(i)、図22(a)〜図22(i)、及び図23(a)〜図23(i)を用いて説明する。
2〜9 半導体チップ
10、10a、10b 電極パッド
11a〜11c 下層絶縁層
12 上層絶縁層
13 中層絶縁層
11ah、11bh、11ch、12h、13h、13h−2
開口部
11as、11bs、11bs´、11bs´´、11cs、13s、13s´
側壁部
12s 側壁部(上層絶縁層の縁)
12ho、12ho´、14
陥没部
21、21´、21X、21Y 二次配線
21a、21Xa、21Ya パッド部
21b、21Xb、21Yb 配線部
21c、21d、21Xc、21Yc、21Yd ランド部
31 半導体チップの縁
51 電子回路部(電子回路)
61A、61C 二次配線形成領域
61B、61D、62B、62D 二次配線未形成領域
Claims (34)
- 電極パッドが形成される半導体チップと、
上記半導体チップに被覆され、上記電極パッドを部分的に露出させる開口部を有する下層絶縁層と、
上記電極パッドの露出部と接触することで当該電極パッドと導通するパッド部と、当該電極パッドと半導体装置自身の外部の回路とを導通させる外部接続端子を備えるランド部と、当該パッド部とランド部とを導通させる配線部と、を備える二次配線と、
上記二次配線に被覆され、当該二次配線の少なくとも上記ランド部の外部接続端子を露出させる開口部を有する上層絶縁層と、を備える半導体装置であって、
少なくとも上記二次配線の配線部が上記下層絶縁層上に形成され、
少なくとも上記二次配線の配線部が形成される領域である二次配線形成領域を除く領域である二次配線未形成領域における、少なくとも下層絶縁層を含む絶縁層は、当該二次配線形成領域における、下層絶縁層及び上層絶縁層の総厚未満の厚さで形成されており、
上記半導体チップにおける、電極パッドが形成された面が伸びている方向に関し、当該半導体チップの縁が、上記上層絶縁層の縁よりも突出していることを特徴とする半導体装置。 - 上記二次配線未形成領域は、上記二次配線形成領域及び当該二次配線形成領域の近傍領域を除く領域であることを特徴とする請求項1に記載の半導体装置。
- 上記二次配線未形成領域における下層絶縁層は、上記二次配線形成領域における下層絶縁層未満の厚さで形成されることを特徴とする請求項1または2に記載の半導体装置。
- 上記二次配線未形成領域において、上記上層絶縁層が形成され、
上記二次配線未形成領域における下層絶縁層及び上層絶縁層の総厚は、上記二次配線形成領域における下層絶縁層以下の厚さで形成されることを特徴とする請求項2に記載の半導体装置。 - 上記二次配線未形成領域において、上記上層絶縁層が形成されないことを特徴とする請求項2に記載の半導体装置。
- 上記電極パッドは、上記二次配線のランド部の下部に設けられ、
上記二次配線未形成領域は、上記下部に電極パッドが設けられるランド部が形成される領域をさらに除く領域であることを特徴とする請求項1に記載の半導体装置。 - 上記半導体チップは、アナログ信号を取り扱う電子回路をさらに備えることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 上記半導体チップの特定の領域毎に、上記二次配線と上記電子回路との間の電磁界的干渉の度合を基に、上記下層絶縁層の厚さが設定されることを特徴とする請求項7に記載の半導体装置。
- 請求項1〜8のいずれか1項に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを部分的に露出させる開口部を形成した下層絶縁層を被覆する工程と、
上記二次配線を、上記半導体チップの電極パッドの露出部と当該二次配線のパッド部とを接触させて設ける工程と、
上記二次配線に、上記二次配線のランド部を露出させる開口部を形成した上記上層絶縁層を被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 上記上層絶縁層を設ける工程において、上記二次配線形成領域及び当該二次配線形成領域の近傍領域にのみ上記上層絶縁層を形成することを特徴とする請求項9に記載の半導体装置の製造方法。
- 請求項2に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを部分的に露出させる開口部を形成した下層絶縁層を被覆する工程と、
上記二次配線を、上記半導体チップの電極パッドの露出部と当該二次配線のパッド部とを接触させて設ける工程と、
上記二次配線に、上記二次配線のランド部を露出させる開口部と、上記二次配線未形成領域における、少なくとも下層絶縁層を含む絶縁層を、上記二次配線形成領域における、下層絶縁層及び上層絶縁層の総厚未満の厚さとする陥没部と、を形成した上記上層絶縁層を被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法であって、
上記半導体チップに、上記二次配線未形成領域における下層絶縁層を、上記二次配線形成領域における下層絶縁層未満の厚さとする側壁部を形成した上記下層絶縁層を被覆する工程と、
上記二次配線を、上記半導体チップの電極パッドの露出部と当該二次配線のパッド部とを接触させて設ける工程と、
上記二次配線に、上記二次配線のランド部を露出させる開口部を形成した上記上層絶縁層を被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを部分的に露出させる開口部を形成した下層絶縁層を被覆する工程と、
上記二次配線を、上記半導体チップの電極パッドの露出部と当該二次配線のパッド部とを接触させて設ける工程と、
上記二次配線に、上記二次配線のランド部を露出させる開口部と、上記二次配線形成領域及び当該二次配線形成領域の近傍領域を除く二次配線未形成領域における、下層絶縁層及び上層絶縁層の総厚を、当該二次配線形成領域における下層絶縁層の厚さ以下の厚さとする陥没部と、を形成した上記上層絶縁層を被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法であって、
上記半導体チップの上記二次配線未形成領域に側壁部を有する上記下層絶縁層を、上記半導体チップの特定の領域毎に、上記二次配線と上記電子回路との間の電磁界的干渉の度合を基に、上記下層絶縁層の厚さを変化させて設ける工程と、
上記二次配線を、上記半導体チップの電極パッドの露出部と当該二次配線のパッド部とを接触させて設ける工程と、
上記上層絶縁層を上記二次配線に被覆すると共に、当該上層絶縁層に上記二次配線のランド部を露出させる開口部を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 電極パッドが形成されている半導体チップと、
上記半導体チップに被覆されており、上記電極パッドを部分的に露出させる開口部が形成されている下層絶縁層と、
自身の一部が上記電極パッドの露出部と接触することで当該電極パッドと電気的に接続されており、かつ、当該電極パッドから少なくとも上記下層絶縁層を含む下方絶縁層上に引き廻されて形成されている配線部をさらに備える二次配線であって、当該下方絶縁層の厚さが互いに異なる複数層の二次配線と、
少なくとも上記複数層の二次配線における最上位層の二次配線の配線部に被覆されている上方絶縁層と、を備える半導体装置であって、
少なくとも上記複数層の二次配線におけるいずれかの二次配線の配線部が形成されている領域を除く二次配線未形成領域における、少なくとも上記下層絶縁層を含む絶縁層は、少なくとも上記最上位層の二次配線の配線部が形成されている二次配線形成領域における、上記下方絶縁層及び上方絶縁層の総厚未満の厚さで形成されていることを特徴とする半導体装置。 - 上記半導体チップにおける、電極パッドが形成された面が伸びている方向に関し、当該半導体チップの縁が、上記上方絶縁層の縁よりも突出していることを特徴とする請求項15に記載の半導体装置。
- 上記二次配線未形成領域は、上記複数層の二次配線におけるいずれかの二次配線の配線部が形成されている領域の近傍領域をさらに除く領域であることを特徴とする請求項15または16に記載の半導体装置。
- 上記二次配線未形成領域における下層絶縁層は、上記二次配線形成領域における下方絶縁層未満の厚さで形成されていることを特徴とする請求項15〜17のいずれか1項に記載の半導体装置。
- 上記二次配線未形成領域において、上記上方絶縁層が形成されており、
上記二次配線未形成領域における少なくとも下層絶縁層及び上方絶縁層を含む絶縁層の総厚は、上記二次配線形成領域における下方絶縁層以下の厚さで形成されていることを特徴とする請求項17に記載の半導体装置。 - 上記二次配線未形成領域において、上記上方絶縁層が形成されていないことを特徴とする請求項17に記載の半導体装置。
- 上記半導体チップは、アナログ信号を取り扱う電子回路をさらに備えることを特徴とする請求項15〜20のいずれか1項に記載の半導体装置。
- 上記半導体チップの特定の領域毎に、上記二次配線と上記電子回路との間の電磁界的干渉の度合を基に、上記下方絶縁層の厚さが設定されていることを特徴とする請求項21に記載の半導体装置。
- 上記複数層の二次配線における少なくとも1本の二次配線に、上記上方絶縁層が被覆されており、
上記複数層の二次配線における少なくとも1本の二次配線は、自身の所定の領域が露出することで、半導体装置自身の外部と電気的に接続するためのランド部をさらに備えることを特徴とする請求項15〜22のいずれか1項に記載の半導体装置。 - 上記電極パッドは、上記ランド部の下部に設けられており、かつ、当該ランド部と電気的に接続されており、
上記二次配線未形成領域は、上記下部に電極パッドが設けられるランド部が形成されている領域をさらに除く領域であることを特徴とする請求項23に記載の半導体装置。 - 請求項15〜22のいずれか1項に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを複数個設ける工程と、
上記半導体チップに、上記各電極パッドを部分的に露出させる開口部を形成した上記下層絶縁層を被覆する工程と、
少なくとも上記配線部を除く上記複数層の二次配線の一部と、上記各電極パッドの露出部分と、をそれぞれ接触させると共に、当該複数層の二次配線の配線部を上記下方絶縁層上に設ける工程と、
上記上方絶縁層を、少なくとも上記最上位層の二次配線に被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 上記上方絶縁層を被覆する工程では、
少なくとも上記複数層の二次配線におけるいずれかの二次配線の配線部が形成される領域及び当該領域の近傍領域に上記上方絶縁層を形成することを特徴とする請求項25に記載の半導体装置の製造方法。 - 上記上方絶縁層を被覆する工程では、
上記二次配線形成領域及び当該二次配線形成領域の近傍領域にのみ上記上方絶縁層を形成することを特徴とする請求項25に記載の半導体装置の製造方法。 - 請求項17に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを複数個設ける工程と、
上記半導体チップに、上記各電極パッドを部分的に露出させる開口部を形成した上記下層絶縁層を被覆する工程と、
少なくとも上記配線部を除く上記複数層の二次配線の一部と、上記各電極パッドの露出部分と、をそれぞれ接触させると共に、当該複数層の二次配線の配線部を上記下方絶縁層上に設ける工程と、
上記二次配線未形成領域における、少なくとも下層絶縁層を含む絶縁層を、上記二次配線形成領域における、下方絶縁層及び上方絶縁層の総厚未満の厚さとする陥没部を形成した上記上方絶縁層を、少なくとも当該最上位層の二次配線に被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項18に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを複数個設ける工程と、
上記半導体チップに、上記各電極パッドを部分的に露出させる開口部と、上記二次配線未形成領域における下層絶縁層を、上記二次配線形成領域における下方絶縁層未満の厚さとする側壁部と、を形成した上記下層絶縁層を被覆する工程と、
少なくとも上記配線部を除く上記複数層の二次配線の一部と、上記各電極パッドの露出部分と、をそれぞれ接触させると共に、当該複数層の二次配線の配線部を上記下方絶縁層上に設ける工程と、
上記上方絶縁層を、少なくとも当該最上位層の二次配線に被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項19に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを複数個設ける工程と、
上記半導体チップに、上記各電極パッドを部分的に露出させる開口部を形成した上記下層絶縁層を被覆する工程と、
少なくとも上記配線部を除く上記複数層の二次配線の一部と、上記各電極パッドの露出部分と、をそれぞれ接触させると共に、当該複数層の二次配線の配線部を上記下方絶縁層上に設ける工程と、
上記二次配線未形成領域における、下層絶縁層及び上方絶縁層を含む絶縁層の総厚を、最上位層の二次配線形成領域における、下方絶縁層以下の厚さとする陥没部と、を形成した上記上方絶縁層を、少なくとも当該最上位層の二次配線に被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項22に記載の半導体装置の製造方法であって、
上記半導体チップの上記二次配線未形成領域に側壁部を有する上記下方絶縁層を、上記半導体チップの特定の領域毎に、上記二次配線と上記電子回路との間の電磁界的干渉の度合を基に、上記下方絶縁層の厚さを変化させて設ける工程と、
上記複数層の二次配線の配線部を除く当該複数層の二次配線の一部を、上記半導体チップの電極パッドの露出部と接触させると共に、当該複数層の二次配線の配線部を上記下方絶縁層上に設ける工程と、
上記上方絶縁層を、少なくとも当該最上位層の二次配線に被覆する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項23または24に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを複数個設ける工程と、
上記半導体チップに、上記各電極パッドを部分的に露出させる開口部を形成した上記下層絶縁層を被覆する工程と、
上記複数層の二次配線の配線部を除く当該複数層の二次配線の一部を、上記半導体チップの各電極パッドの露出部とそれぞれ接触させると共に、当該複数層の二次配線の配線部を上記下方絶縁層上に設ける工程と、
上記上方絶縁層を、少なくとも上記最上位層の二次配線及び上記複数層の二次配線における少なくとも1本の二次配線に被覆し、かつ、当該複数層の二次配線における少なくとも1本の二次配線に、上記ランド部を形成する工程と、含むことを特徴とする半導体装置の製造方法。 - 電極パッドが形成されている半導体チップと、
上記半導体チップに被覆されており、上記電極パッドを部分的に露出させる開口部が形成されている下層絶縁層と、
自身の一部が上記電極パッドの露出部と接触することで当該電極パッドと電気的に接続されており、かつ、上記下層絶縁層上に引き廻されて形成されている配線部をさらに備える二次配線と、
少なくとも上記二次配線の配線部に被覆されている上層絶縁層と、を備える半導体装置であって、
少なくとも上記二次配線の配線部が形成される領域である二次配線形成領域を除く領域である二次配線未形成領域における、少なくとも下層絶縁層を含む絶縁層は、当該二次配線形成領域における、下層絶縁層及び上層絶縁層の総厚未満の厚さで形成されており、
上記半導体チップにおける、電極パッドが形成された面が伸びている方向に関し、当該半導体チップの縁が、上記上層絶縁層の縁よりも突出していることを特徴とする半導体装置。 - 請求項33に記載の半導体装置の製造方法であって、
上記半導体チップに、上記電極パッドを部分的に露出させる開口部を形成した上記下層絶縁層を被覆する工程と、
上記二次配線を、上記半導体チップの電極パッドの露出部分と、上記配線部を除く当該二次配線の一部と、を接触させて設ける工程と、
上記二次配線に、上記上層絶縁層を被覆する工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008111047A JP2009212481A (ja) | 2007-04-27 | 2008-04-22 | 半導体装置及び半導体装置の製造方法 |
US12/109,664 US7906856B2 (en) | 2007-04-27 | 2008-04-25 | Semiconductor device and method for manufacturing semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007120202 | 2007-04-27 | ||
JP2008029697 | 2008-02-08 | ||
JP2008111047A JP2009212481A (ja) | 2007-04-27 | 2008-04-22 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009212481A true JP2009212481A (ja) | 2009-09-17 |
Family
ID=39938995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008111047A Pending JP2009212481A (ja) | 2007-04-27 | 2008-04-22 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7906856B2 (ja) |
JP (1) | JP2009212481A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049306A (ja) * | 2007-08-22 | 2009-03-05 | Fujikura Ltd | 半導体装置 |
JP2011166072A (ja) * | 2010-02-15 | 2011-08-25 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
JP2012038872A (ja) * | 2010-08-06 | 2012-02-23 | On Semiconductor Trading Ltd | 半導体装置及びその製造方法 |
JP2015095606A (ja) * | 2013-11-13 | 2015-05-18 | セイコーエプソン株式会社 | 半導体装置 |
WO2015107849A1 (ja) * | 2014-01-14 | 2015-07-23 | 株式会社フジクラ | 半導体装置、及び撮像モジュール |
JP2018206938A (ja) * | 2017-06-05 | 2018-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2020205342A (ja) * | 2019-06-17 | 2020-12-24 | ローム株式会社 | チップ部品 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5355499B2 (ja) * | 2010-06-03 | 2013-11-27 | 株式会社東芝 | 半導体装置 |
MY202342A (en) * | 2017-06-08 | 2024-04-24 | Intel Corp | Over-molded ic package with in-mold capacitor |
US10553527B2 (en) * | 2017-09-12 | 2020-02-04 | Advanced Semiconductor Engineering, Inc. | Substrate and semiconductor device package |
US10878165B2 (en) * | 2018-07-16 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for generating layout diagram including protruding pin cell regions and semiconductor device based on same |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01310560A (ja) * | 1988-06-09 | 1989-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH03196662A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
WO2000055898A1 (fr) * | 1999-03-16 | 2000-09-21 | Seiko Epson Corporation | Dispositif a semi-conducteur, son procede de fabrication, carte de circuit et dispositif electronique |
JP2002083894A (ja) * | 2000-06-21 | 2002-03-22 | Hitachi Maxell Ltd | 半導体チップ及びこれを用いた半導体装置 |
JP2002305215A (ja) * | 2001-04-05 | 2002-10-18 | Sharp Corp | 半導体装置およびこれを用いた積層構造体 |
JP2004031790A (ja) * | 2002-06-27 | 2004-01-29 | Hitachi Maxell Ltd | 半導体チップ |
JP2004207268A (ja) * | 2002-12-20 | 2004-07-22 | Sharp Corp | 半導体装置、および、その製造方法 |
JP2004214561A (ja) * | 2003-01-08 | 2004-07-29 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100741039B1 (ko) | 2000-06-21 | 2007-07-20 | 히다치 막셀 가부시키가이샤 | 반도체칩 및 이것을 사용한 반도체장치 |
JP2003347471A (ja) | 2002-05-24 | 2003-12-05 | Fujikura Ltd | 半導体装置及びその製造方法 |
JP3713013B2 (ja) * | 2002-12-06 | 2005-11-02 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
JP2006303036A (ja) | 2005-04-18 | 2006-11-02 | Fujikura Ltd | 半導体装置 |
US7446422B1 (en) * | 2005-04-26 | 2008-11-04 | Amkor Technology, Inc. | Wafer level chip scale package and manufacturing method for the same |
-
2008
- 2008-04-22 JP JP2008111047A patent/JP2009212481A/ja active Pending
- 2008-04-25 US US12/109,664 patent/US7906856B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01310560A (ja) * | 1988-06-09 | 1989-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH03196662A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
WO2000055898A1 (fr) * | 1999-03-16 | 2000-09-21 | Seiko Epson Corporation | Dispositif a semi-conducteur, son procede de fabrication, carte de circuit et dispositif electronique |
JP2002083894A (ja) * | 2000-06-21 | 2002-03-22 | Hitachi Maxell Ltd | 半導体チップ及びこれを用いた半導体装置 |
JP2002305215A (ja) * | 2001-04-05 | 2002-10-18 | Sharp Corp | 半導体装置およびこれを用いた積層構造体 |
JP2004031790A (ja) * | 2002-06-27 | 2004-01-29 | Hitachi Maxell Ltd | 半導体チップ |
JP2004207268A (ja) * | 2002-12-20 | 2004-07-22 | Sharp Corp | 半導体装置、および、その製造方法 |
JP2004214561A (ja) * | 2003-01-08 | 2004-07-29 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049306A (ja) * | 2007-08-22 | 2009-03-05 | Fujikura Ltd | 半導体装置 |
JP2011166072A (ja) * | 2010-02-15 | 2011-08-25 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
JP2012038872A (ja) * | 2010-08-06 | 2012-02-23 | On Semiconductor Trading Ltd | 半導体装置及びその製造方法 |
JP2015095606A (ja) * | 2013-11-13 | 2015-05-18 | セイコーエプソン株式会社 | 半導体装置 |
US9880285B2 (en) | 2013-11-13 | 2018-01-30 | Seiko Epson Corporation | Semiconductor device |
WO2015107849A1 (ja) * | 2014-01-14 | 2015-07-23 | 株式会社フジクラ | 半導体装置、及び撮像モジュール |
JP2015133417A (ja) * | 2014-01-14 | 2015-07-23 | 株式会社フジクラ | 半導体装置、及び撮像モジュール |
JP2018206938A (ja) * | 2017-06-05 | 2018-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2020205342A (ja) * | 2019-06-17 | 2020-12-24 | ローム株式会社 | チップ部品 |
JP7323343B2 (ja) | 2019-06-17 | 2023-08-08 | ローム株式会社 | チップ部品 |
Also Published As
Publication number | Publication date |
---|---|
US20080272500A1 (en) | 2008-11-06 |
US7906856B2 (en) | 2011-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009212481A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4611943B2 (ja) | 半導体装置 | |
KR100419813B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US10204853B2 (en) | Semiconductor device | |
CN106206505B (zh) | 半导体装置以及半导体装置的制造方法 | |
KR20180059747A (ko) | 반도체 장치 및 그 제조 방법 | |
KR100916721B1 (ko) | 반도체 장치 | |
WO2011058680A1 (ja) | 半導体装置 | |
US20130256871A1 (en) | Semiconductor chip device with fragmented solder structure pads | |
US8697566B2 (en) | Bump structure and manufacturing method thereof | |
CN102194780A (zh) | 电子器件和电子器件的制造方法 | |
JP4374427B2 (ja) | 付加バンプを用いたパッケージ上の支持制御ゲート接続 | |
US11244915B2 (en) | Bond pads of semiconductor devices | |
JP4605378B2 (ja) | 半導体装置 | |
JP2008091457A (ja) | 半導体装置及び半導体装置の製造方法 | |
US8895868B2 (en) | Wiring substrate | |
JP2009021495A (ja) | 半導体デバイスおよびその製造方法 | |
US9761555B2 (en) | Passive component structure and manufacturing method thereof | |
JP2010062170A (ja) | 半導体装置およびその製造方法 | |
JP5536388B2 (ja) | 半導体装置およびその製造方法 | |
JP2008210828A (ja) | 半導体装置およびその製造方法 | |
JP6836615B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP3885890B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2018073968A (ja) | 半導体装置及びその製造方法 | |
JP2008066450A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101026 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101224 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111011 |