JP2004031790A - 半導体チップ - Google Patents
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Abstract
【解決手段】半導体チップ1Aを、回路形成面に複数の回路ブロック51〜55が形成され、その外周部に多数の入出力端子2a〜2dが配列されたIC1と、当該IC1の回路形成面上に形成された第1絶縁層9と、当該第1絶縁層9上に形成され、一端が前記入出力端子2a〜2dに接続されたパンプ設定用配線3a〜3d及びシールド部3eとからなる再配線層3と、前記パンプ設定用配線3a〜3d上に設定されたバンプ6と、前記再配線層3上を覆う第2絶縁層11とから構成する。シールド部3eにて電源回路51及び比較増幅回路53の表面を覆い、当該シールド部3eを電源端子2aに接続する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体チップの構造に係り、特に、CSP(チップスケールパッケージ)タイプと呼称される半導体チップにおける再配線層の構成に関する。
【0002】
【従来の技術】
ICカードなどの半導体装置に搭載される半導体チップとしては、図4及び図5に示すように、絶縁層9を介して回路成形面1aに再配線層3が形成され、当該再配線層3を介して回路成形面1aの外周部に配置された入出力端子2と回路成形面1aの内周部に配置されたバンプ6とが電気的に接続されたCSPタイプと呼称される半導体チップが提案されている。
【0003】
当該CSPタイプの半導体チップは、バンプ6を回路成形面1a上の全面に自由にレイアウトすることができるので、外周部に沿って配置された入出力端子2にバンプ6を直接形成する場合に比べてバンプ6の配列ピッチ及びバンプサイズを大きくすることができ、入出力端子2の多端子化と半導体チップのフリップチップ実装の容易化等を図ることができる。
【0004】
【発明が解決しようとする課題】
ところで、半導体装置に適用される半導体チップの回路成形面には、図4及び図5に示すように、電源回路51と、演算増幅器(オペアンプ)52と、比較増幅器(コンパレータ)53と、RF送受信部54と、論理部55とがブロック分けして形成されており、より高いセキュリティ性能が要求される場合には、マイクロプロセッサが内蔵される場合もある。前記電源回路51、演算増幅器52、比較増幅器53、RFシンセサイザー54は、ほとんどがアナログ回路で構成され、論理部55は、ほとんどがデジタル回路で構成される。
【0005】
前記電源回路51、演算増幅器52、比較増幅器53及びRF送受信部54などのアナログ回路は、外来ノイズの影響を受けやすいために、外来ノイズを遮断し、動作の安定性を高めることが要求される。一方、デジタル回路部は、外来ノイズの影響を受けにくいために、外来ノイズを遮断することは必ずしも必要ではないが、電源電圧が変動すると動作が不安定になるため、電源電圧の変動を抑制し、動作の安定性を高めることが要求される。
【0006】
また、CSPタイプの半導体チップは、搭載基板に対してフリップチップ実装され、搭載基板と半導体チップの回路形成面とが対向に配置されるため、搭載基板と半導体チップとの間で信号の相互干渉が起こらないように搭載基板の配線を制限する必要があり、搭載基板の設計の自由度が制限されるという問題もある。
【0007】
さらに、LSIにおいては、高集積化及び多層化等により低電力化及び高速化が図られている。この場合、トランジスタの寸法や電圧を一定の割合で小さくしていくスケーリングの効果により低電力化及び高速化が可能となるが、電圧がある程度小さくなると、電源電流が大きくなって配線での電圧降下が大きくなり、LSIの性能保証が不可能となるため、スケーリング効果によって半導体チップの低電力化及び高速化を図ることが困難になる。特に、LSIの配線には、一般にアルミニウム(Al)が用いられ、薄膜プロセスで形成されるが、薄膜プロセスで形成されたAl配線は微細な配線が可能であるが、抵抗値が大きいことから配線での電圧降下を生じやすい。また、所要の回路を多層に形成し、配線長を短くすれば電圧降下を抑制することができるが、回路を多層化すると、配線容量が増大するため、高周波信号の伝達特性が劣化するという別の問題を生じる。
【0008】
本発明は、かかる従来技術の課題を解決するためになされたものであって、その目的は、動作の安定性が高く、搭載基板の設計の自由度を大きくすることができ、かつ低消費電力で動作の高速性に優れた再配線層一体形の半導体チップを提供することにある。
【0009】
【課題を解決するための手段】
本発明は、前記の目的を達成するため、絶縁層を介して回路成形面上に再配線層が形成され、当該再配線層を介して前記回路成形面の外周部に配置された入出力端子と前記回路成形面の内周部に配置されたバンプとが電気的に接続された半導体チップにおいて、前記再配線層の一部に、前記回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆うシールド部を形成し、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの前記入出力端子及び前記バンプとを電気的に接続するという構成にした。
【0010】
このように、再配線層の一部にシールド部を形成して、回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆い、かつ、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子及びバンプとを電気的に接続すると、外来ノイズの影響を受けやすい回路ブロックについては外来ノイズの影響を遮断することができて動作の安定性を高めることができ、また、電源電圧が変動すると動作が不安定になる回路ブロックについては電源電圧の変動を抑制することができて動作の安定性を高めることができる。また、半導体チップを搭載基板にフリップチップ実装しても、搭載基板と半導体チップとの間で信号の相互干渉が起こらないので、搭載基板の配線を制限する必要がなく、搭載基板の設計の自由度を高めることができる。さらに、再配線層にて所望の入出力端子間を接続することにより、配線での電圧降下を抑制することができるので、半導体チップの動作特性を向上させることができる。
【0011】
本発明は、前記の目的を達成するため、前記絶縁層が厚膜プロセスで形成されているという構成にした。
【0012】
このように、絶縁層を厚膜プロセスで形成すると、絶縁層を薄膜プロセスで形成する場合に比べて、半導体チップの回路形成面と絶縁層上に形成される再配線層との距離を大きくすることができるので、クロストーク及びリンギングの増大や配線間の容量成分増大による高周波信号の劣化、並びに消費電力の増大を抑制することができ、半導体チップの動作特性を改善することができる。
【0013】
本発明は、前記の目的を達成するため、前記再配線層が厚膜プロセスで形成されているという構成にした。
【0014】
このように、再配線層を厚膜プロセスで形成すると、再配線層を薄膜プロセスで形成で形成する場合に比べて、導体抵抗を低減することができるので、半導体チップの動作特性を改善することができる。
【0015】
本発明は、前記の目的を達成するため、前記再配線層の一部に800MHz以上の高周波信号が伝送され、当該800MHz以上の高周波信号が伝送される再配線層と前記シールド部とを所定のギャップを隔てて隣接に配置するという構成にした。
【0016】
このように、高周波信号を流す配線とシールド部とを所定のギャップを隔てて隣接に配置すると、当該高周波信号を流す配線を所定のインピーダンスに設定することにより、インピーダンスの不整合による反射や損失を防ぐことができるので、半導体チップの高周波特性を改善することができる。
【0017】
本発明は、前記の目的を達成するため、前記再配線層が銅で形成されているという構成にした。
【0018】
銅は、一般に半導体プロセスで用いられるAlや厚膜プロセスで用いられるニッケル(Ni)よりも抵抗率及び非透磁率が低いので、再配線層を銅で形成することにより、配線の抵抗値の減少、高周波を用いた場合の表皮厚み増大による高周波特性の向上が可能となり、特性の優れた半導体チップを提供することが可能となる。
【0019】
【発明の実施の形態】
以下、本発明に係る半導体装置の第1実施形態例を、図1及び図2に基づいて説明する。図1は第1実施形態例に係る半導体チップ1Aの平面図であり、図2は図1のA−A断面図である。
【0020】
本例の半導体チップ1Aは、CSPタイプの半導体チップであって、図1及び図2に示すように、回路形成面に電源回路51、演算増幅器52、比較増幅器53、RF送受信部54及び論理部55の各回路ブロックが形成され、その外周部に多数の入出力端子2a,2b,2c,2dが配列されたIC1と、当該IC1の回路形成面上に形成された第1絶縁層9と、当該第1絶縁層9上に形成され、一端が前記入出力端子2a,2b,2c,2dに接続されたパンプ設定用配線3a,3b,3c,3d及びシールド部3eとからなる再配線層3と、前記パンプ設定用配線3a,3b,3c,3d上に設定されたバンプ6と、前記再配線層3上を覆う第2絶縁層11とから構成されている。なお、入出力端子2aは電源端子、入出力端子2bはクロック端子、入出力端子2cはRF端子、入出力端子2dはその他の端子を示している。
【0021】
第1絶縁層9は、厚膜プロセスで形成される。具体的には、IC1の基になる完成ウエハの回路形成面上に感光性ポリイミドを均一な厚さに塗布した後、フォトリソグラフィにより入出力端子2a,2b,2c,2dと対応する部分にスルーホール10を有する厚さ10μmの第1絶縁層9を形成した。
【0022】
再配線層3も、厚膜プロセスで形成される。具体的には、まず前記スルーホール10が開口された絶縁層9上にスパッタで給電膜を形成した後、当該給電膜上にフォトレジスト層を均一な厚さに形成する。次いで、当該フォトレジスト層の露光と現像とを行って配線部分のフォトレジストを除去し、前記給電膜の一部を露出する。次いで、前記給電膜を一方の電極として前記給電膜上に銅メッキを施す。しかる後に、前記給電膜上のフォトレジストを除去し、前記銅メッキが施されていない部分の給電膜をエッチングによって除去し、厚みが5μmの銅配線にて所要のバンプ設定用配線3a,3b,3c,3d及びシールド部3eを形成した。シールド部3eは、図1に示すように、電源回路51及び比較増幅器53の表面を覆うように形成される。一方、バンプ設定用配線3a,3b,3c,3dは、IC1における前記入出力端子2a,2b,2c,2dの形成部よりも内周部分に所要の配列で形成される。本例のIC1においては、3個の電源端子2aがIC1の入出力端子設定部に分散して配置されており、それら3個の電源端子2aがバンプ設定用配線3aによって互いに接続されている。また、本例のIC1においては、2個のクロック端子2bがIC1の入出力端子設定部に分散して配置されており、それら2個のクロック端子2bがバンプ設定用配線3bによって互いに接続されている。
【0023】
第2絶縁層11も、前記第1絶縁層9と同様に、感光性ポリイミドを用いた厚膜プロセスで形成される。具体的には、IC1の基になる完成ウエハの前記第1絶縁層9上及び前記再配線層3上に感光性ポリイミドを均一な厚さに塗布した後、フォトリソグラフィにより前記バンプ設定用配線3a,3b,3c,3d上のバンプ設定部と対応する部分にスルーホール(図示省略)を有する厚さ10μmの第2絶縁層11を形成した。
【0024】
バンプ6は、例えばハンダボールなどの金属球によって形成され、前記第2絶縁層11に開口された図示しないスルーホールを通して、前記バンプ設定用配線3a,3b,3c,3d上の所定の位置に接合される。
【0025】
このように構成された本例の半導体チップ1Aは、図2に示すように、搭載基板7に形成された配線8に前記バンプ6を接合することにより、搭載基板7にフリップチップ実装される。
【0026】
本例の半導体チップ1Aは、IC1の回路形成面に形成された電源回路51及び比較増幅器53の表面を銅メッキ膜からなるシールド部3eにて覆ったので、外来ノイズからこれら電源回路51及び比較増幅器53を保護することができ、半導体チップの動作安定性を向上することができる。また、搭載基板7の配線8から発生するノイズを遮断することができるため、本発明に係る半導体チップを搭載する基板7の設計の自由度を向上することができる。
【0027】
また、IC1の入出力端子設定部に分散して配置された電源端子2aをパンプ設定用配線3aを介して互いに接続すると共に、IC1の入出力端子設定部に分散して配置されたクロック端子2bをパンプ設定用配線3bを介して互いに接続したので、Alの薄膜プロセスで形成されたIC1の内部配線でこれら電源端子2aやクロック端子2bを接続する場合に比べて電圧降下による回路特性の劣化やクロック信号波形のなまりを防止することができ、半導体チップの動作特性を向上することができる。特に、再配線層3を抵抗値が低く、高周波特性に優れた銅メッキを用いたので、かかる効果を高めることができる。
【0028】
さらに、第1絶縁層9を厚膜プロセスにて作製したので、薄膜プロセスで作製した場合に比べて層間の配線容量を低減することができ、高周波信号の伝送が容易になって、クロック信号波形等のなまりを防止することができる。また、第1絶縁層9を厚膜プロセスで作製したことから、薄膜プロセスで作製した場合に比べてIC1に形成された各回路ブロックと再配線層3との間の干渉を低減でき、回路設計の煩雑さ及び干渉による特性劣化を低減することができる。
【0029】
なお、前記第1実施形態例においては、IC1の回路形成面に形成された複数の回路ブロックのうち、電源回路51及び比較増幅器53の表面のみをシールド部3eにて覆ったが、本発明の要旨はこれに限定されるものではなく、他の回路ブロック、例えば演算増幅器52、RF送受信部54及び論理部55等をシールド部3eにて覆うこともできる。
【0030】
また、前記第1実施形態例においては、シールド部3eを電源端子2aに接続したが、本発明の要旨はこれに限定されるものではなく、他の入出力端子、例えばGND端子、チップセレクト端子又は送受信の切換端子など、シールド部3eにより表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子にシールド部3eを接続することもできる。
【0031】
次に、本発明に係る半導体装置の第2実施形態例を、図3に基づいて説明する。図3は第2実施形態例に係る半導体チップ1Bの平面図である。
【0032】
本例の半導体チップ1Bは、図3に示すように、入出力端子2b,2c,2dの形成部及びバンプ設定用配線3b,3c,3dの形成部を除くIC1の回路形成面のほぼ全面にバンプ設定用配線3aを兼ねたシールド部3eを形成し、当該シールド部3eを電源端子2aに接続したこと、及び800MHz以上のRF信号を伝送するRF端子2cに一端が接続されたバンプ設定用配線3cとシールド部3eとを所定のギャップを隔てて隣接に配置し、当該バンプ設定用配線3cが所定の特性インピーダンスとなるように、前記シールド部3eとトリプレート構造を形成したことを特徴とする。その他の部分については、第1実施形態例に係る半導体装置1Aと同じであるので、対応する部分に同一の符号を付して説明を省略する。
【0033】
本例の半導体チップ1Bは、シールド部3eをIC1の回路形成面のほぼ全体に配置したので、IC1の回路形成面に形成された全ての回路ブロックについて外来ノイズの影響を抑制することができる。よって、第1実施形態例に係る半導体チップ1Aに比べてさらに半導体チップの動作安定性を高めることができ、かつ搭載基板7の設計の自由度を高めることができる。
【0034】
また、本例の半導体チップ1Bは、電源端子2aをシールド部3eを介して共通に接続したので、第1実施形態例に係る半導体チップ1Aと同様に電源部の電気抵抗の低減が可能となり、電圧降下による回路特性の劣化を防止することができる。
【0035】
さらに、本例の半導体チップ1Bは、800MHz以上のRF信号を流すバンプ設定用配線3cとシールド部3eとを所定のギャップを隔てて隣接に配置し、これらバンプ設定用配線3cとシールド部3eとの間のインピーダンスが所定の値となるようにしたので、IC内部とバンプ設定用配線3c又はバンプ設定用配線3cと搭載基板7の間のインピーダンス不整合による反射、損失を防ぐことができ、半導体チップの高周波特性を改善することができる。
【0036】
なお、前記第2実施形態例においては、シールド部3eを電源端子2aに接続したが、本発明の要旨はこれに限定されるものではなく、他の入出力端子、例えばGND端子、チップセレクト端子又は送受信の切換端子など、シールド部3eにより表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子にシールド部3eを接続することもできる。
【0037】
【発明の効果】
以上説明したように、本発明によると、再配線層の一部にシールド部を形成して、回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆い、かつ、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子及びバンプとを電気的に接続したので、外来ノイズの影響を受けやすい回路ブロックについては外来ノイズの影響を遮断することができて動作の安定性を高めることができると共に、電源電圧が変動すると動作が不安定になる回路ブロックについては電源電圧の変動を抑制することができて動作の安定性を高めることができる。また、半導体チップを搭載基板にフリップチップ実装しても、搭載基板と半導体チップとの間で信号の相互干渉が起こらないので、搭載基板の配線を制限する必要がなく、搭載基板の設計の自由度を高めることができる。さらに、再配線層にて所望の入出力端子間を接続することにより、配線での電圧降下を抑制することができるので、半導体チップの動作特性を向上させることができる。
【図面の簡単な説明】
【図1】第1実施形態例に係る半導体チップの平面図である。
【図2】図1のA−A断面図である。
【図3】第2実施形態例に係る半導体チップの平面図である。
【図4】従来例に係る半導体チップの平面図である。
【図5】従来例に係る半導体チップの断面図である。
【符号の説明】
1 IC
2a 電源端子
2b クロック端子
2c RF端子
2d その他の入出力端子
3 再配線層
3a,3b,3c,3d パンプ設定用配線
3e シールド部
6 バンプ
7 搭載基板
8 配線
9 第1絶縁層
11 第2絶縁層
51 電源回路
52 演算増幅器
53 比較増幅器
54 RF送受信部
55 論理部
Claims (5)
- 絶縁層を介して回路成形面上に再配線層が形成され、当該再配線層を介して前記回路成形面の外周部に配置された入出力端子と前記回路成形面の内周部に配置されたバンプとが電気的に接続された半導体チップにおいて、前記再配線層の一部に、前記回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆うシールド部を形成し、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの前記入出力端子及び前記バンプとを電気的に接続したことを特徴とする半導体チップ。
- 前記絶縁層が厚膜プロセスで形成されていることを特徴とする請求項1に記載の半導体チップ。
- 前記再配線層が厚膜プロセスで形成されていることを特徴とする請求項1又は請求項2に記載の半導体チップ。
- 前記再配線層の一部に800MHz以上の高周波信号が伝送され、当該800MHz以上の高周波信号が伝送される再配線層と前記シールド部とを所定のギャップを隔てて隣接に配置したことを特徴とする請求項1に記載の半導体チップ。
- 前記再配線層が銅で形成されていることを特徴とする請求項1に記載の半導体チップ。
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