JP2009205578A - 半導体記憶装置 - Google Patents

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Abstract

【課題】効率の良いリフレッシュ処理を行うことが可能な半導体記憶装置を提供する。
【解決手段】データ消去の単位であるブロックにデータを記憶することが可能な不揮発性メモリを備えた半導体記憶装置であって、前記ブロックのうちから選択された監視対象ブロックに記憶されたデータの誤り数を監視し、前記データの誤り数が所定の閾値以上である監視対象ブロックに対してリフレッシュを行うことにより効率の良いリフレッシュ処理を行うことが可能な半導体記憶装置。
【選択図】 図１

Description

本発明は、半導体記憶装置に関するものであり、例えばＮＡＮＤ型フラッシュメモリを備えた半導体記憶装置に関するものである。
ＮＡＮＤ型フラッシュメモリは電源供給を停止しても情報が保持可能である不揮発性メモリであり、他の不揮発性メモリよりもビット単価で優れているため大きく普及している。しかし、ＮＡＮＤ型フラッシュメモリでは、大容量化および高集積化に伴って、書き込んだデータの経年変化や読み出し処理に伴うデータ破損であるリードディスターブの影響が顕著化しており、保存したデータが劣化して記憶したデータを正しく再生できなくなる可能性が高まる、という問題が存在する。
経年変化は、時間経過と共に、電荷を蓄積したフローティングゲートから次第に電荷が抜けることでデータに誤りが生じる現象である。また、リードディスターブは、データを読み出したメモリセルに隣接したメモリセルのフローティングゲートに微量な電荷が蓄えられることによって、記憶したデータに誤りが生じる現象である。
経年変化とリードディスターブの問題は、発生したデータの誤りを訂正する誤り訂正符号（Error Correcting Code）を用いることで正しいデータを復元することが可能である。しかし、ＮＡＮＤ型フラッシュメモリ上のデータは誤ったままであるため、経年変化とリードディスターブがさらに進むことで、誤り訂正符号の訂正能力以上の誤りが発生した場合には、正しいデータを復元することができない。
そこで、記憶してあるデータを読み出して誤り訂正を行った後に再びＮＡＮＤ型フラッシュメモリへ書き直すリフレッシュ処理を行うことで、ＮＡＮＤ型フラッシュメモリ上へ記憶したデータが完全に破壊されることを防ぎ、データ保持期間を増加させることができる。
このようなリフレッシュ処理を行うことでＮＡＮＤ型フラッシュメモリ上へ記憶したデータのデータ保持期間を増加させる方法としては、例えば、ＮＡＮＤ型フラッシュメモリからの読み出し回数などを計測して規定の読み出し量に達した場合にリフレッシュ処理を実行する方法や、誤り数が増加した時にリフレッシュ処理を行う方法などが考えられる（たとえば、特許文献１参照）。
しかしながら、ＮＡＮＤ型フラッシュメモリでは、書き換え回数が少ないメモリセルではデータの誤りが発生しにくく、一定の決まった時間経過に伴って一律にデータの誤りが増加するわけではない。同様にＮＡＮＤ型フラッシュメモリでは、規定回数の読み出しを行うとデータの誤りが必ず増加するわけではない。したがって、実際のデータ破損状況を反映せずに読み出し回数などを利用して一律にリフレッシュ処理を行うことにより、データ破損の確率は減少するものの、不必要にリフレッシュ処理を行うことになる。
そして、ＮＡＮＤ型フラッシュメモリは書き換え回数に制限のあるデバイスであるため、不必要なリフレッシュ処理を行うことで、ＮＡＮＤ型フラッシュメモリの寿命を縮めるという問題がある。
一方で、データの破損状況を監視してリフレッシュ処理を行おうとすると、監視のためのメモリセル読み出し自体が誤り訂正処理を必要とするなど、計算量や電力消費が大きくなる、という問題がある。
特開２００４−３２６８６７号公報
本発明は、効率の良いリフレッシュ処理を行うことが可能な半導体記憶装置を提供する。
本願発明の一態様によれば、データ消去の単位であるブロックにデータを記憶することが可能な不揮発性メモリを備えた半導体記憶装置であって、前記ブロックのうちから選択された監視対象ブロックに記憶されたデータの誤り数を監視し、前記データの誤り数が所定の閾値以上である監視対象ブロックに対してリフレッシュを行うこと、を特徴とする半導体記憶装置が提供される。
本発明によれば、効率の良いリフレッシュ処理を行うことが可能な半導体記憶装置を提供できる。
以下に添付図面を参照して、この発明にかかる半導体記憶装置の実施の形態を詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体記憶装置１の概略構成を示す図である。なお、図１に示す半導体記憶装置１は、本発明の一実施形態であり、この構成に限定されるものではない。
第１の実施の形態にかかる半導体記憶装置１は、制御部３とＮＡＮＤ型フラッシュメモリ１０とから構成される。制御部３は、プログラムの実行を行う中央演算処理装置（ＣＰＵ）４と、データやプログラムなどを記憶するＲＡＭ５、半導体記憶装置１に接続されるホスト機器２との通信を行うホストインターフェース（Ｉ／Ｆ）６、タイマー７、ＮＡＮＤ型フラッシュメモリ１０とのデータ転送を制御するＮＡＮＤ インターフェース（Ｉ／Ｆ）８と、これらの各構成部を通信可能に接続するバス９と、を備える。また、ＮＡＮＤ型フラッシュメモリ１０は、データ消去の単位であるブロックを複数配列して構成されている。
半導体記憶装置１は、ホストＩ／Ｆ６を介してホスト機器２と通信し、ホスト機器２の要求に応じて該ホスト機器２と半導体記憶装置１間のデータ転送を行う。ホスト機器２からの要求の解釈や半導体記憶装置１自体の制御は、制御部３の内部のＲＡＭ５に記憶したプログラムをＣＰＵ４が解釈することで実現する。また、ホスト機器２から供給されるデータは、ＮＡＮＤ型フラッシュメモリ１０上へ記憶し、制御部３はホスト機器２とＮＡＮＤ型フラッシュメモリ１０間のデータ転送を仲介する。
半導体記憶装置１内部の制御部３は、ホストＩ／Ｆ６を介してホスト機器２と通信を行い、制御部３内部のＲＡＭ５とホスト機器２間のデータ転送を行う。ホスト機器２から転送されたデータは、制御部３内部のＲＡＭ５へ一時的に蓄え、規定のタイミングでＮＡＮＤ Ｉ／Ｆ８を解してＮＡＮＤ型フラッシュメモリ１０へ書き込みを行う。また、ホスト機器２からの読み出し要求に際しては、制御部３ではＣＰＵ４の指示に従ってＮＡＮＤ型フラッシュメモリ１０からデータを読み出し、制御部３内部のＲＡＭ５へ記憶する。そして、制御部３は、ＲＡＭ５上に記憶したデータをホストＩ／Ｆ６を通じてホスト機器２へ転送する。
ＮＡＮＤ型フラッシュメモリ１０へのデータの書き込みと読み出しの際に使用するＮＡＮＤ Ｉ／Ｆ８は、その内部に誤り訂正回路として誤り訂正部２１と誤り数検出部２２とを有する。誤り訂正部は、ＮＡＮＤ型フラッシュメモリ１０内の任意のブロックから読み出したデータの誤りを訂正する機能を有する。誤り数検出部２２は、誤り訂正部２１で訂正した誤り数を検出する機能を有する。誤り訂正部２１が付加する誤り訂正符号の訂正能力は２ビット以上とし、ここでは８ビットの誤り訂正能力があることとして説明を行うが、本発明はこの誤り訂正能力に限定されるものではない。
ＲＡＭ５上のデータをＮＡＮＤ型フラッシュメモリ１０へ書き込む際には、誤り訂正部２１が、書き込むデータの誤り訂正符号を計算し、データと共にＮＡＮＤ型フラッシュメモリ１０上へ書き込みを行う。また、ＮＡＮＤ型フラッシュメモリ１０からのデータの読み出しに際しては、ＮＡＮＤ型フラッシュメモリ１０から読み出したデータと、該データと共にＮＡＮＤ型フラッシュメモリ１０へ記憶している誤り訂正符号を利用して、誤り訂正部２１が読み出したデータの誤りを訂正する。そして、誤り訂正を行った際には、誤り数検出部２２が、訂正した誤りの数を検出して自誤り数検出部２２へ記憶する。なお、ここでは、訂正した誤りの数を誤り数検出部２２へ記憶することとしているが、記憶する場所はこれに限定されるものではない。
また、誤り訂正部２１において誤り訂正を行った場合には、ＮＡＮＤ Ｉ／Ｆ８がＣＰＵ４へ割り込みを行うことにより、ＮＡＮＤ型フラッシュメモリ１０に記憶されているデータに誤りが発生した旨を通知する。そしてＣＰＵ４は、ＮＡＮＤ Ｉ／Ｆ８の誤り数検出部２２へアクセスし、発生した誤り数を取得する。
タイマー７は、任意の時間を設定すると内部で時間を計測し、設定された時間が経過した後にＣＰＵ４へ割り込みを発生する。ＣＰＵ４は、タイマー７からの割り込みにより、設定した時間が経過したことを知ることができる。
ＮＡＮＤ型フラッシュメモリ１０には、ホスト機器２から供給されるデータと、該データから誤り訂正部２１が算出した誤り訂正符号と、を合わせて記憶する。
ＲＡＭ５上には、近い将来にリフレッシュ処理が必要なブロックの情報を記憶するテーブルである第１のテーブル３１（請求項の第１のテーブルに対応）が構成されている。図２は、第１のテーブル３１の構成を説明するための図である。第１のテーブル３１は、複数のエントリから構成され、各エントリにはＮＡＮＤ型フラッシュメモリ１０上のブロックの番号を登録する。第１のテーブル３１へのアクセスはエントリの番号で行い、各エントリに格納されているブロックが、記憶したデータの誤り数を監視する監視対象となるブロック（以下、監視対象ブロックと呼ぶ）になる。
また、ＲＡＭ５上には、第２のテーブル３２（請求項の第２のテーブルに対応）、第３のテーブル３３（請求項の第３のテーブルに対応）、第４のテーブル３４（請求項の第４のテーブルに対応）、第５のテーブル３５（請求項の第５のテーブルに対応）、第６のテーブル３６（請求項の第６のテーブルに対応）および第７のテーブル３７（請求項の第７のテーブルに対応）が構成されている。第２のテーブル３２〜第７のテーブル３７については後述する。
本実施の形態では、ホスト機器２からの要求に従ってＮＡＮＤ型フラッシュメモリ１０から読み出したデータに誤りが生じた場合、図３に示す流れに沿って、データに誤りが発生したブロックの誤り数を監視するかどうかを決定する。図３は、第１の実施の形態における監視対象ブロックの選択処理を説明するためのフローチャートである。
まず、ＣＰＵ４が、ＮＡＮＤ型フラッシュメモリ１０上のブロックからデータを読み出すと、誤り訂正部２１が読み出したデータの誤りを訂正し、訂正した誤りの数を誤り数検出部２２が検出して自誤り数検出部２２へ記憶する。ＣＰＵ４は、誤り数検出部２２へアクセスし、読み出したデータに発生した誤り数を取得し、確認する（ステップＳ１０１）。そして、ＣＰＵ４は、誤り数が第１の閾値以上であるか否かを確認する（ステップＳ１０２）。第１の閾値は、監視対象とするブロックを選択するための誤り数の閾値であり、ここでは、例えば２ビットの誤り数を第１の閾値（請求項の第１の閾値に対応）とする。
ＮＡＮＤ型フラッシュメモリ１０上のブロックから読み出したデータに発生している誤り数が第１の閾値以上（２ビット以上）である場合は（ステップＳ１０２肯定）、経年変化やリードディスターブの影響でさらにデータの誤り数が増加して誤り訂正符号の訂正能力以上の誤りが発生する可能性がある。このため、ＣＰＵ４は、誤りが発生したブロック（ＮＡＮＤ型フラッシュメモリ１０から読み出したデータが記憶されているブロック）を、監視対象ブロックとして選択し、第１のテーブル３１へ登録する（ステップＳ１０３）。
また、ＮＡＮＤ型フラッシュメモリ１０から読み出したデータに発生している誤り数が第１の閾値未満（２ビット未満）である場合は（ステップＳ１０２否定）、第１のテーブル３１への登録を行わずに処理を終了する。
第１のテーブル３１へ登録したブロックは、記憶しているデータの誤り数が多い状態にあり、経年変化やリードディスターブの影響で誤り数がさらに増加する可能性が高い。このため、ＣＰＵ４は、第１のテーブル３１へ登録したブロックのデータを定期的にＮＡＮＤ型フラッシュメモリ１０から読み出して誤り数を確認し、データの誤り数の増加具合を監視する。そして、ＣＰＵ４は、記憶しているデータに発生した誤り数が規定の数を超えたブロックに対してリフレッシュ処理を実行する。
なお、ホスト機器２から要求されたデータについてのみ、ＮＡＮＤ型フラッシュメモリ１０からのデータの読み出し処理のたびに誤り数を検査する場合には、ＮＡＮＤ型フラッシュメモリ１０に記憶されていながら読み出しがほとんどないブロックに記憶されたデータの経年変化を検出することができない。このため、電源投入時や数ヶ月に一回の間隔など、任意のタイミングでＮＡＮＤ型フラッシュメモリ１０の第１のテーブルの全領域のデータを読み出して、誤り数を確認することが好ましい。これにより、読み出しがほとんどないブロックに記憶されたデータに対しても誤り数の増加具合を監視することができる。
図４は、監視対象ブロックがすでに第１のテーブル３１に登録済みかどうかをチェックする処理を説明するためのフローチャートである。まず、ＣＰＵ４は第１のテーブル３１のＮ番目（Ｎは、第１のテーブル３１におけるエントリ番号）のエントリに記録された内容を確認し（ステップＳ１１１）、Ｎ番目のエントリのブロックが監視対象ブロックと同一のブロックであるか否かを判断し、監視対象ブロックと同一のブロックが第１のテーブル３１に記録されているかどうかを探す（ステップＳ１１２）。
Ｎ番目のエントリのブロックが監視対象ブロックと同一のブロックである場合には（ステップＳ１１２肯定）、ＣＰＵ４は処理を終了する。また、Ｎ番目のエントリのブロックが監視対象ブロックと同一のブロックでない場合には（ステップＳ１１２否定）、ＣＰＵ４はＮ番目のエントリが最後のエントリかどうかを確認する（ステップＳ１１３）。Ｎ番目のエントリが最後のエントリでない場合は（ステップＳ１１３否定）、ステップＳ１１１に戻ってエントリ番号を１だけインクリメントする。また、Ｎ番目のエントリが最後のエントリである場合は（ステップＳ１１３肯定）、ＣＰＵ４は処理を終了する。
ここで、新たに監視対象ブロックに選択したブロックが第１のテーブル３１に未登録である場合には、図５のフローチャートに示すように第１のテーブル３１に監視対象ブロックを登録する。図５は、第１のテーブル３１へ監視対象ブロックを登録するための処理を説明するためのフローチャートである。
まず、ＣＰＵ４は、第１のテーブル３１のＮ番目（Ｎは、第１のテーブル３１におけるエントリ番号）のエントリを確認し（ステップＳ１２１）、空きエントリであるか否かを判断する（ステップＳ１２２）。空きエントリである場合は（ステップＳ１２２肯定）、ＣＰＵ４は監視対象ブロックを該空きエントリに登録して（ステップＳ１２６）、処理を終了する。
また、Ｎ番目のエントリが空きエントリでない場合は（ステップＳ１２２否定）、ＣＰＵ４は、Ｎ番目のエントリが最後のエントリかどうかを確認する（ステップＳ１２３）。Ｎ番目のエントリが最後のエントリでない場合は（ステップＳ１２３否定）、ステップＳ１２１に戻ってエントリ番号を１だけインクリメントする。また、Ｎ番目のエントリが最後のエントリである場合は（ステップＳ１２３肯定）、ＣＰＵ４は、第１のテーブル３１に登録されているブロックに対して強制的にリフレッシュ処理を実行して、第１のテーブル３１に空きエントリを作成する（ステップＳ１２４）。リフレッシュ処理したブロックのデータは誤り数が削減されるため、ＣＰＵ４は、第１のテーブル３１上から該ブロックを削除する。そして、ＣＰＵ４は、その空きエントリへ新たな監視対象ブロックを登録し（ステップＳ１２５）、処理を終了する。
つぎに、第１のテーブル３１へ登録したブロックに対するデータの誤り数の監視方法について説明する。誤り数の監視はＣＰＵ４が制御部３内のタイマー７へ監視間隔の時間を設定し、タイマー７からの割り込みが発生するたびに、図６のフローチャートに示す方法で行う。図６は、第１のテーブル３１へ登録したブロックに対する誤り数の監視処理を説明するためのフローチャートである。
まず、ＣＰＵ４は、第１のテーブル３１のＮ番目（Ｎは、第１のテーブル３１におけるエントリ番号）のエントリを確認し（ステップＳ１３１）、該エントリにブロックが登録済みであるか否かを判断する（ステップＳ１３２）。ブロックが登録済みでない場合は（ステップＳ１３２否定）、該エントリが最後のエントリかどうかを確認する（ステップＳ１３６）。最後のエントリでない場合は（ステップＳ１３６否定）、ステップＳ１３１に戻ってエントリ番号を１だけインクリメントする。最後のエントリである場合は（ステップＳ１３６肯定）、ＣＰＵ４は誤り数の監視処理を終了する。
ステップＳ１３２に戻って、ブロックが登録済みである場合は（ステップＳ１３２肯定）、ＣＰＵ４はＮ番目のエントリに登録してあるブロックのデータをＮＡＮＤ型フラッシュメモリ１０から制御部３内のＲＡＭ５上へ読み出す。次に、誤り訂正部２１が読み出したデータの誤りを訂正し、訂正した誤りの数を誤り数検出部２２が検出して自誤り数検出部２２へ記憶する。ＣＰＵ４は誤り数検出部２２へアクセスし、読み出したデータに発生した誤り数を取得し、確認する（ステップＳ１３３）。そして、ＣＰＵ４は読み出したデータの誤り数が第２の閾値（請求項の第２の閾値に対応）以上であるか否かを判断する（ステップＳ１３４）。第２の閾値は、所定の方法でデータを書き直す（リフレッシュ）ブロックを選択するための誤り数の閾値であり、ここでは、例えば４ビットの誤り数を第２の閾値とする。また、第２の閾値は、誤り訂正符号の訂正能力を考慮して設定する。
誤り数が第２の閾値未満（４ビット未満）である場合は（ステップＳ１３４否定）、ＣＰＵ４は、Ｎ番目のエントリが最後のエントリかどうかを確認する（ステップＳ１３６）。Ｎ番目のエントリが最後のエントリでない場合は（ステップＳ１３６否定）、ステップＳ１３１に戻ってエントリ番号を１だけインクリメントする。また、Ｎ番目のエントリが最後のエントリである場合は（ステップＳ１３６肯定）、ＣＰＵ４は誤り数の監視処理を終了する。
ステップＳ１３４に戻って、誤り数が第２の閾値以上（４ビット以上）である場合は（ステップＳ１３４肯定）、ＣＰＵ４はＮ番目のエントリに登録してあるブロックのリフレッシュを実行する（ステップＳ１３５）。そして、ＣＰＵ４は、Ｎ番目のエントリが最後のエントリかどうかを確認する（ステップＳ１３６）。Ｎ番目のエントリが最後のエントリでない場合は（ステップＳ１３６否定）、ステップＳ１３１に戻ってエントリ番号を１だけインクリメントする。Ｎ番目のエントリが最後のエントリである場合は（ステップＳ１３６肯定）、ＣＰＵ４は誤り数の監視処理を終了する。
また、本実施の形態では、第１のテーブル３１へ監視対象ブロックを登録するための誤り数の閾値（第１の閾値）よりも、第１のテーブル３１に登録してある監視対象ブロックをリフレッシュするための誤り数の閾値（第２の閾値）が大きくなる。これは、誤り数が少ないブロックは監視の対象とし、誤り数が多いブロックはデータを復元できなくなる可能性があるためリフレッシュを行うためである。
ブロックのリフレッシュ処理を行うには、まずリフレッシュ対象のブロックのデータをＮＡＮＤ型フラッシュメモリ１０から制御部３内のＲＡＭ５上へ全て読み出し、ＮＡＮＤ型フラッシュメモリ１０上のブロックの消去を実行する。そして、ブロックの消去が完了した後にＲＡＭ５内へ退避した全データを消去したブロックに書き込む。リフレッシュ処理したブロックのデータは誤り数が削減されるため、図７のフローチャートに示す方法で第１のテーブル３１上から該ブロックを削除し、監視対象ブロックから除外する。図７は、リフレッシュ処理したブロックの第１のテーブル３１上からの削除処理を説明するためのフローチャートである。
まず、ＣＰＵ４は、第１のテーブル３１のＮ番目（Ｎは、第１のテーブル３１におけるエントリ番号）のエントリを確認し（ステップＳ１４１）、登録されているブロックが対象ブロック、すなわちリフレッシュ処理したブロックか否かを判断する（ステップＳ１４２）。対象ブロックでない場合は（ステップＳ１４２否定）、該エントリが最後のエントリかどうかを確認する（ステップＳ１４４）。最後のエントリでない場合は（ステップＳ１４４否定）、ステップＳ１４１に戻ってエントリ番号を１だけインクリメントする。最後のエントリである場合は（ステップＳ１４４肯定）、ＣＰＵ４は処理を終了する。
ステップＳ１４２に戻って、登録されているブロックが対象ブロックである場合は（ステップＳ１４２肯定）、ＣＰＵ４はＮ番目のエントリに登録されているブロックを第１のテーブル３１から削除し（ステップＳ１４３）、処理を終了する。なお、もともとデータが書き込まれていたブロックへ対してデータを書き直さずに他の空いているブロックへデータを書き直してもよい。
上述したように、第１の実施の形態にかかる半導体記憶装置１によれば、経年変化やリードディスターブの影響で近い将来にリフレッシュ処理が必要であるデータが記憶されたＮＡＮＤ型フラッシュメモリ１０上のブロックを、ブロックに記憶したデータに発生した誤り数に基づいて選び出し、データの誤り数を監視する監視対象ブロックとして第１のテーブル３１へ登録する。そして、第１のテーブル３１に登録したブロックのデータを定期的に読み出して誤り数を検査し、データに発生した誤り数が規定の数を超えた場合にリフレッシュ処理を実行する。このようにして、ブロックのリフレッシュ処理までの期間を誤り訂正符号の訂正能力の範囲内で延ばすことでリフレッシュ処理の回数を削減し、ＮＡＮＤ型フラッシュメモリ１０の書き換え回数を抑制することができる。これにより、記憶したデータの経年変化による劣化やリードディスターブによる劣化に起因したデータ破損を少ない回数のリフレッシュ処理により確実に防止するとともに、リフレッシュ処理における処理量や電力消費が抑制された半導体記憶装置を実現することができる。
また、第１の実施の形態にかかる半導体記憶装置１によれば、第１のテーブル３１へ監視対象ブロックを登録するための誤り数の閾値（第１の閾値）よりも、第１のテーブル３１に登録されている監視対象ブロックをリフレッシュするための誤り数の閾値（第２の閾値）が大きく設定される。これにより、監視対象ブロックのうち誤り数が多いブロックのリフレッシュ処理を行うことで、データを復元できなくなることを防止することができる。
（第２の実施の形態）
第２の実施の形態では、図１の半導体記憶装置１においてＮＡＮＤ型フラッシュメモリ１０のブロックに記憶したデータの読み出し量に基づいて監視対象ブロックを選択する場合について説明する。第２の実施の形態が第１の実施の形態と異なる点は、監視対象ブロックを登録する方法であり、それ以外は第１の実施の形態の場合と同じである。
図８は、第２のテーブル３２の構成を説明するための図である。第２のテーブル３２は、ＮＡＮＤ型フラッシュメモリ１０上のブロックのデータの読み出し量を記憶する管理テーブルであり、ＲＡＭ５上に構成されている。第２のテーブル３２には、ＮＡＮＤ型フラッシュメモリ１０上のブロックの番号と、該ブロックから読み出されたデータの読み出し量と、が記憶される。
ＣＰＵ４は、ＮＡＮＤ型フラッシュメモリ１０上のブロックからデータを読み出すたびに、データの読み出し量をページ数でカウントし、第２のテーブル３２に記憶させ、また更新する。また、第２のテーブル３２に記憶された読み出し量は、ＮＡＮＤ型フラッシュメモリ１０上のブロックにデータが記憶されてからの読み出し量であり、ブロックのデータを消去するたびに値がクリアされる。なお、データの読み出し量には、データ量の積算量や読み出し回数を用いることができる。
本実施の形態では、ホスト機器２の要求に従ったＮＡＮＤ型フラッシュメモリ１０からのデータの読み出し処理時に、図９に示す流れに沿って、誤りが発生したブロックを監視するかどうかを決定する。図９は、第２の実施の形態における監視対象ブロックの選択処理を説明するためのフローチャートである。
まず、ホスト機器２の要求に従ったＮＡＮＤ型フラッシュメモリ１０のブロックからのデータの読み出し処理時に、ＣＰＵ４は第２のテーブル３２において該ブロックのデータの読み出し量を更新する（ステップＳ１５１）。そして、ＣＰＵ４は、更新したデータの読み出し量が第３の閾値（請求項の第３の閾値に対応）以上であるか否かを確認する（ステップＳ１５２）。第３の閾値は、監視対象とするブロックを選択するための、ブロックからのデータ読み出し量の閾値であり、ここでは、例えば１０＾１０ページの読み出し量を第３の閾値とする。
ブロックのデータの読み出し量が第３の閾値以上である場合は（ステップＳ１５２肯定）、経年変化やリードディスターブの影響で誤り数が増加して誤り訂正符号の訂正能力以上の誤りが発生する可能性がある。このため、ＣＰＵ４は、データを読み出したこのブロックを監視対象ブロックとして第１のテーブル３１へ登録する（ステップＳ１５３）。また、ブロックのデータの読み出し量が第３の閾値未満である場合は（ステップＳ１５２否定）、第１のテーブル３１への登録を行わずに処理を終了する。なお、第１のテーブル３１へ登録したブロックの誤り数の監視は、第１の実施の形態の場合と同様であるため、ここでは詳細な説明は省略する。
上述したように、第２の実施の形態にかかる半導体記憶装置１によれば、経年変化やリードディスターブの影響で近い将来にリフレッシュ処理が必要であるデータが記憶されたＮＡＮＤ型フラッシュメモリ１０上のブロックを、ブロックに記憶したデータの読み出し量に基づいて選び出し、データの誤り数を監視する監視対象ブロックとして第１のテーブル３１へ登録する。そして、第１のテーブル３１に登録したブロックのデータを定期的に読み出して誤り数を検査し、データに発生した誤り数が規定の数を超えた場合にリフレッシュ処理を実行する。このようにして、ブロックのリフレッシュ処理までの期間を誤り訂正符号の訂正能力の範囲内で延ばすことでリフレッシュ処理の回数を削減し、ＮＡＮＤ型フラッシュメモリ１０の書き換え回数を抑制することができる。これにより、記憶したデータの経年変化による劣化やリードディスターブによる劣化に起因したデータ破損を少ない回数のリフレッシュ処理により確実に防止するとともに、リフレッシュ処理における処理量や電力消費が抑制された半導体記憶装置を実現することができる。
（第３の実施の形態）
第３の実施の形態では、図１の半導体記憶装置１においてＮＡＮＤ型フラッシュメモリ１０上のブロックへのデータの書き込み時刻に基づいて監視対象ブロックを選択する場合について説明する。第３の実施の形態が第１の実施の形態と異なる点は、監視対象ブロックを登録する方法であり、それ以外は第１の実施の形態の場合と同じである。
図１０は、第３のテーブル３３の構成を説明するための図である。第３のテーブル３３は、ＮＡＮＤ型フラッシュメモリ１０上のブロックへのデータの書き込み時刻を記憶する管理テーブルであり、ＲＡＭ５上に構成されている。第３のテーブル３３には、ＮＡＮＤ型フラッシュメモリ１０上のブロックの番号と、該ブロックへのデータの書き込み時刻と、が記憶される。
ＣＰＵ４は、ＮＡＮＤ型フラッシュメモリ１０上のブロックにデータを書き込む際に、書き込み時刻を第３のテーブル３３に記憶させる。また、第３のテーブル３３に記憶された書き込み時刻は、ＮＡＮＤ型フラッシュメモリ１０上のブロックのデータを消去するたびに値がクリアされる。なお、第３のテーブル３３に記憶する書き込み時刻は、半導体記憶装置１の動作時間の他、ＮＡＮＤ型フラッシュメモリ１０の総消去回数などを利用して、書き込みを実行した時点と現在との時間的な差分が分かればよい。
本実施の形態では、ホスト機器２の要求に従ったＮＡＮＤ型フラッシュメモリ１０のブロックからのデータの読み出し処理時に、図１１に示す流れに沿ってブロックへのデータの書き込み時刻からの経過時間を計測し、誤り数を監視するブロックを決定する。図１１は、第３の実施の形態における監視対象ブロックの選択処理を説明するためのフローチャートである。
まず、ホスト機器２の要求に従ったＮＡＮＤ型フラッシュメモリ１０からのデータの読み出し処理時に、ＣＰＵ４はデータを読み出す対象のブロックへの最終の書き込み時刻であって第３のテーブル３３に記憶された書き込み時刻と現時刻との差、すなわちデータを読み出す対象のブロックへの書き込み時刻からの経過時間を算出する（ステップＳ１６１）。そして、ＣＰＵ４は、ブロックへの書き込み時刻からの経過時間が第４の閾値（請求項の第４の閾値に対応）以上であるか否かを確認する（ステップＳ１６２）。第４の閾値は、監視対象とするブロックを選択するための、ブロックへの書き込み時刻からの経過時間の閾値であり、ここでは、例えば一ヶ月を第４の閾値とする。
ブロックへの書き込み時刻からの経過時間が第４の閾値以上である場合は（ステップＳ１６２肯定）、経年変化やリードディスターブの影響で誤り数が増加して誤り訂正符号の訂正能力以上の誤りが発生する可能性がある。このため、ＣＰＵ４は、データを読み出したこのブロックを監視対象ブロックとして第１のテーブル３１へ登録する（ステップＳ１６３）。また、ブロックへの書き込み時刻からの経過時間が第４の閾値未満である場合は（ステップＳ１６２否定）、第１のテーブル３１への登録を行わずに処理を終了する。なお、第１のテーブル３１へ登録したブロックの誤り数の監視は、第１の実施の形態の場合と同様であるため、ここでは詳細な説明は省略する。
なお、ホスト機器２から要求されたデータについてのみ、ＮＡＮＤ型フラッシュメモリ１０からのデータの読み出し処理のたびにブロックへの書き込み時刻からの経過時間を検査する場合には、ＮＡＮＤ型フラッシュメモリ１０に記憶されていながら読み出しがほとんどないブロックに記憶されたデータの経年変化を検出することができない。このため、電源投入時や数ヶ月に一回の間隔など、任意のタイミングでＮＡＮＤ型フラッシュメモリ１０の第１のテーブルの全領域のデータを読み出して、ブロックへの書き込み時刻からの経過時間を確認することが好ましい。これにより、読み出しがほとんどないブロックに記憶されたデータに対しても誤り数の増加具合を監視することができる。
上述したように、第３の実施の形態にかかる半導体記憶装置１によれば、経年変化やリードディスターブの影響で近い将来にリフレッシュ処理が必要であるデータが記憶されたＮＡＮＤ型フラッシュメモリ１０上のブロックを、ブロックへの最終書き込み時刻からの経過時間に基づいて選び出し、データの誤り数を監視する監視対象ブロックとして第１のテーブル３１へ登録する。そして、第１のテーブル３１に登録したブロックのデータを定期的に読み出して誤り数を検査し、データに発生した誤り数が規定の数を超えた場合にリフレッシュ処理を実行する。このようにして、ブロックのリフレッシュ処理までの期間を誤り訂正符号の訂正能力の範囲内で延ばすことでリフレッシュ処理の回数を削減し、ＮＡＮＤ型フラッシュメモリ１０の書き換え回数を抑制することができる。これにより、記憶したデータの経年変化による劣化やリードディスターブによる劣化に起因したデータ破損を少ない回数のリフレッシュ処理により確実に防止するとともに、リフレッシュ処理における処理量や電力消費が抑制された半導体記憶装置を実現することができる。
（第４の実施の形態）
第４の実施の形態では、図１の半導体記憶装置１においてＮＡＮＤ型フラッシュメモリ１０上のブロックへのデータの書き込み順序に基づいて監視対象ブロックを選択する場合について説明する。第４の実施の形態が第１の実施の形態と異なる点は、監視対象ブロックを登録する方法であり、それ以外は第１の実施の形態の場合と同じである。
図１２は、第４のテーブル３４の構成を説明するための図である。第４のテーブル３４は、ＮＡＮＤ型フラッシュメモリ１０上のブロックへのデータの書き込み順序を記憶する管理テーブルであり、ＲＡＭ５上に構成されている。第４のテーブル３４には、ＮＡＮＤ型フラッシュメモリ１０上のブロックの番号と、ＮＡＮＤ型フラッシュメモリ１０上への書き込み順序番号と、が記憶される。
ＣＰＵ４は、ホスト機器２の要求に従ってＮＡＮＤ型フラッシュメモリ１０上のブロックにデータを書き込む際に、ＮＡＮＤ型フラッシュメモリ１０上への書き込み順序番号を第４のテーブル３４に記憶、更新させる。なお、第４のテーブル３４はリンク構造などで実現し、書き込み処理毎に書き込み順序番号を更新しても処理が多くならないようにすることが好ましい。これにより、ＣＰＵ４の処理負担の軽減および処理時間の短縮が図れる。
本実施の形態では、ホスト機器２の要求に従ったＮＡＮＤ型フラッシュメモリ１０のブロックへのデータの書き込み処理時に、図１３に示す流れに沿ってＮＡＮＤ型フラッシュメモリ１０へのブロックの書き込み順序番号を記憶、更新し、この書き込み順序番号に基づいて、誤り数を監視するブロックを決定する。図１３は、第４の実施の形態における監視対象ブロックの選択処理を説明するためのフローチャートである。
まず、ホスト機器２の要求に従ったＮＡＮＤ型フラッシュメモリ１０上のブロックへのデータの書き込み処理時に、ＣＰＵ４は第４のテーブル３４における書き込み順序番号を記憶、更新する（ステップＳ１７１）。そして、ＣＰＵ４は第４のテーブル３４のＮ番目（Ｎは、第４のテーブル３４における書き込み順序番号）の書き込み順序番号に対応するブロックを確認し（ステップＳ１７２）、書き込み順序番号が第５の閾値（請求項の第５の閾値に対応）以下、すなわち第５の閾値よりも古いブロックであるか否かを確認する（ステップＳ１７３）。第５の閾値は、監視対象とするブロックを選択するための書き込み順序の閾値であり、ここでは、例えば書き込み順序番号が古い（小さい）ブロックから１０個を第５の閾値とする。
書き込み順序番号が第５の閾値以下、すなわち第５の閾値よりも古いブロックである場合は（ステップＳ１７３肯定）、経年変化やリードディスターブの影響で誤り数が増加して誤り訂正符号の訂正能力以上の誤りが発生する可能性がある。このため、ＣＰＵ４はブロックが第１のテーブル３１に登録済みであるか否かを判断する（ステップＳ１７４）。ブロックが第１のテーブル３１に登録済みでない場合は（ステップＳ１７４否定）、ＣＰＵ４はこのブロックを監視対象ブロックとして第１のテーブル３１へ登録する（ステップＳ１７５）。すなわち、ＣＰＵ４は第５の閾値以上過去に書き込んだブロックを監視対象ブロックとして第１のテーブル３１へ登録し、データの誤り数の検査対象とする。
ステップＳ１７４に戻って、ブロックが第１のテーブル３１に登録済みである場合は（ステップＳ１７４肯定）、ＣＰＵ４はＮ番目の書き込み順序番号が最後の書き込み順序番号かどうかを確認する（ステップＳ１７６）。最後の書き込み順序番号でない場合は（ステップＳ１７６否定）、ステップＳ１７２に戻って書き込み順序番号を１だけインクリメントする。最後の書き込み順序番号である場合は（ステップＳ１７６肯定）、ＣＰＵ４は処理を終了する。
ステップＳ１７３に戻って、書き込み順序番号が第５の閾値以下でない、すなわち第５の閾値よりも新しいブロックである場合は（ステップＳ１７３否定）、ＣＰＵ４はＮ番目の書き込み順序番号が最後の書き込み順序番号かどうかを確認する（ステップＳ１７６）。最後の書き込み順序番号でない場合は（ステップＳ１７６否定）、ステップＳ１７２に戻って書き込み順序番号を１だけインクリメントする。最後の書き込み順序番号である場合は（ステップＳ１７６肯定）、ＣＰＵ４は処理を終了する。なお、第１のテーブル３１へ登録したブロックの誤り数の監視は、第１の実施の形態の場合と同様であるため、ここでは詳細な説明は省略する。
上述したように、第４の実施の形態にかかる半導体記憶装置１によれば、経年変化やリードディスターブの影響で近い将来にリフレッシュ処理が必要であるデータが記憶されたＮＡＮＤ型フラッシュメモリ１０上のブロックを、ＮＡＮＤ型フラッシュメモリ１０上のブロックへのデータの書き込み順序に基づいて選び出し、データの誤り数を監視する監視対象ブロックとして第１のテーブル３１へ登録する。そして、第１のテーブル３１に登録したブロックのデータを定期的に読み出して誤り数を検査し、データに発生した誤り数が規定の数を超えた場合にリフレッシュ処理を実行する。このようにして、ブロックのリフレッシュ処理までの期間を誤り訂正符号の訂正能力の範囲内で延ばすことでリフレッシュ処理の回数を削減し、ＮＡＮＤ型フラッシュメモリ１０の書き換え回数を抑制することができる。これにより、記憶したデータの経年変化による劣化やリードディスターブによる劣化に起因したデータ破損を少ない回数のリフレッシュ処理により確実に防止するとともに、リフレッシュ処理における処理量や電力消費が抑制された半導体記憶装置を実現することができる。
（第５の実施の形態）
第５の実施の形態では、第１の実施の形態〜第４の実施の形態の半導体記憶装置１において、第１のテーブル３１へ監視対象ブロックを登録する際に空きエントリが無い場合の処理について説明する。
図１４は、第５のテーブル３５の構成を説明するための図である。第５のテーブル３５は、第１のテーブル３１へ登録した監視対象ブロックの登録順序を記憶する管理テーブルであり、ＲＡＭ５上に構成されている。第５のテーブル３５には、第１のテーブル３１へ登録した監視対象ブロックの番号と、該監視対象ブロックを第１のテーブル３１へ登録した順序番号（登録順序番号）と、が記憶される。
第１のテーブル３１への監視対象ブロックの登録においては、第１のテーブル３１でのエントリ番号が若い順に、登録が早い監視対象ブロックが格納される。本実施の形態では、ＣＰＵ４は監視対象ブロックを第１のテーブル３１へブロックを登録するたびにその監視対象ブロックの番号を第５のテーブル３５へ登録する。また、第５のテーブル３５では、ＣＰＵ４が第１のテーブル３１に対して監視対象ブロックの登録または削除を行うたびに登録順序番号を更新するため、リンクリストなどで実現することが好ましい。これにより、ＣＰＵ４の処理負担の軽減および処理時間の短縮が図れる。
以下、第１のテーブル３１へ監視対象ブロックを登録する際に空きエントリが無い場合における、第１のテーブル３１への監視対象ブロックの登録処理について図１５を参照して説明する。図１５は、第５の実施の形態における第１のテーブル３１への監視対象ブロックの登録処理を説明するためのフローチャートである。
まず、第１のテーブル３１への監視対象ブロックの登録処理時に、ＣＰＵ４は第５のテーブル３５に登録されている登録ブロック数が第６の閾値（請求項の第６の閾値に対応）未満であるか否かを確認する（ステップＳ１８１）。ここで、第６の閾値は、第１のテーブル３１へ登録できる最大のブロック数であり、且つ第５のテーブル３５へ登録できる最大のブロック数である。したがって、第５のテーブル３５に登録されている登録ブロック数が第６の閾値未満であるということは、第１のテーブル３１に空きエントリがあることを意味し、第５のテーブル３５に登録されている登録ブロック数が第６の閾値未満でないということは、第１のテーブル３１に空きエントリが無いことを意味する。
第５のテーブル３５に登録されている登録ブロック数が第６の閾値未満である場合、すなわち第１のテーブル３１に空きエントリがある場合は（ステップＳ１８１肯定）、ＣＰＵ４は第１のテーブル３１の空きエントリへ監視対象ブロックを登録し（ステップＳ１８４）、さらに第５のテーブル３５に該ブロックの番号を登録して処理を終了する。
また、第５のテーブル３５に登録されている登録ブロック数が第６の閾値未満でない場合（第１のテーブル３１に空きエントリが無い場合）は（ステップＳ１８１否定）、ＣＰＵ４は第５のテーブル３５を参照し、第５のテーブル３５における登録順序番号が先頭のブロックのリフレッシュ処理を実行する（ステップＳ１８２）。すなわち、第１のテーブル３１および第５のテーブル３５へ登録した順番が最も早いブロックのリフレッシュ処理を行う。
そして、ＣＰＵ４はリフレッシュ処理を実行したブロックを第１のテーブル３１と第５のテーブル３５から削除する（ステップＳ１８３）。その後、第１のテーブル３１の空きエントリに対して新しい監視対象ブロックの登録を行う。また、ＣＰＵ４は第５のテーブル３５の登録順序番号を更新し、第１のテーブル３１の空きエントリに登録した監視対象ブロックを第５のテーブル３５に登録する（ステップＳ１８４）。
上述したように、第５の実施の形態にかかる半導体記憶装置１によれば、第１のテーブル３１の空きエントリを管理することにより、第１のテーブル３１へ新たな監視対象ブロックを登録する際に空きエントリが無い場合においても、該監視対象ブロックの登録処理を可能とし、データの誤り数を監視する監視対象ブロックを管理することができる。
（第６の実施の形態）
第６の実施の形態では、第１の実施の形態〜第５の実施の形態の半導体記憶装置１において、データの誤り数の監視対象外になったブロックを第１のテーブル３１から削除する場合の処理について説明する。
図１６は、第６のテーブル３６の構成を説明するための図である。第６のテーブル３６は、保持すべきデータが記憶されていないＮＡＮＤ型フラッシュメモリ１０上のブロックを記憶する管理テーブルであり、ＲＡＭ５上に構成されている。第６のテーブル３６は、複数のエントリから構成され、各エントリにはＮＡＮＤ型フラッシュメモリ１０上のブロックの番号のうち、保持すべきデータが記憶されていないブロックの番号を登録する。第６のテーブル３６へのアクセスはエントリの番号で行う。
ＣＰＵ４は、保持すべきデータが記憶されていないブロックの番号の情報を第６のテーブル３６から取得することで、そのブロックに新たなデータを書き込むことができ、また保持すべきデータが存在しなくなったブロックの番号を第６のテーブル３６へ登録する。なお、保持すべきデータが存在しなくなる状況は、主に新しいデータを書き込む場合に発生する。例えば、ＮＡＮＤ型フラッシュメモリ１０のブロック１にアドレスＡのデータＸが記録してある場合において、ホスト機器２からアドレスＡのデータＸをデータＹへ書き換える際に別のブロック（例えばブロック１００）へアドレスＡのデータＹを書き込む制御を行う制御方式では、ブロック１に保存してあるアドレスＡの過去のデータＸは保持すべきデータではなくなる。
以下、データの誤り数の監視対象外になった監視対象ブロックを第１のテーブル３１から削除する場合の処理について図１７を参照して説明する。図１７は、第６の実施の形態において第１のテーブル３１から誤り数の監視対象外ブロックを削除する処理を説明するためのフローチャートである。
まず、ＣＰＵ４は、保持すべきデータが存在しなくなったブロックが発生した際に、第１のテーブル３１のＮ番目（Ｎは、第１のテーブル３１におけるエントリ番号）のエントリを確認し（ステップＳ１９１）、登録されているブロックが対象ブロック（保持すべきデータが存在しなくなった監視対象外ブロック）であるか否かを判断する（ステップＳ１９２）。対象ブロックでない場合は（ステップＳ１９２否定）、該エントリが最後のエントリかどうかを確認する（ステップＳ１９３）。
ここで、最後のエントリでない場合は（ステップＳ１９３否定）、ステップＳ１９１に戻ってエントリ番号を１だけインクリメントする。最後のエントリである場合は（ステップＳ１９３肯定）、ＣＰＵ４は処理を終了する。
ステップＳ１９２に戻って、対象ブロックである場合は（ステップＳ１９２肯定）、ＣＰＵ４は該ブロックの第１のテーブル３１上からの削除処理を実行し、該ブロックの番号を第６のテーブル３６に登録して処理を終了する（ステップＳ１９４）。なお、第６のテーブル３６へ登録するブロックは、保持すべきデータを記憶していないためリフレッシュ処理を行う必要がない。
上述したように、第６の実施の形態にかかる半導体記憶装置１によれば、データが記憶されているＮＡＮＤ型フラッシュメモリ１０上のブロックに新しいデータを書き込む場合等において保持すべきデータが存在しなくなった監視対象外ブロックが発生した際に第１のテーブル３１から該監視対象外ブロックを確実に削除して、第１のテーブル３１の空きエントリを管理することができる。
（第７の実施の形態）
第７の実施の形態では、第１の実施の形態〜第６の実施の形態の半導体記憶装置１において、第１のテーブル３１に登録された監視対象ブロックを監視する方法について説明する。
図１８は、第７のテーブル３７の構成を説明するための図である。第７のテーブル３７は、第１のテーブル３１に登録されたＮＡＮＤ型フラッシュメモリ１０上のブロックの誤り数を記憶する管理テーブルであり、ＲＡＭ５上に構成されている。第７のテーブル３７は複数のエントリから構成され、各エントリには第１のテーブル３１に登録されたブロックの番号と、該ブロックに記憶したデータで検出した誤り数を登録する。第７のテーブル３７へのアクセスはエントリの番号で行う。第７のテーブル３７に登録される誤り数は、誤り数の監視を実行するたびに値を更新する。
以下、第１のテーブル３１へ登録した監視対象ブロックに対するデータの誤り数の監視方法について図１９を参照して説明する。図１９は、第１のテーブル３１へ登録した監視対象ブロックに対する誤り数の監視処理を説明するためのフローチャートである。
第１のテーブル３１へ登録した監視対象ブロックに対するデータの誤り数の監視は、ＣＰＵ４が制御部３内のタイマー７へ監視間隔の時間を設定し、タイマー７からの割り込みが発生するたびに行う。タイマー７は、ＣＰＵ４が監視間隔の時間を設定すると内部で時間を計測し、設定された時間が経過した後にＣＰＵ４へ割り込みを発生する。
タイマー７からの割り込みが発生すると、ＣＰＵ４は、第７のテーブル３７のＮ番目（Ｎは、第７のテーブル３７におけるエントリ番号）のエントリを確認し（ステップＳ２０１）、該エントリにブロックが登録済みであるか否かを判断する（ステップＳ２０２）。ブロックが登録済みでない場合は（ステップＳ２０２否定）、該エントリが最後のエントリかどうかを確認する（ステップＳ２０６）。Ｎ番目のエントリが最後のエントリでない場合は（ステップＳ２０６否定）、ステップＳ２０１に戻ってエントリ番号を１だけインクリメントする。また、Ｎ番目のエントリが最後のエントリである場合は（ステップＳ２０６肯定）、ＣＰＵ４は誤り数の監視処理を終了する。
ステップＳ２０２に戻って、ブロックが登録済みである場合は（ステップＳ２０２肯定）、ＣＰＵ４は第７のテーブル３７に登録してある該ブロックの誤り数（ビット数）を確認し（ステップＳ２０３）、該誤り数が第７の閾値（請求項の第７の閾値に対応）以上であるか否かを判断する（ステップＳ２０４）。第７の閾値は、監視対象ブロックのうち、誤り数の検出処理を行うブロックを選択するための閾値であり、ここでは、例えば４ビットの誤り数を第７の閾値とする。
誤り数が第７の閾値未満（４ビット未満）である場合は（ステップＳ２０４否定）、ＣＰＵ４は、Ｎ番目のエントリが最後のエントリかどうかを確認する（ステップＳ２０６）。Ｎ番目のエントリが最後のエントリでない場合は（ステップＳ２０６否定）、ステップＳ２０１に戻ってエントリ番号を１だけインクリメントする。Ｎ番目のエントリが最後のエントリである場合は（ステップＳ２０６肯定）、ＣＰＵ４は、誤り数の監視処理を終了する。
ステップＳ２０４に戻って、誤り数が第７の閾値以上（４ビット以上）である場合は（ステップＳ２０４肯定）、ＣＰＵ４は、該ブロックのデータをＮＡＮＤ型フラッシュメモリ１０から制御部３内のＲＡＭ５上へ読み出し、このデータの誤り数の検出処理を実行し（ステップＳ２０５）、検出した誤り数で第７のテーブル３７を更新する。そして、ここで検出した誤り数に基づいて、第１の実施の形態の図６により説明したリフレッシュ処理が行われる。
つぎに、ＣＰＵ４は、Ｎ番目のエントリが最後のエントリかどうかを確認する（ステップＳ２０６）。Ｎ番目のエントリが最後のエントリでない場合は（ステップＳ２０６否定）、ステップＳ２０１に戻ってエントリ番号を１だけインクリメントする。また、Ｎ番目のエントリが最後のエントリである場合は（ステップＳ２０６肯定）、ＣＰＵ４は誤り数の監視処理を終了する。
また、上記の第７の閾値は、誤り数の検出処理を行うたびに設定値が引き下げられ、次第に誤り数が少ないブロックの誤り数検出も行われやすいようにする。これにより、誤り数が多いブロックは誤り数の検出を短い周期で毎回行い、誤り数が少ないブロックは長い周期で誤り数の検出を行うことができる。そして、第７の閾値は、所定の規定値まで下げた後に再び元の値へ戻される。
上述したように、第７の実施の形態にかかる半導体記憶装置１によれば、第１のテーブル３１に登録した監視対象ブロックに対して、第７のテーブル３７に登録した誤り数に基づいて新たに監視対象ブロックの誤り数の検出処理を行うかどうかの判断を行う。そして、誤り数が多いブロックは誤り数の検出を短い周期で行い、誤り数が少ないブロックは誤り数の検出を長い周期で行う。これにより、第７のテーブル３７に登録された誤り数に基づいて第１のテーブル３１へ登録された監視対象ブロックの監視間隔を変更し、第１のテーブル３１に登録した監視対象ブロックの中でも、より近い将来にリフレッシュ処理が必要になる可能性が高いブロックのデータの誤り数を確実に監視しつつ、誤り数を監視する回数を削減することができ、誤り数の監視に要する計算量や電力消費を抑制することができる。
（第８の実施の形態）
第８の実施の形態では、第７の実施の形態における誤り数の監視の周期について説明する。第８の実施の形態では、第１のテーブル３１に登録された監視対象ブロックに対する監視において、誤り数が少ないブロックの監視周期（タイマー７へ設定する監視間隔時間）に上限を設ける。
ここで、監視周期の上限はブロックに記憶されたデータに第１の閾値を超えた誤りが発生してから、該ブロックのデータの誤りが誤り訂正部２１の誤り訂正能力の上限に達するまでの時間よりも短く設定される。また、この監視周期は、予め半導体記憶装置１の誤り発生状況や環境温度の範囲等の諸条件から予測した時間を設定してもよい。
上述したように誤り数が少ないブロックの監視周期について上限を設けることにより、第１のテーブル３１に登録されたブロックが、誤り数が少ないために長い期間誤り数の監視がされないためにデータの誤りが誤り訂正部２１の誤り訂正能力を超え、正しいデータを復元できなくなることを防止することができる。
なお、上述した第１の実施の形態〜第８の実施の形態における機能は、任意に取捨選択して任意の組み合わせで使用可能である。
［実施例］
上記各実施の形態の半導体記憶装置１をＳＳＤ（Solid State Drive）として構成した場合の実施例について説明する。図２０は、ＳＳＤ１００の構成を示すブロック図である。
ＳＳＤ１００は、データ保存用の複数のＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）１０、データ転送用または作業領域用のＤＲＡＭ１０１、これらを制御するドライブ制御回路１０２、及び電源回路１０３を備えている。ドライブ制御回路１０２は、ＳＳＤ１００の外部に設けられる状態表示用ＬＥＤを制御するための制御信号を出力する。
ＳＳＤ１００は、ＡＴＡインターフェース（ＡＴＡ Ｉ／Ｆ）を介して、パーソナルコンピュータ等のホスト装置との間でデータを送受信する。また、ＳＳＤ１００は、ＲＳ２３２Ｃインターフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）を介して、デバッグ用機器との間でデータを送受信する。
電源回路１０３は、外部電源を受け、この外部電源を用いて複数の内部電源を生成する。これらの内部電源は、ＳＳＤ１００内の各部に供給される。また、電源回路１０３は、外部電源の立ち上がりまたは立ち下りを検知して、パワーオンリセット信号を生成する。パワーオンリセット信号は、ドライブ制御回路１０２に送られる。
図２１は、ドライブ制御回路１０２の構成を示すブロック図である。ドライブ制御回路１０２は、データアクセス用バス１０４、第１の回路制御用バス１０５、及び第２の回路制御用バス１０６を備えている。
第１の回路制御用バス１０５には、ドライブ制御回路１０２全体を制御するプロセッサ１０７が接続されている。また、第１の回路制御用バス１０５には、各管理プログラム（ＦＷ：firmware）のブート用プログラムが格納されたブートＲＯＭ１０８がＲＯＭコントローラ１０９を介して接続されている。また、第１の回路制御用バス１０５には、電源回路１０３からのパワーオンリセット信号を受けて、リセット信号及びクロック信号を各部に供給するクロックコントローラ１１０が接続されている。
第２の回路制御用バス１０６は、第１の回路制御用バス１０５に接続されている。第２の回路制御用バス１０６には、状態表示用ＬＥＤにステータス表示用信号を供給するパラレルＩＯ（ＰＩＯ）回路１１１、ＲＳ２３２Ｃインターフェースを制御するシリアルＩＯ（ＳＩＯ）回路１１２が接続されている。
ＡＴＡインターフェースコントローラ（ＡＴＡコントローラ）１１３、第１のＥＣＣ（Error Check and Correct）回路１１４、ＮＡＮＤコントローラ１１５、及びＤＲＡＭコントローラ１１９は、データアクセス用バス１０４と第１の回路制御用バス１０５との両方に接続されている。ＡＴＡコントローラ１１３は、ＡＴＡインターフェースを介してホスト装置との間でデータを送受信する。データアクセス用バス１０４には、データ作業領域として使用されるＳＲＡＭ１２０がＳＲＡＭコントローラ１２１を介して接続されている。
ＮＡＮＤコントローラ１１５は、４つのＮＡＮＤメモリ１０とのインターフェース処理を行うＮＡＮＤ Ｉ／Ｆ１１８、第２のＥＣＣ回路１１７、及びＮＡＮＤメモリ−ＤＲＡＭ間のアクセス制御を行うＤＭＡ転送制御用ＤＭＡコントローラ１１６を備えている。
図２２は、プロセッサ１０７の構成を示すブロック図である。プロセッサ１０７は、データ管理部１２２、ＡＴＡコマンド処理部１２３、セキュリティ管理部１２４、ブートローダ１２５、初期化管理部１２６、デバッグサポート部１２７を備えている。
データ管理部１２２は、ＮＡＮＤコントローラ１１５、第１のＥＣＣ回路１１４を介して、ＮＡＮＤメモリ−ＤＲＡＭ間のデータ転送、ＮＡＮＤチップに関する各種機能を制御する。
ＡＴＡコマンド処理部１２３は、ＡＴＡコントローラ１１３、及びＤＲＡＭコントローラ１１９を介して、データ管理部１２２と協動してデータ転送処理を行う。セキュリティ管理部１２４は、データ管理部１２２及びＡＴＡコマンド処理部１２３と協動して各種のセキュリティ情報を管理する。ブートローダ１２５は、パワーオン時、各管理プログラム（ＦＷ）をＮＡＮＤメモリ１０からＳＲＡＭ１２０にロードする。
初期化管理部１２６は、ドライブ制御回路１０２内の各コントローラ／回路の初期化を行う。デバッグサポート部１２７は、外部からＲＳ２３２Ｃインターフェースを介して供給されたデバッグ用データを処理する。
図２３は、ＳＳＤ１００を搭載したポータブルコンピュータ２００の一例を示す斜視図である。ポータブルコンピュータ２００は、本体２０１と、表示ユニット２０２とを備えている。表示ユニット２０２は、ディスプレイハウジング２０３と、このディスプレイハウジング２０３に収容された表示装置２０４とを備えている。
本体２０１は、筐体２０５と、キーボード２０６と、ポインティングデバイスであるタッチパッド２０７とを備えている。筐体２０５内部には、メイン回路基板、ＯＤＤユニット（Optical Disk Device）、カードスロット、ＳＳＤ１００等が収容されている。
カードスロットは、筐体２０５の周壁に隣接して設けられている。周壁には、カードスロットに対向する開口部２０８が設けられている。ユーザは、この開口部２０８を通じて筐体２０５の外部から追加デバイスをカードスロットに挿抜することが可能である。
ＳＳＤ１００は、従来のＨＤＤの置き換えとして、ポータブルコンピュータ２００内部に実装された状態として使用してもよいし、ポータブルコンピュータ２００が備えるカードスロットに挿入した状態で、追加デバイスとして使用してもよい。
なお、上記各実施の形態の半導体記憶装置１は、ＳＳＤに限らず、例えば、ＳＤＴＭカードに代表されるメモリカードとして構成することも可能である。半導体記憶装置１をメモリカードとして構成する場合、ポータブルコンピュータに限らず、携帯電話、ＰＤＡ、デジタルスチルカメラ、デジタルビデオカメラ等、各種電子機器に対して適用可能である。
この発明の一実施形態に従った半導体記憶装置の概略構成を示す図である。 この発明の一実施形態に従った半導体記憶装置の第１のテーブルの構成を説明するための図である。 この発明の一実施形態に従った半導体記憶装置の監視対象ブロックの選択処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第１のテーブルへの監視対象ブロックの登録処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第１のテーブルへのブロックの登録処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第１のテーブルへ登録したブロックに対する誤り数の監視処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第１のテーブルからのリフレッシュ処理したブロックの削除処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第２のテーブルの構成を説明するための図である。 この発明の一実施形態に従った半導体記憶装置の監視対象ブロックの選択処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第３のテーブルの構成を説明するための図である。 この発明の一実施形態に従った半導体記憶装置の監視対象ブロックの選択処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第４のテーブルの構成を説明するための図である。 この発明の一実施形態に従った半導体記憶装置の監視対象ブロックの選択処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第５のテーブルの構成を説明するための図である。 この発明の一実施形態に従った半導体記憶装置の第１のテーブルへの監視対象ブロックの登録処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第６のテーブルの構成を説明するための図である。 この発明の一実施形態に従った半導体記憶装置の第１のテーブルから誤り数の監視対象外ブロックを削除する処理を説明するためのフローチャートである。 この発明の一実施形態に従った半導体記憶装置の第７のテーブルの構成を説明するための図である。 この発明の一実施形態に従った半導体記憶装置の第１のテーブルへ登録した監視対象ブロックに対する誤り数の監視処理を説明するためのフローチャートである。 この発明の一実施例にかかるＳＳＤの構成を示す図である。 この発明の一実施例にかかるドライブ制御回路の構成を示す図である。 この発明の一実施例にかかるプロセッサの構成を示す図である。 この発明の一実施例にかかるＳＳＤを搭載したポータブルコンピュータの一例を示す斜視図である。
符号の説明
１ 半導体記憶装置、２ ホスト機器、３ 制御部、４ ＣＰＵ、５ ＲＡＭ、６ ホストインターフェース（Ｉ／Ｆ）、７ タイマー、８ ＮＡＮＤ インターフェース（Ｉ／Ｆ）、９ バス、１０ ＮＡＮＤ型フラッシュメモリ、２１ 誤り訂正部、２２ 誤り数検出部、３１ 第１のテーブル、３２ 第２のテーブル、３３ 第３のテーブル、３４ 第４のテーブル、３５ 第５のテーブル、３６ 第６のテーブル、３７ 第７のテーブル。

Claims (22)

  1. データ消去の単位であるブロックにデータを記憶することが可能な不揮発性メモリを備えた半導体記憶装置であって、
    前記ブロックのうちから選択された監視対象ブロックに記憶されたデータの誤り数を監視し、前記データの誤り数が所定の閾値以上である監視対象ブロックに対してリフレッシュを行うこと、
    を特徴とする半導体記憶装置。
  2. データ消去の単位であるブロックにデータを記憶することが可能な不揮発性メモリと、
    前記ブロックから読み出したデータの誤りを訂正する誤り訂正手段と、
    前記誤り訂正手段で訂正したデータの誤り数を検出する誤り数検出手段と、
    前記誤り数検出手段で検出した誤り数が所定の第１の閾値以上であるブロックをデータの誤り数を監視する監視対象ブロックとし、このブロックのデータを所定の間隔で前記不揮発性メモリから読み出して、前記誤り訂正手段と前記誤り数検出手段とにより該データの誤り数を検出させて監視する監視手段と、
    前記監視手段で検出した前記誤り数が前記第１の閾値よりも大きい所定の第２の閾値以上であるブロックのリフレッシュを行うリフレッシュ手段と、
    を備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記監視対象ブロックを登録する第１のテーブルを備え、
    前記監視手段は前記第１のテーブルを参照して前記監視対象ブロックのデータの誤り数を検出して監視すること、
    を特徴とする請求項２に記載の半導体記憶装置。
  4. 前記リフレッシュを行ったブロックを前記第１のテーブルから消去すること、
    を特徴とする請求項３に記載の半導体記憶装置。
  5. データ消去の単位であるブロックにデータを記憶することが可能な不揮発性メモリと、
    前記ブロックから読み出したデータの誤りを訂正する誤り訂正手段と、
    前記誤り訂正手段で訂正したデータの誤り数を検出する誤り数検出手段と、
    前記ブロックから読み出したデータの読み出し量を検出するデータ読み出し量検出手段と、
    前記データ読み出し量検出手段で検出したデータの読み出し量が所定の第３の閾値以上であるブロックをデータの誤り数を監視する監視対象ブロックとし、このブロックのデータを所定の間隔で前記不揮発性メモリから読み出して、前記誤り訂正手段と前記誤り数検出手段とにより該データの誤り数を検出させて監視する監視手段と、
    前記監視手段で検出した前記誤り数が所定の第２の閾値以上であるブロックのリフレッシュを行うリフレッシュ手段と、
    を備えることを特徴とする請求項１に記載の半導体記憶装置。
  6. 前記監視対象ブロックを登録する第１のテーブルを備え、
    前記監視手段は前記第１のテーブルを参照して前記監視対象ブロックのデータの誤り数を検出して監視すること、
    を特徴とする請求項５に記載の半導体記憶装置。
  7. 前記リフレッシュを行ったブロックを前記第１のテーブルから消去すること、
    を特徴とする請求項６に記載の半導体記憶装置。
  8. 前記データ読み出し量検出手段で検出したデータの読み出し量を記憶する第２のテーブルを備え、
    前記監視手段は前記第２のテーブルを参照して前記監視対象ブロックを前記第１のテーブルに登録すること、
    を特徴とする請求項６に記載の半導体記憶装置。
  9. データ消去の単位であるブロックにデータを記憶することが可能な不揮発性メモリと、
    前記ブロックから読み出したデータの誤りを訂正する誤り訂正手段と、
    前記誤り訂正手段で訂正したデータの誤り数を検出する誤り数検出手段と、
    前記ブロックへデータを書き込んでからの経過時間を検出する書き込み時刻検出手段と、
    前記書き込み時刻検出手段で検出した経過時間が所定の第４の閾値以上であるブロックをデータの誤り数を監視する監視対象ブロックとし、このブロックのデータを所定の間隔で前記不揮発性メモリから読み出して、前記誤り訂正手段と前記誤り数検出手段とにより該データの誤り数を検出させて監視する監視手段と、
    前記監視手段で検出した前記誤り数が所定の第２の閾値以上であるブロックのリフレッシュを行うリフレッシュ手段と、
    を備えることを特徴とする請求項１に記載の半導体記憶装置。
  10. 前記監視対象ブロックを登録する第１のテーブルを備え、
    前記監視手段は前記第１のテーブルを参照して前記監視対象ブロックのデータの誤り数を検出して監視すること、
    を特徴とする請求項９に記載の半導体記憶装置。
  11. 前記リフレッシュを行ったブロックを前記第１のテーブルから消去すること、
    を特徴とする請求項９に記載の半導体記憶装置。
  12. 前記ブロックへのデータの書き込み時刻を記憶する第３のテーブルを備え、
    前記監視手段は前記第３のテーブルを参照して前記経過時間を取得して前記監視対象ブロックを前記第１のテーブルに登録すること、
    を特徴とする請求項１０に記載の半導体記憶装置。
  13. データ消去の単位であるブロックにデータを記憶することが可能な不揮発性メモリと、
    前記ブロックから読み出したデータの誤りを訂正する誤り訂正手段と、
    前記誤り訂正手段で訂正したデータの誤り数を検出する誤り数検出手段と、
    前記不揮発性メモリ上のブロックにデータを書き込んだ書き込み順序を検出する書き込み順序検出手段と、
    前記書き込み順序検出手段で検出した前記書き込み順序が所定の第５の閾値以下であるブロックをデータの誤り数を監視する監視対象ブロックとし、このブロックのデータを所定の間隔で前記不揮発性メモリから読み出して、前記誤り訂正手段と前記誤り数検出手段とにより該データの誤り数を検出させて監視する監視手段と、
    前記監視手段で検出した前記誤り数が所定の第２の閾値以上であるブロックのリフレッシュを行うリフレッシュ手段と、
    を備えることを特徴とする請求項１に記載の半導体記憶装置。
  14. 前記監視対象ブロックを登録する第１のテーブルを備え、
    前記監視手段は前記第１のテーブルを参照して前記監視対象ブロックのデータの誤り数を検出して監視すること、
    を特徴とする請求項１３に記載の半導体記憶装置。
  15. 前記リフレッシュを行ったブロックを前記第１のテーブルから消去すること、
    を特徴とする請求項１４に記載の半導体記憶装置。
  16. 前記書き込み順序を記憶する第４のテーブルを備え、
    前記監視手段は前記第４のテーブルを参照して前記監視対象ブロックを前記第１のテーブルに登録すること、
    を特徴とする請求項１４に記載の半導体記憶装置。
  17. 前記第１のテーブルへの前記監視対象ブロックの登録順序を登録する第５のテーブルを備え、
    前記リフレッシュ手段は、前記第５のテーブルへの前記監視対象ブロックの登録数が所定の第６の閾値に達した場合に、前記第５のテーブルにおいて予め決められた登録順序の前記監視対象ブロックのリフレッシュを行うこと、
    を特徴とする請求項３，６，１０，１４のいずれか１つに記載の半導体記憶装置。
  18. 前記監視対象ブロックのうち前記登録順序の古い監視対象ブロックから先にリフレッシュを行うこと、
    を特徴とする請求項１７に記載の半導体記憶装置。
  19. 前記不揮発性メモリ上のブロックのうち保持すべきデータが記憶されていないブロックの番号を登録する第６のテーブルを備え、前記第６のテーブルへ登録するブロックを前記第１のテーブルから消去すること、
    を特徴とする請求項２〜１８のいずれか１つに記載の半導体記憶装置。
  20. 前記第１のテーブルへ登録された前記監視対象ブロックおよび該監視対象ブロックに記憶したデータで検出された誤り数を登録する第７のテーブルを備え、
    前記監視手段は、前記第７のテーブルに登録された誤り数に基づいて、前記第１のテーブルへ登録された前記監視対象ブロックについて前記所定の間隔を変更すること、
    を特徴とする請求項２〜１９のいずれか１つに記載の半導体記憶装置。
  21. 前記第７のテーブルへ登録された前記監視対象ブロックのうち、誤り数が多い前記監視対象ブロックについては誤り数が少ない前記監視対象ブロックよりも前記所定の間隔を短くすること、
    を特徴とする請求項２０に記載の半導体記憶装置。
  22. 前記所定の間隔は、前記監視対象ブロックに記憶されたデータに前記第１の閾値を超えた誤りが発生してから、該監視対象ブロックのデータの誤りが前記誤り訂正手段の誤り訂正能力の上限に達するまでの時間よりも短いこと、
    を特徴とする請求項２１に記載の半導体記憶装置。
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TW097144965A TWI397916B (zh) 2008-02-29 2008-11-20 半導體儲存裝置
US13/270,788 US8219861B2 (en) 2008-02-29 2011-10-11 Semiconductor storage device
US13/486,718 US8583972B2 (en) 2008-02-29 2012-06-01 Method of controlling a semiconductor storage device
US14/049,742 US8793555B2 (en) 2008-02-29 2013-10-09 Method of controlling a semiconductor storage device
US14/309,611 US9037947B2 (en) 2008-02-29 2014-06-19 Method of controlling a semiconductor storage device

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Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011096008A (ja) * 2009-10-29 2011-05-12 Aisin Aw Co Ltd 記憶媒体に記憶される情報の管理方法及びプログラム
JP2012513072A (ja) * 2008-12-18 2012-06-07 サンディスク コーポレイション 不揮発性記憶装置のためのデータリフレッシュ
JP2012198878A (ja) * 2011-03-21 2012-10-18 Denso Corp 半導体不揮発性メモリ装置のリフレッシュ操作開始方法およびシステム
JP2012248054A (ja) * 2011-05-30 2012-12-13 Mega Chips Corp 情報処理端末及び管理サーバ
US20130117634A1 (en) * 2011-11-04 2013-05-09 Samsung Electronics Co., Ltd. Memory system and data storage method
JP2013125303A (ja) * 2011-12-13 2013-06-24 Lapis Semiconductor Co Ltd 半導体メモリ制御装置及び制御方法
JP2014505941A (ja) * 2011-04-28 2014-03-06 株式会社日立製作所 半導体記憶装置及び半導体記憶装置の制御方法
JP2014086062A (ja) * 2012-10-29 2014-05-12 Sony Corp 記憶制御装置、記憶装置、情報処理システム、および、記憶制御方法
JP2014092832A (ja) * 2012-11-01 2014-05-19 Toshiba Information Systems (Japan) Corp フラッシュメモリの劣化検査装置、劣化検査方法及劣化検査用プログラム
JP2014154186A (ja) * 2013-02-08 2014-08-25 Mega Chips Corp 記憶装置検査システム、記憶装置検査方法および不揮発性半導体記憶装置
JP2014170600A (ja) * 2013-03-01 2014-09-18 Nec Access Technica Ltd メモリ検査装置、メモリ検査方法、およびメモリ検査プログラム
US8867269B2 (en) 2012-02-10 2014-10-21 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014229216A (ja) * 2013-05-24 2014-12-08 富士通株式会社 情報処理装置、制御回路、制御プログラム、および制御方法
US8929140B2 (en) 2009-11-06 2015-01-06 Kabushiki Kaisha Toshiba Memory system in which a read level is changed based on standing time and at least one of a read, write or erase count
JP2015111453A (ja) * 2015-02-10 2015-06-18 株式会社日立製作所 フラッシュメモリモジュール
JP2016045523A (ja) * 2014-08-19 2016-04-04 ラピスセミコンダクタ株式会社 メモリ制御装置及びメモリ制御方法
JP2016071893A (ja) * 2014-09-30 2016-05-09 イーエムシー コーポレイションＥｍｃ Ｃｏｒｐｏｒａｔｉｏｎ 持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能媒体
JP2016118815A (ja) * 2014-12-18 2016-06-30 パナソニックＩｐマネジメント株式会社 不揮発性メモリ装置
JP2017045420A (ja) * 2015-08-28 2017-03-02 株式会社東芝 メモリシステム
US9704570B2 (en) 2013-09-13 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
JPWO2016063592A1 (ja) * 2014-10-24 2017-08-03 ソニー株式会社 メモリコントローラ、メモリシステム、および、メモリコントローラの制御方法
JP2018190404A (ja) * 2017-05-10 2018-11-29 慧榮科技股▲分▼有限公司 記憶装置およびリフレッシュ方法
JP2019164859A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 メモリシステム、および、メモリ制御方法
US10635601B2 (en) 2017-05-10 2020-04-28 Silicon Motion, Inc. Flash memory devices and prefetch methods thereof
JP2021118011A (ja) * 2020-01-24 2021-08-10 ラピスセミコンダクタ株式会社 半導体記憶装置及び半導体記憶装置のリフレッシュ方法

Families Citing this family (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090109755A1 (en) * 2007-10-24 2009-04-30 Mori Edan Neighbor block refresh for non-volatile memory
JP5317690B2 (ja) * 2008-12-27 2013-10-16 株式会社東芝 メモリシステム
JP5221332B2 (ja) * 2008-12-27 2013-06-26 株式会社東芝 メモリシステム
JP5323199B2 (ja) 2009-02-12 2013-10-23 株式会社東芝 メモリシステム及びメモリシステムの制御方法
US8683456B2 (en) * 2009-07-13 2014-03-25 Apple Inc. Test partitioning for a non-volatile memory
US8243525B1 (en) * 2009-09-30 2012-08-14 Western Digital Technologies, Inc. Refreshing non-volatile semiconductor memory by reading without rewriting
JP2011128998A (ja) 2009-12-18 2011-06-30 Toshiba Corp 半導体記憶装置
US8325531B2 (en) * 2010-01-07 2012-12-04 Spansion Llc Memory device
US8819208B2 (en) 2010-03-05 2014-08-26 Solidfire, Inc. Data deletion in a distributed data storage system
US8645776B2 (en) * 2010-03-24 2014-02-04 Apple Inc. Run-time testing of memory locations in a non-volatile memory
US8650446B2 (en) * 2010-03-24 2014-02-11 Apple Inc. Management of a non-volatile memory based on test quality
JP2010160816A (ja) * 2010-03-29 2010-07-22 Toshiba Corp 半導体記憶装置の制御方法
US8412882B2 (en) * 2010-06-18 2013-04-02 Microsoft Corporation Leveraging chip variability
JP2012008651A (ja) 2010-06-22 2012-01-12 Toshiba Corp 半導体記憶装置、その制御方法および情報処理装置
US8751903B2 (en) 2010-07-26 2014-06-10 Apple Inc. Methods and systems for monitoring write operations of non-volatile memory
JP2012128643A (ja) 2010-12-15 2012-07-05 Toshiba Corp メモリシステム
JP2012128645A (ja) 2010-12-15 2012-07-05 Toshiba Corp メモリシステム
JP5535128B2 (ja) 2010-12-16 2014-07-02 株式会社東芝 メモリシステム
JP2012199724A (ja) * 2011-03-19 2012-10-18 Fujitsu Ltd データ送信装置、データ受信装置、データ送受信装置及びデータ送受信装置の制御方法
US9762246B2 (en) * 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
US8650353B2 (en) * 2011-07-01 2014-02-11 Intel Corporation Apparatus, system, and method for refreshing non-volatile memory
TWI471862B (zh) * 2011-08-19 2015-02-01 Silicon Motion Inc 快閃記憶體控制器
JP2013069183A (ja) * 2011-09-26 2013-04-18 Toshiba Corp コントローラおよびメモリシステム
US9054992B2 (en) 2011-12-27 2015-06-09 Solidfire, Inc. Quality of service policy sets
US9838269B2 (en) 2011-12-27 2017-12-05 Netapp, Inc. Proportional quality of service based on client usage and system metrics
US8924636B2 (en) 2012-02-23 2014-12-30 Kabushiki Kaisha Toshiba Management information generating method, logical block constructing method, and semiconductor memory device
US9251055B2 (en) 2012-02-23 2016-02-02 Kabushiki Kaisha Toshiba Memory system and control method of memory system
US8739000B2 (en) * 2012-03-15 2014-05-27 Broadcom Corporation Multi-modal signal processing with linearization
US9337865B2 (en) 2012-05-04 2016-05-10 Seagate Technology Llc Log-likelihood ratio (LLR) dampening in low-density parity-check (LDPC) decoders
US9235346B2 (en) 2012-05-04 2016-01-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Dynamic map pre-fetching for improved sequential reads of a solid-state media
TWI467376B (zh) * 2012-06-11 2015-01-01 Phison Electronics Corp 資料保護方法、記憶體控制器與記憶體儲存裝置
CN102765256B (zh) * 2012-06-21 2014-07-16 珠海艾派克微电子有限公司 记录芯片使用状态信息的方法、成像盒的芯片及成像盒
US20140013031A1 (en) * 2012-07-09 2014-01-09 Yoko Masuo Data storage apparatus, memory control method, and electronic apparatus having a data storage apparatus
US9064579B2 (en) 2012-07-16 2015-06-23 Kabushiki Kaisha Toshiba Semiconductor memory apparatus, data transmission device, and recording method
CN108595345B (zh) 2012-07-25 2021-11-23 慧荣科技股份有限公司 管理闪存中所储存的数据的方法及相关记忆装置与控制器
US8873323B2 (en) * 2012-08-16 2014-10-28 Transcend Information, Inc. Method of executing wear leveling in a flash memory device according to ambient temperature information and related flash memory device
US8930778B2 (en) 2012-11-15 2015-01-06 Seagate Technology Llc Read disturb effect determination
JP6044316B2 (ja) * 2012-12-12 2016-12-14 株式会社デンソー 車載電子制御装置
US9063879B2 (en) * 2012-12-13 2015-06-23 Sandisk Technologies Inc. Inspection of non-volatile memory for disturb effects
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
JP2014157391A (ja) * 2013-02-14 2014-08-28 Sony Corp 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法
US9092310B2 (en) * 2013-03-15 2015-07-28 Seagate Technology Llc Host command based read disturb methodology
US10372551B2 (en) * 2013-03-15 2019-08-06 Netlist, Inc. Hybrid memory system with configurable error thresholds and failure analysis capability
KR102039537B1 (ko) * 2013-03-15 2019-11-01 삼성전자주식회사 불휘발성 저장 장치 및 그것의 운영체제 이미지 프로그램 방법
US9330787B2 (en) * 2013-03-18 2016-05-03 Kabushiki Kaisha Toshiba Memory system and memory controller
US9263158B2 (en) * 2013-08-16 2016-02-16 Seagate Technology Llc Determining data retention time in a solid-state non-volatile memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
US9372750B2 (en) * 2013-11-01 2016-06-21 Qualcomm Incorporated Method and apparatus for non-volatile RAM error re-mapping
GB201322075D0 (en) 2013-12-13 2014-01-29 Ibm Device for selecting a level for at least one read voltage
US9785499B2 (en) 2014-02-12 2017-10-10 Seagate Technology Llc Hot-read data aggregation and code selection
US20150244795A1 (en) 2014-02-21 2015-08-27 Solidfire, Inc. Data syncing in a distributed system
KR20150104858A (ko) * 2014-03-06 2015-09-16 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9495232B2 (en) * 2014-03-28 2016-11-15 Intel IP Corporation Error correcting (ECC) memory compatibility
DE102014104717B4 (de) * 2014-04-03 2019-08-01 Hyperstone Gmbh Verfahren und Vorrichtung zur Datenerneuerung für eine Erhöhung der Zuverlässigkeit von Flashspeichern
US20150331732A1 (en) * 2014-05-13 2015-11-19 Rambus Inc. Memory device having storage for an error code correction event count
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
US9478315B2 (en) * 2014-06-03 2016-10-25 Sandisk Technologies Llc Bit error rate mapping in a memory system
DE102014211111A1 (de) * 2014-06-11 2015-12-17 Robert Bosch Gmbh Refresh eines Speicherbereichs einer nichtflüchtigen Speichereinheit
US9798728B2 (en) 2014-07-24 2017-10-24 Netapp, Inc. System performing data deduplication using a dense tree data structure
US9671960B2 (en) 2014-09-12 2017-06-06 Netapp, Inc. Rate matching technique for balancing segment cleaning and I/O workload
US10133511B2 (en) 2014-09-12 2018-11-20 Netapp, Inc Optimized segment cleaning technique
US9583219B2 (en) * 2014-09-27 2017-02-28 Qualcomm Incorporated Method and apparatus for in-system repair of memory in burst refresh
US9251909B1 (en) 2014-09-29 2016-02-02 International Business Machines Corporation Background threshold voltage shifting using base and delta threshold voltage shift values in flash memory
US10365859B2 (en) 2014-10-21 2019-07-30 International Business Machines Corporation Storage array management employing a merged background management process
US9563373B2 (en) * 2014-10-21 2017-02-07 International Business Machines Corporation Detecting error count deviations for non-volatile memory blocks for advanced non-volatile memory block management
US9836229B2 (en) 2014-11-18 2017-12-05 Netapp, Inc. N-way merge technique for updating volume metadata in a storage I/O stack
US9990279B2 (en) 2014-12-23 2018-06-05 International Business Machines Corporation Page-level health equalization
US10339048B2 (en) 2014-12-23 2019-07-02 International Business Machines Corporation Endurance enhancement scheme using memory re-evaluation
US9720601B2 (en) 2015-02-11 2017-08-01 Netapp, Inc. Load balancing technique for a storage array
CN104636674B (zh) * 2015-03-17 2017-06-09 浪潮集团有限公司 一种用于受损数据恢复的线性估计方法
US9762460B2 (en) 2015-03-24 2017-09-12 Netapp, Inc. Providing continuous context for operational information of a storage system
US9710317B2 (en) * 2015-03-30 2017-07-18 Netapp, Inc. Methods to identify, handle and recover from suspect SSDS in a clustered flash array
US9836349B2 (en) * 2015-05-29 2017-12-05 Winbond Electronics Corp. Methods and systems for detecting and correcting errors in nonvolatile memory
US9740566B2 (en) 2015-07-31 2017-08-22 Netapp, Inc. Snapshot creation workflow
DE102015215401B4 (de) 2015-08-12 2020-10-01 Infineon Technologies Ag Speichervorrichtung und Verfahren zum Korrigieren einer gespeicherten Bitfolge
US9977615B2 (en) * 2015-09-28 2018-05-22 Qualcomm Incorporated Smart refresh of data on flash devices
KR20170076883A (ko) * 2015-12-24 2017-07-05 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
US9847105B2 (en) * 2016-02-01 2017-12-19 Samsung Electric Co., Ltd. Memory package, memory module including the same, and operation method of memory package
KR102512448B1 (ko) * 2016-03-28 2023-03-22 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10929022B2 (en) 2016-04-25 2021-02-23 Netapp. Inc. Space savings reporting for storage system supporting snapshot and clones
JP2018041154A (ja) * 2016-09-05 2018-03-15 東芝メモリ株式会社 ストレージシステムおよび処理方法
JP2018041204A (ja) 2016-09-06 2018-03-15 東芝メモリ株式会社 メモリ装置及び情報処理システム
US10642763B2 (en) 2016-09-20 2020-05-05 Netapp, Inc. Quality of service policy sets
US10481798B2 (en) * 2016-10-28 2019-11-19 Pure Storage, Inc. Efficient flash management for multiple controllers
US10482983B2 (en) * 2016-12-22 2019-11-19 Seagate Technology Llc Read disturb detection based on dynamic bit error rate estimation
US10885991B2 (en) * 2017-04-04 2021-01-05 Sandisk Technologies Llc Data rewrite during refresh window
JP2019046530A (ja) 2017-09-07 2019-03-22 東芝メモリ株式会社 メモリシステム
US10297304B1 (en) * 2017-11-12 2019-05-21 Nanya Technology Corporation Memory device and operating method thereof
US11048581B2 (en) 2017-11-17 2021-06-29 Samsung Electronics Co., Ltd. Storage device telemetry for provisioning I/O
US10446243B2 (en) * 2017-12-18 2019-10-15 Macronix International Co., Ltd. Storage device and associated control method to determine target memory blocks for probe operation
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
KR102507302B1 (ko) 2018-01-22 2023-03-07 삼성전자주식회사 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US10839922B2 (en) * 2018-05-26 2020-11-17 Sandisk Technologies Llc Memory disturb detection
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
KR20200056732A (ko) * 2018-11-15 2020-05-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
KR20220096077A (ko) 2020-12-30 2022-07-07 삼성전자주식회사 Ecc 데이터를 이용하여 신뢰성 검사를 수행하는 스토리지 장치
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US11928354B2 (en) * 2022-01-21 2024-03-12 Dell Products L.P. Read-disturb-based read temperature determination system
KR102537770B1 (ko) * 2022-06-08 2023-05-30 삼성전자주식회사 기입 스로틀링을 이용한 스토리지 장치의 데이터 기입 방법 및 이를 수행하는 스토리지 장치

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475693A (en) * 1994-12-27 1995-12-12 Intel Corporation Error management processes for flash EEPROM memory arrays
JP3176019B2 (ja) * 1995-04-05 2001-06-11 株式会社東芝 不揮発性半導体記憶部を含む記憶システム
JPH0932253A (ja) 1995-07-13 1997-02-04 Koichi Miura 二重床構造体および二重床式空調装置
JPH09204367A (ja) * 1996-01-25 1997-08-05 Mitsubishi Electric Corp フラッシュディスクカードにおけるフラッシュメモリデータのリフレッシュ方法
WO1997032253A1 (en) 1996-02-29 1997-09-04 Hitachi, Ltd. Semiconductor memory device having faulty cells
US5715193A (en) * 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
EP0862762B1 (en) 1996-08-16 2002-10-09 Tokyo Electron Device Limited Semiconductor memory device having error detection and correction
US5909449A (en) 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US6260156B1 (en) * 1998-12-04 2001-07-10 Datalight, Inc. Method and system for managing bad areas in flash memory
US6493270B2 (en) * 1999-07-01 2002-12-10 Micron Technology, Inc. Leakage detection in programming algorithm for a flash memory device
WO2001022232A1 (fr) 1999-09-17 2001-03-29 Hitachi, Ltd. Memoire dans laquelle le nombre de corrections d'erreurs est enregistre
US6728913B1 (en) 2000-02-25 2004-04-27 Advanced Micro Devices, Inc. Data recycling in memory
KR100644602B1 (ko) * 2000-10-11 2006-11-10 삼성전자주식회사 플래시메모리를 위한 재사상 제어방법 및 그에 따른플래시 메모리의 구조
JP4059472B2 (ja) 2001-08-09 2008-03-12 株式会社ルネサステクノロジ メモリカード及びメモリコントローラ
US6829167B2 (en) * 2002-12-12 2004-12-07 Sandisk Corporation Error recovery for nonvolatile memory
US20040153902A1 (en) 2003-01-21 2004-08-05 Nexflash Technologies, Inc. Serial flash integrated circuit having error detection and correction
KR100526186B1 (ko) * 2003-04-04 2005-11-03 삼성전자주식회사 플래시 메모리의 오류블록 관리방법 및 장치
JP4256198B2 (ja) 2003-04-22 2009-04-22 株式会社東芝 データ記憶システム
US7509526B2 (en) * 2004-09-24 2009-03-24 Seiko Epson Corporation Method of correcting NAND memory blocks and to a printing device employing the method
JP2007058966A (ja) 2005-08-23 2007-03-08 Renesas Technology Corp 半導体装置
JP4413840B2 (ja) 2005-09-20 2010-02-10 株式会社東芝 記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
JP4575288B2 (ja) 2005-12-05 2010-11-04 株式会社東芝 記憶媒体、記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
JP2008090778A (ja) 2006-10-05 2008-04-17 Matsushita Electric Ind Co Ltd 不揮発性メモリ用メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、不揮発性メモリのメモリ制御方法
KR100824779B1 (ko) * 2007-01-11 2008-04-24 삼성전자주식회사 반도체 메모리 장치의 데이터 출력 경로 및 데이터 출력방법
JP2008217857A (ja) 2007-02-28 2008-09-18 Toshiba Corp メモリコントローラ及び半導体装置
US8060798B2 (en) * 2007-07-19 2011-11-15 Micron Technology, Inc. Refresh of non-volatile memory cells based on fatigue conditions
JP4564520B2 (ja) 2007-08-31 2010-10-20 株式会社東芝 半導体記憶装置およびその制御方法
JP4538034B2 (ja) 2007-09-26 2010-09-08 株式会社東芝 半導体記憶装置、及びその制御方法
TWI381390B (zh) * 2008-04-10 2013-01-01 Phison Electronics Corp 快閃記憶體的損壞區塊辨識方法、儲存系統及其控制器
US8411519B2 (en) * 2010-06-04 2013-04-02 Apple Inc. Selective retirement of blocks

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012513072A (ja) * 2008-12-18 2012-06-07 サンディスク コーポレイション 不揮発性記憶装置のためのデータリフレッシュ
JP2011096008A (ja) * 2009-10-29 2011-05-12 Aisin Aw Co Ltd 記憶媒体に記憶される情報の管理方法及びプログラム
US11475962B2 (en) 2009-11-06 2022-10-18 Kioxia Corporation Memory system performing read operation with read voltage
US11984167B2 (en) 2009-11-06 2024-05-14 Kioxia Corporation Memory system performing read operation with read voltage
US9767913B2 (en) 2009-11-06 2017-09-19 Toshiba Memory Corporation Memory system performing read of nonvolatile semiconductor memory device
US8929140B2 (en) 2009-11-06 2015-01-06 Kabushiki Kaisha Toshiba Memory system in which a read level is changed based on standing time and at least one of a read, write or erase count
US10916312B2 (en) 2009-11-06 2021-02-09 Toshiba Memory Corporation Memory system performing read of nonvolatile semiconductor memory device
US9524786B2 (en) 2009-11-06 2016-12-20 Kabushiki Kaisha Toshiba Memory system changing a memory cell read voltage upon detecting a memory cell read error
US10020063B2 (en) 2009-11-06 2018-07-10 Toshiba Memory Corporation Memory system performing read of nonvolatile semiconductor memory device
US10373692B2 (en) 2009-11-06 2019-08-06 Toshiba Memory Corporation Memory system performing read of nonvolatile semiconductor memory device
JP2012198878A (ja) * 2011-03-21 2012-10-18 Denso Corp 半導体不揮発性メモリ装置のリフレッシュ操作開始方法およびシステム
JP2014505941A (ja) * 2011-04-28 2014-03-06 株式会社日立製作所 半導体記憶装置及び半導体記憶装置の制御方法
US9129699B2 (en) 2011-04-28 2015-09-08 Hitachi, Ltd. Semiconductor storage apparatus and method including executing refresh in a flash memory based on a reliability period using degree of deterioration and read frequency
JP2012248054A (ja) * 2011-05-30 2012-12-13 Mega Chips Corp 情報処理端末及び管理サーバ
US9021338B2 (en) * 2011-11-04 2015-04-28 Samsung Electronics Co., Ltd. Memory system and data storage method
US20130117634A1 (en) * 2011-11-04 2013-05-09 Samsung Electronics Co., Ltd. Memory system and data storage method
JP2013125303A (ja) * 2011-12-13 2013-06-24 Lapis Semiconductor Co Ltd 半導体メモリ制御装置及び制御方法
US8867269B2 (en) 2012-02-10 2014-10-21 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014086062A (ja) * 2012-10-29 2014-05-12 Sony Corp 記憶制御装置、記憶装置、情報処理システム、および、記憶制御方法
JP2014092832A (ja) * 2012-11-01 2014-05-19 Toshiba Information Systems (Japan) Corp フラッシュメモリの劣化検査装置、劣化検査方法及劣化検査用プログラム
JP2014154186A (ja) * 2013-02-08 2014-08-25 Mega Chips Corp 記憶装置検査システム、記憶装置検査方法および不揮発性半導体記憶装置
JP2014170600A (ja) * 2013-03-01 2014-09-18 Nec Access Technica Ltd メモリ検査装置、メモリ検査方法、およびメモリ検査プログラム
JP2014229216A (ja) * 2013-05-24 2014-12-08 富士通株式会社 情報処理装置、制御回路、制御プログラム、および制御方法
US9911499B2 (en) 2013-09-13 2018-03-06 Toshiba Memory Corporation Semiconductor memory device and memory system
US9704570B2 (en) 2013-09-13 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
JP2016045523A (ja) * 2014-08-19 2016-04-04 ラピスセミコンダクタ株式会社 メモリ制御装置及びメモリ制御方法
JP2016071893A (ja) * 2014-09-30 2016-05-09 イーエムシー コーポレイションＥｍｃ Ｃｏｒｐｏｒａｔｉｏｎ 持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能媒体
JP2018085122A (ja) * 2014-09-30 2018-05-31 イーエムシー コーポレイションＥｍｃ Ｃｏｒｐｏｒａｔｉｏｎ 持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能媒体
US10339001B2 (en) 2014-09-30 2019-07-02 EMC IP Holding Company LLC Method and system for improving flash storage utilization by predicting bad M-pages
US9690655B2 (en) 2014-09-30 2017-06-27 EMC IP Holding Company LLC Method and system for improving flash storage utilization by predicting bad m-pages
JPWO2016063592A1 (ja) * 2014-10-24 2017-08-03 ソニー株式会社 メモリコントローラ、メモリシステム、および、メモリコントローラの制御方法
JP2016118815A (ja) * 2014-12-18 2016-06-30 パナソニックＩｐマネジメント株式会社 不揮発性メモリ装置
US9804921B2 (en) 2014-12-18 2017-10-31 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory apparatus and control method of nonvolatile memory apparatus
JP2015111453A (ja) * 2015-02-10 2015-06-18 株式会社日立製作所 フラッシュメモリモジュール
JP2017045420A (ja) * 2015-08-28 2017-03-02 株式会社東芝 メモリシステム
JP2018190404A (ja) * 2017-05-10 2018-11-29 慧榮科技股▲分▼有限公司 記憶装置およびリフレッシュ方法
US10635601B2 (en) 2017-05-10 2020-04-28 Silicon Motion, Inc. Flash memory devices and prefetch methods thereof
JP2019164859A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 メモリシステム、および、メモリ制御方法
US11189353B2 (en) 2018-03-19 2021-11-30 Toshiba Memory Corporation Memory system and memory control method
US11727998B2 (en) 2018-03-19 2023-08-15 Kioxia Corporation Memory system and memory control method
JP7291640B2 (ja) 2020-01-24 2023-06-15 ラピスセミコンダクタ株式会社 半導体記憶装置及び半導体記憶装置のリフレッシュ方法
JP2021118011A (ja) * 2020-01-24 2021-08-10 ラピスセミコンダクタ株式会社 半導体記憶装置及び半導体記憶装置のリフレッシュ方法

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