JP7291640B2

JP7291640B2 - 半導体記憶装置及び半導体記憶装置のリフレッシュ方法

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Publication number: JP7291640B2
Application number: JP2020009681A
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Inventors: 元輝上田
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Description

本発明は、半導体記憶装置及び半導体記憶装置のリフレッシュ方法に関する。

近年、ＳＳＤ（Solid State Drive）、ＳＤ（Secure Digital）カード等のストレージデバイスやモバイル機器等において、ＮＡＮＤフラッシュメモリの需要が高まっている。それに伴って、ＮＡＮＤフラッシュメモリの大容量化も進んでいる。

ＮＡＮＤフラッシュメモリでは、ゲート絶縁膜の物理的な劣化によるデータ保持の不良やリードディスターブ等による電荷の移動等により、正しいデータ値が読み取れなくなる現象（以下、データの劣化と称する）が生じる。このようなデータの劣化に対処するため、ＮＡＮＤフラッシュメモリでは、メモリ領域のリフレッシュ処理が行われている（例えば、特許文献１）。

リフレッシュ処理は、ＮＡＮＤフラッシュメモリのブロックに書き込まれているデータをブロック内の全てのページについて一旦読み出し、他のブロックに新たに書き直す処理である。リフレッシュ処理は、例えばデータの読み出し時にデータの劣化が発見された場合に行われる。通常、ＮＡＮＤフラッシュメモリのデータの読み出しはページ単位で行われ、データの消去はブロック毎に行われる。リフレッシュ処理はデータの消去を伴う処理であるため、ブロック単位で行われる。

特開２００９－８７５０９号公報

メモリセルへのデータ記録方式として、１つのメモリセルに１ビットのデータを記録するＳＬＣ（Single Level Cell）方式、２ビットのデータを記録するＭＬＣ（Multiple Level Cell）方式、３ビットのデータを記録するＴＬＣ（Triple Level Cell）方式がある。近年では、１つのメモリセルに複数ビットのデータを記録できるＭＬＣ方式やＴＬＣ方式の採用が増加している傾向にある。しかし、これらのデータ記録方式には、１つのメモリセルに記録するデータのビット数が大きくなればなるほど、データの書き換え可能回数が少なくなるというデメリットが存在する。従って、ＭＬＣ方式やＴＬＣ方式では、ＮＡＮＤフラッシュメモリを長寿命化するため、消去回数を抑える制御が特に必要となる。

上記の通り、ＮＡＮＤフラッシュメモリの特性上、データの読み出しはページ単位で行われる。このため、例えばブロック内の１ページのみが劣化していた場合でも、そのブロックはリフレッシュ対象となってしまう。従って、データが劣化していない正常なページについてまでデータのコピーを行うことになり、無駄な処理が発生してしまう。そして、リフレッシュ処理はデータの消去を伴うため、少数のエラーページのためにＮＡＮＤフラッシュメモリの寿命を縮めてしまうという問題があった。

本発明は、上記問題点に鑑みてなされたものであり、データ消去の回数を抑えてメモリを長寿命化することが可能な半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、各々が複数のセルからなるｍ個のページを夫々含むｎ個のブロック（ｍ，ｎは２以上の整数）を有する第１の記憶部と、複数のセルを有する第２の記憶部と、前記第１の記憶部及び前記第２の記憶部に対するデータの書き込み、読み出し及び消去を制御する制御部と、を有し、前記制御部は、前記第１の記憶部からページ毎にデータを読み出して誤り検出を行い、当該誤り検出において、前記第１の記憶部内でデータの誤りを含むページが検出された場合には、当該誤りを含むページのデータに誤り訂正を施したデータを前記第２の記憶部に書き込み、前記第１の記憶部の１のブロック内の所定数のページに記憶されていたデータが前記第２の記憶部に書き込まれた場合に、前記１のブロックのリフレッシュ処理を実行することを特徴とする。

また、本発明に係るリフレッシュ方法は、各々が複数のセルからなるｍ個のページを夫々含むｎ個のブロック（ｍ，ｎは２以上の整数）を有する第１の記憶部と、複数のセルを有する第２の記憶部と、データの書き込み、読み出し、消去及び誤り検出訂正処理を制御する制御部と、を有する半導体記憶装置が実行するブロックのリフレッシュ方法であって、前記第１の記憶部からページ毎にデータを読み出して誤り検出を行うステップと、前記誤り検出において前記第１の記憶部にデータの誤りを含むページが検出された場合に、当該誤りを含むページのデータに誤り訂正を施したデータを前記第２の記憶部に書き込むステップと、前記第１の記憶部の１のブロックの所定数のページに記憶されていたデータが前記第２の記憶部に書き込まれた場合に、前記１のブロックのリフレッシュ処理を実行するステップと、を含むことを特徴とする。

本発明の半導体記憶装置によれば、データ消去の回数を抑えてメモリの長寿命化を図ることが可能となる。

実施例１のＮＡＮＤフラッシュ制御システムの構成を示すブロック図である。データ検査処理の処理ルーチンを示すフローチャートである。冗長メモリへのデータの書き込みを模式的に示す図である。リフレッシュ処理の処理ルーチンを示すフローチャートである。リフレッシュ処理におけるデータの読み出し及び書き込みを模式的に示す図である。実施例２のＮＡＮＤフラッシュ制御システムの構成を示すブロック図である。実施例２のＮＡＮＤフラッシュメモリの第２の領域へのデータの書き込みを模式的に示す図である。実施例２の変形例によるＮＡＮＤフラッシュメモリの第２の領域へのデータの書き込みを模式的に示す図である。

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

図１は、本発明に係るＮＡＮＤフラッシュ制御システム１００の概略構成を示すブロック図である。ＮＡＮＤフラッシュ制御システム１００は、ホストコンピュータ１０及び半導体記憶装置１１から構成されている。

ホストコンピュータ１０及び半導体記憶装置１１は互いに通信接続されている。ホストコンピュータ１０は、データの読み出しや書き込みを指示するコマンドを半導体記憶装置１１に送信する。半導体記憶装置１１は、ホストコンピュータ１０からのコマンドを受信し、これに応じてデータの書き込み動作や読み出し動作を実行する。

半導体記憶装置１１は、コントローラ１２、ＮＡＮＤフラッシュメモリ１３、ＲＡＭ（Random Access Memory）１４及び冗長メモリ１５を有する。

コントローラ１２は、半導体記憶装置１１の動作を制御する制御部であり、例えばＣＰＵ（Central Processing Unit）から構成されている。コントローラ１２は、ＮＡＮＤフラッシュメモリ１３、ＲＡＭ１４及び冗長メモリ１５にアクセスし、データの書き込み、読み出し及び消去等の各種のデータ処理を実行する。

また、コントローラ１２は、ＥＣＣ（Error Check and Correct）回路を含み、ＮＡＮＤフラッシュメモリ１３から読み出したデータに対する誤り検出訂正処理を実行する。本実施例では、例えばＮＡＮＤフラッシュメモリ１３に設けられたゲート絶縁膜（図示せず）の物理的な劣化によるデータ保持の不良やリードディスターブによる電荷の移動等に起因する所謂データの劣化がエラーとして検出される。

また、コントローラ１２は、誤り検出訂正処理におけるエラー検出の結果に基づいて、冗長メモリ１５へのデータの書き込み及びＮＡＮＤフラッシュメモリ１３のリフレッシュ処理を実行する。

ＮＡＮＤフラッシュメモリ１３は、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等からなる不揮発性の半導体メモリである。ＮＡＮＤフラッシュメモリ１３は、記憶領域としてｎ個のブロック（ｎは２以上の整数）を有する。ｎ個のブロックの各々は、ｍ個のページ（ｍは２以上の整数）から構成されている。ｍ個のページの各々は、複数のセルから構成されている。本実施例では、各々のページへのデータの書き込みは、セル毎に２ビットのデータを記録するＭＬＣ（Multiple Level Cell）方式で行われる。

ＮＡＮＤフラッシュメモリ１３へのデータの書き込み及びＮＡＮＤフラッシュメモリ１３からのデータの読み出しは、ページ毎に行われる。一方、ＮＡＮＤフラッシュメモリ１３に記憶されているデータの消去は、ブロック単位で行われる。なお、ＮＡＮＤフラッシュメモリ１３には、誤り訂正符号ＥＣＣ（Error Correction Code）が付加されたデータが書き込まれる。

ＲＡＭ１４は、ＮＡＮＤフラッシュメモリ１３のリフレッシュ処理におけるキャッシュメモリとして機能する揮発性メモリである。例えば、リフレッシュ処理では、ＮＡＮＤフラッシュメモリ１３及び冗長メモリ１５から読み出されたデータがＲＡＭ１４にいったん格納される。そして、ＲＡＭ１４から当該データが読み出され、ＮＡＮＤフラッシュメモリ１３に書き込まれる。

冗長メモリ１５は、半導体記憶装置１１にＮＡＮＤフラッシュメモリ１３とは別に設けられた不揮発性の半導体メモリである。冗長メモリ１５は、各々が複数のセルからなる複数のページを有する。冗長メモリ１５へのデータの書き込みは、セル毎に１ビットのデータを記録するＳＬＣ（Single Level Cell）方式によって行われる。

本実施例では、誤り検出によりデータの劣化が進んだページが検出された場合に、当該ページのデータが誤り訂正を経て冗長メモリ１５に記録される。以後、ブロックのリフレッシュ処理が行われるまでの間、当該ページのデータを読み出す際には、冗長メモリ１５からデータの読み出しが行われる。なお、ブロックのリフレッシュ処理が行われると、当該ブロックに対応するデータは冗長メモリ１５から消去される。

次に、本実施例に係る半導体記憶装置１１のエラー検出処理及びリフレッシュ処理の処理動作について、図２及び図４のフローチャートを参照して説明する。

コントローラ１２は、例えば半導体記憶装置１１の電源が投入された直後のタイミングで、ＮＡＮＤフラッシュメモリ１３のエラー検出処理を実行する。本実施例のエラー検出処理は、誤り訂正符号ＥＣＣを用いた誤り検出訂正処理であり、ｎ個のブロックの各々についてページ毎に行われる。以下の説明では、ＮＡＮＤフラッシュメモリ１３のｎ個のブロックを第１ブロック～第ｎブロック、ｍ個のページを第１ページ～第ｍページとする。

コントローラ１２は、ＮＡＮＤフラッシュメモリ１３のｎ個のブロックのうち、エラー検出の対象となるブロックを示す“ｋ”の値をｋ＝１にセットする（ＳＴＥＰ１０１）。

コントローラ１２は、ＮＡＮＤフラッシュメモリ１３の第ｋブロックを対象としてデータ検査を実行する（ＳＴＥＰ１０２）。具体的には、第１～第ｍページの各々から順次データを読み出し、読み出したデータに対して誤り検出訂正を行うことにより、各ページのデータの劣化の有無を検出する。

コントローラ１２は、データ検査（誤り検出訂正処理）の結果、データの劣化したページが発見されたか否かを判定する（ＳＴＥＰ１０３）。

データの劣化したページが発見されたと判定すると（ＳＴＥＰ１０３：Ｙｅｓ）、コントローラ１２は、誤り訂正を経たＮＡＮＤフラッシュメモリ１３の当該ページのデータを、冗長メモリ１５に書き込む（ＳＴＥＰ１０４）。一方、データの劣化したページが発見されたと判定されなかった場合（ＳＴＥＰ１０３：Ｎｏ）、ＳＴＥＰ１０７に進む。

図３は、ＳＴＥＰ１０４で行われる冗長メモリへのデータの書き込みを模式的に示す図である。例えば、ＮＡＮＤフラッシュメモリ１３の「ブロック２」の「ページ１」でデータの劣化が検出された場合、ブロック２のページ１（図４に斜線で示す）に記録されていたデータである「データ２，１」が誤り訂正を経て冗長メモリ１５に書き込まれる。

再び図２を参照すると、コントローラ１２は、第ｋブロックの閾値以上のページ数のデータが冗長メモリ１５に格納されたか否か（すなわち、第ｋブロックの所定以上のデータ量のデータが冗長メモリ１５に書き込まれたか否か）を判定する（ＳＴＥＰ１０５）。

第ｋブロックの閾値以上のページ数のデータが冗長メモリ１５に格納されたと判定すると（ＳＴＥＰ１０５：Ｙｅｓ）、コントローラ１２は、ＮＡＮＤフラッシュメモリ１３のリフレッシュ処理を実行する（ＳＴＥＰ１０６）。

図４は、リフレッシュ処理の処理ルーチンを示すフローチャートである。まず、コントローラ１２は、リフレッシュ処理におけるデータの書き込み先として用いるブロック（以下、リフレッシュ先ブロックと称する）を空きブロックとするため、当該ブロックに書き込まれているデータを消去する（ＳＴＥＰ２０１）。

コントローラ１２は、ＮＡＮＤフラッシュメモリ１３の第ｋブロックのｍ個のページのうち、リフレッシュ処理におけるデータ移動の対象となるページを示す“ｊ”の値をｊ＝１にセットする（ＳＴＥＰ２０２）。

コントローラ１２は、ｊページ目のデータが冗長メモリ１５に格納されているか否か、すなわち図２のフローチャートのＳＴＥＰ１０４で冗長メモリ１５に書き込まれたデータであるか否かを判定する（ＳＴＥＰ２０３）。

ｊページ目のデータが冗長メモリ１５に格納されていると判定すると（ＳＴＥＰ２０３：Ｙｅｓ）、コントローラ１２は、ｊページ目のデータを冗長メモリ１５から読み出す（ＳＴＥＰ２０４）。

一方、ｊページ目のデータが冗長メモリ１５に格納されていないと判定すると（ＳＴＥＰ２０３：Ｎｏ）、コントローラ１２は、ｊページ目のデータをＮＡＮＤフラッシュメモリ１３の第ｋブロックの第ｊページから読み出す（ＳＴＥＰ２０５）。

コントローラ１２は、ＳＴＥＰ２０４又はＳＴＥＰ２０５で読み出されたｊページ目のデータを、ＮＡＮＤフラッシュメモリ１３のリフレッシュ先ブロックのメモリ領域に書き込む（ＳＴＥＰ２０６）。

図５は、ＳＴＥＰ２０４～２０６で行われるデータの読み出し及び書き込みを模式的に示す図である。ここでは、ＮＡＮＤフラッシュメモリ１３の「ブロック２」を対象とするエラー検出処理（図２のＳＴＥＰ１０２～１０４を参照）において、「ページ１、３、４、５及びｍ」でデータのエラーが検出された場合を例として示している。

ページ１、３、４、５及びｍでデータのエラーが検出された場合、当該ページに記憶されていたデータが誤り訂正を経て冗長メモリ１５にコピーされる。このため、図５に示すように、冗長メモリ１５には、ＮＡＮＤフラッシュメモリ１３のブロック２のページ１、３、４、５及びｍの各々に対応するデータである「データ２，１」、「データ２，３」、「データ２，４」、「データ２，５」及び「データ２，ｍ」が格納されている。従って、コントローラ１２は、これらのデータを読み出し、リフレッシュ先のブロックである「ブロックＸ」に書き込む。

一方、ブロック２のページ１、３、４、５及びｍ以外のページに書き込まれているデータについては、データエラーが検出されていないため、対応するデータが冗長メモリ１５に格納されていない。このため、コントローラ１２は、これらのデータをＮＡＮＤフラッシュメモリ１３のブロック２から読み出し、リフレッシュ先のブロックであるブロックＸに書き込む。

これにより、ブロックＸには、ページ１～ｍに対応するデータ２，１、データ２，２データ２，３、・・・データ２，ｍが書き込まれ、ブロック２についてのリフレッシュ処理が完了する。

再び図４を参照すると、コントローラ１２は、ＳＴＥＰ２０３～２０６の一連の処理が第ｋブロックのｍページ目まで行われたか否かを判定する（ＳＴＥＰ２０７）。

一連の処理がｍページ目まで行われていないと判定すると（ＳＴＥＰ２０７：Ｎｏ）、ｊの値を“＋１”だけインクリメントし（ＳＴＥＰ２０８）、ＳＴＥＰ２０３に戻る。

一方、一連の処理がｍページ目まで行われたと判定すると（ＳＴＥＰ２０７：Ｙｅｓ）、冗長メモリ１５に記録されている第ｋブロックのデータを消去し（ＳＴＥＰ２０９）、リフレッシュ処理を終了する。

再び図２を参照すると、ＳＴＥＰ１０３においてデータの劣化したページが発見されたと判定されなかった場合（ＳＴＥＰ１０３：Ｎｏ）、ＳＴＥＰ１０５において第ｋブロックの閾値以上のページ数のデータが冗長メモリ１５に格納されていないと判定された場合（ＳＴＥＰ１０５：Ｎｏ）、及びＳＴＥＰ１０６の第ｋブロックのリフレッシュ処理が終了した場合、コントローラ１２は、ＳＴＥＰ１０２～１０６の一連の処理が第ｎブロックまで行われたか否かを判定する（ＳＴＥＰ１０７）。

一連の処理が第ｎブロックまで行われていないと判定すると（ＳＴＥＰ１０７：Ｎｏ）、ｋの値を“＋１”だけインクリメントし（ＳＴＥＰ１０８）、ＳＴＥＰ１０２に戻る。

一方、一連の処理が第ｎブロックまで行われたと判定すると（ＳＴＥＰ１０７：Ｙｅｓ）、ＮＡＮＤフラッシュメモリ１３についてのエラー検出処理を終了する。

以上のように、本実施例の半導体記憶装置１１では、ＮＡＮＤフラッシュメモリ１３からデータを読み出して誤り検出訂正を行い、エラーが検出されたページのデータを冗長メモリ１５に書き込む。そして、特定のブロック内の一定以上のページ数のデータが冗長メモリ１５に記録された場合に、当該ブロックのリフレッシュ処理を実行する。

本実施例の半導体記憶装置１１によれば、データの劣化が発見されたページの数が１つのブロックにつき所定数以上に達した場合に当該ブロックのリフレッシュ処理を行うため、データが劣化したページが発見される度にリフレッシュ処理を行う場合と比べて、データの消去回数を抑えることができる。従って、ＮＡＮＤフラッシュメモリ１３を長寿命化することが可能となる。

次に、本発明の実施例２について説明する。図６は、本実施例のＮＡＮＤフラッシュ制御システム２００の概略構成を示すブロック図である。ＮＡＮＤフラッシュ制御システム２００は、ホストコンピュータ２０及び半導体記憶装置２１から構成されている。

半導体記憶装置２１は、コントローラ１２、ＲＡＭ１４及びＮＡＮＤフラッシュメモリ２３を有する。

本実施例のＮＡＮＤフラッシュメモリ２３は、複数のブロックからなる第１の領域と、これとは異なるブロックからなる第２の領域と、から構成されている。

第１の領域は、ＮＡＮＤフラッシュメモリ２３に対する通常のデータの書き込みに用いられるメモリ領域である。第１の領域は、各々がｍ個のページからなるｐ個のブロック（ｐはｐ＜ｎを満たす自然数）から構成されている。本実施例では、第１の領域へのデータの書き込みはＭＬＣ方式によって行われる。

第２の領域は、第１の領域においてデータが劣化したページが検出された場合に、当該ページのデータを書き込むためのメモリ領域である。すなわち、本実施例では、実施例１の冗長メモリ１５（図１を参照）の代わりに、通常のメモリ領域として用いる第１の領域と同一のチップ内に、冗長領域として用いる第２の領域が設けられている。第２の領域は、各々がｒ個のページ（ｒはｒ＜ｍを満たす自然数）からなるｑ個のブロック（ｑはｑ＝ｎ－ｐを満たす自然数）から構成されている。本実施例では、第２の領域へのデータの書き込みはＳＬＣ方式によって行われる。

コントローラ１２は、ＮＡＮＤフラッシュメモリ１３の第１の領域のｐ個のブロックに対してページ毎に誤り検出訂正処理を行い、各ページにおけるデータの劣化の有無を検出する。データの劣化したページを発見すると、コントローラ１２は、誤り訂正を経た当該ページのデータをＮＡＮＤフラッシュメモリ１３の第２の領域に書き込む。

図７は、第２の領域へのデータの書き込みを模式的に示す図である。例えば、ＮＡＮＤフラッシュメモリ１３の第１の領域のブロック２において、ページ１、３及び４でデータの劣化が検出された場合、これらのページに記録されていたデータである「データ２，１」、「データ２，３」及び「データ２，４」が誤り訂正を経てＮＡＮＤフラッシュメモリ１３の第２の領域に書き込まれる。以後、ブロックのリフレッシュ処理が行われるまでの間、当該ページのデータを読み出す際には、第２の領域からデータの読み出しが行われる。そして、第１の領域のブロックのリフレッシュ処理が行われると、当該ブロックに対応するデータは第２の領域から消去される。

なお、第２の領域の１つのブロックには第１の領域の１つのブロックのページのデータが書き込まれるように、管理及び制御がなされる。すなわち、第１の領域の同一のブロックに記録されていたデータは、第２の領域の同一のブロックに書き込まれる。そして、第１の領域の互いに異なるブロックに記録されていたデータは、第２の領域の互いに異なるブロックにそれぞれ書き込まれる。

コントローラ１２は、第２の領域の１つのブロックの全ページ（すなわち、ｒ個のページ）にデータが書き込まれた場合に、そのデータの元の記録場所であるページを含む第１の領域のブロックについて、リフレッシュ処理を実行する。

リフレッシュ処理では、コントローラ１２は、第２の領域に記録されているデータ（すなわち、データの劣化が発見されたページのデータ）については、第２の領域から読み出したデータをリフレッシュ先のブロックに書き込む。一方、第２の領域に記録されていないデータ（すなわち、データの劣化が発見されなかったページのデータ）については、コントローラ１２は、第１の領域から読み出したデータをリフレッシュ先のブロックに書き込む。

このように、本実施例の半導体記憶装置２１では、ＮＡＮＤフラッシュメモリ１３にＳＬＣ方式でデータを書き込む第２の領域を設け、データエラーが検出されたページのデータの移動先となる退避用のメモリとして使用する。ＳＬＣ方式は、ＭＬＣ方式やＴＬＣ方式と比べてデータの消去可能回数が多いため、データが繰り返し消去されることを前提とする退避用のメモリとして使用しても、ＮＡＮＤフラッシュメモリ１３の寿命の低下を抑えることができる。従って、本実施例の半導体記憶装置２１によれば、実施例１のような冗長メモリを別途設けることなく、ＮＡＮＤフラッシュメモリ１３を長寿命化することが可能となる。

なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、半導体記憶装置１１の電源投入の直後にＮＡＮＤフラッシュメモリ１３の第１～第ｎのブロックの各々のページについて順次エラー検出処理を行う例について説明した。しかし、エラー検出処理を行うタイミングはこれに限られない。例えば、あるブロックに対してアクセスがあった場合に、そのブロックについてのみエラー検出処理を行ってもよい。この場合、当該ブロックのみを対象として、図２のフローチャートのＳＴＥＰ１０３～１０６の処理（すなわち、冗長メモリ１５へのデータの書き込み及びリフレッシュ処理）が実行される。

また、電源投入直後にエラー検出処理を行う場合であっても、必ずしも１回のエラー検出処理で全てのブロックに対して処理を行わなくてもよい。例えば、１回の電源投入につきｋ個（ｋはｎ未満の自然数）のブロックを対象としてエラー検出処理を行い、対象となるブロックを電源投入毎に順次遷移させるようにしてもよい。

また、上記実施例２では、ＮＡＮＤフラッシュメモリ２３が、通常のデータの書き込みを行う第１の領域と、エラーを含むページが検出された際に当該ページのデータの書き込みを行う第２の領域と、から構成されている場合について説明した。しかし、第１の領域及び第２の領域の区分は、予めなされていなくてもよい。すなわち、通常の状態ではＮＡＮＤフラッシュメモリ２３の全てのメモリ領域を第１の領域として使用し、データの劣化が検出された場合に、その時点で空いているブロックを第２の領域として使用するように構成されていてもよい。

また、上記実施例２では、ＭＬＣ方式で第１の領域へのデータの書き込みを行い、ＳＬＣ方式で第２の領域へのデータの書き込みを行う場合を例として説明した。しかし、データ記録方式はこれに限られない。例えば、第１の領域にはＴＬＣ（Triple Level Cell）方式でデータを記録し、第２の領域にはＭＬＣ方式でデータを記録するようにしてもよい。ただし、第２の領域は、データエラーが検出された第１の領域のページのデータを一時的に移す退避用のメモリとして用いる領域であり、繰り返し消去が行われることを前提とする記憶領域であるため、第１の領域よりも消去可能回数の多いデータ記録方式を採用することが望ましい。

また、上記実施例では、リフレッシュ処理の最初の段階（図４のＳＴＥＰ２０１）でリフレッシュ先ブロックに書き込まれているデータを消去する場合を例として説明した。しかし、リフレッシュ先ブロックのデータの消去のタイミングはこれに限られず、リフレッシュ処理を行う段階でリフレッシュ先ブロックにデータが記録されていない状態が実現されていればよい。例えば、予め空きブロックとなっているブロックをリフレッシュ先ブロックとして用いてもよい。また、リフレッシュ処理を行った後に元のデータが記録されていたブロックの消去を行うことにより、一定の空きブロックが常に確保されるようにしてもよい。

また、上記実施例２では、第２の領域の１つのブロックの全ページにデータが格納された場合にリフレッシュ処理を行う場合を例として説明した。しかし、リフレッシュ処理を行わず、エラー検出時のデータの移動先（退避先）である第２領域のブロックを、そのままデータのコピー先のブロックとして用いてもよい。例えば、図８に示すように、劣化したデータを含むページを発見した際に当該ページのデータを第２の領域のブロックに順次書き込み、第２の領域の１のブロックの全てのページにデータが格納された場合には、当該１のブロックに隣接するブロックにデータを順次書き込む。第２の領域の複数のブロックに亘ってデータを記録することにより、最終的には第１の領域の１のブロックの全てのページのデータを第２領域に移すことができる。そして、第１の領域の１のブロックに対応するデータを第２の領域の複数のブロックで管理することにより、リフレッシュ処理を行うことなくデータの書き直しを完了することができる。従って、リフレッシュ処理に付随するデータの消去を行う必要がないため、ＮＡＮＤフラッシュメモリを長寿命化することが可能となる。

また、本発明の半導体記憶装置は、ＮＡＮＤフラッシュメモリ以外の他の種類の不揮発性メモリにも適用することが可能である。例えば、ＮＡＮＤフラッシュメモリはページ毎にデータの書き込み及び読み出しを行い、ブロック毎にデータの消去を行うことを前提としているが、これとは異なり、ページ毎にデータの消去を行うことが可能な不揮発性メモリに本発明を適用することも可能である。このような不揮発性メモリにおいても、誤りを含むページの数が一定以上に達した場合にリフレッシュ処理を実行することにより、その都度リフレッシュ処理を実行する場合と比べて、少ない機会に集中してリフレッシュ処理を行うことが可能となる。

１００、２００ＮＡＮＤフラッシュ制御システム
１０ホストコンピュータ
１１、２１半導体記憶装置
１２コントローラ
１３ＮＡＮＤフラッシュメモリ
１４ＲＡＭ
１５冗長メモリ

Claims

各々が複数のセルからなるｍ個のページを夫々含むｎ個のブロック（ｍ，ｎは２以上の整数）を有する第１の記憶部と、
複数のセルを有する第２の記憶部と、
前記第１の記憶部及び前記第２の記憶部に対するデータの書き込み、読み出し及び消去を制御する制御部と、
を有し、
前記制御部は、前記第１の記憶部からページ毎にデータを読み出して誤り検出を行い、
当該誤り検出において、前記第１の記憶部内でデータの誤りを含むページが検出された場合には、当該誤りを含むページのデータに誤り訂正を施したデータを前記第２の記憶部に書き込み、
前記第１の記憶部の１のブロック内の所定数のページに記憶されていたデータが前記第２の記憶部に書き込まれた場合に、前記１のブロックのリフレッシュ処理を実行することを特徴とする半導体記憶装置。
前記制御部は、前記リフレッシュ処理において、前記１のブロックのｍ個のページに記憶されているデータのうち、前記第２の記憶部に書き込まれた前記データを前記第１の記憶部の１の空きブロックに書き込み、前記第２の記憶部に書き込まれた前記データ以外のデータを前記第１の記憶部の前記１のブロックから読み出して前記１の空きブロックに書き込むことを特徴とする請求項１に記載の半導体記憶装置。
前記制御部は、前記第１の記憶部の前記１のブロック以外のブロックのうちの１つのブロックに記録されているデータを消去することにより、前記１の空きブロックを生成することを特徴とする請求項２に記載の半導体記憶装置。
前記制御部は、セル毎に複数ビットのデータを記録する方式である第１のデータ記録方式で前記第１の記憶部にデータを書き込み、
セル毎に記録されるデータのビット数が前記第１のデータ記録方式よりも少ない第２のデータ記録方式で前記第２の記憶部にデータを書き込むことを特徴とする請求項１乃至３のいずれか１に記載の半導体記憶装置。
前記第１のデータ記録方式は、ＭＬＣ（Multiple Level Cell）方式又はＴＬＣ（Triple Level Cell）方式であり、
前記第２のデータ記録方式は、ＳＬＣ（Single Level Cell）方式であることを特徴とする請求項４に記載の半導体記憶装置。
前記第１の記憶部は、前記第１のデータ記録方式でデータが記録される第１の不揮発性メモリから構成され、
前記第２の記憶部は、前記第２のデータ記録方式でデータが記録される第２の不揮発性メモリから構成されていることを特徴とする請求項４又は５に記載の半導体記憶装置。
前記第１の記憶部は、１の不揮発性メモリ内のｎ個のブロックからなるブロック群として構成され、
前記第２の記憶部は、前記１の不揮発性メモリ内の前記ｎ個のブロックとは異なるブロックから構成されていることを特徴とする請求項１乃至５のいずれか１に記載の半導体記憶装置。
各々が複数のセルからなるｍ個のページを夫々含むｎ個のブロック（ｍ，ｎは２以上の整数）を有する第１の記憶部と、複数のセルを有する第２の記憶部と、データの書き込み、読み出し、消去及び誤り検出訂正処理を制御する制御部と、を有する半導体記憶装置が実行するブロックのリフレッシュ方法であって、
前記第１の記憶部からページ毎にデータを読み出して誤り検出を行うステップと、
前記誤り検出において前記第１の記憶部にデータの誤りを含むページが検出された場合に、当該誤りを含むページのデータに誤り訂正を施したデータを前記第２の記憶部に書き込むステップと、
前記第１の記憶部の１のブロックの所定数のページに記憶されていたデータが前記第２の記憶部に書き込まれた場合に、前記１のブロックのリフレッシュ処理を実行するステップと、
を含むことを特徴とするリフレッシュ方法。
前記リフレッシュ処理を実行するステップは、
前記１のブロックのｍ個のページに記憶されているデータのうち、前記第２の記憶部に書き込まれた前記データを前記第１の記憶部の１の空きブロックに書き込むステップと、
前記１のブロックのｍ個のページに記憶されているデータのうち、前記第２の記憶部に書き込まれた前記データ以外のデータを前記第１の記憶部の前記１のブロックから読み出して前記１の空きブロックに書き込むステップと、
を含むことを特徴とする請求項８に記載のリフレッシュ方法。
前記第１の記憶部の前記１のブロック以外のブロックのうちの１つのブロックに記録されているデータを消去することにより、前記１の空きブロックを生成するステップを含むことを特徴とする請求項９に記載のリフレッシュ方法。