JP5526634B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関する。

システム動作において通常使用されるメモリセルに加え、行方向に沿って設けられた代替用の冗長メモリセルを有する半導体記憶装置が知られている。当該半導体記憶装置では冗長メモリセルの面積が通常のメモリセルの面積より大きく、代替用の冗長メモリセルと不良である通常のメモリセルとが２重に選択される。当該構成によれば、冗長メモリセルの面積が通常のメモリセルの面積より大きいため、２重に選択された状態でも冗長メモリセルの正しいデータが出力される。

又、通常のメモリセルアレイに使用するセンス増幅器より駆動力の大きいトランジスタを用いた高感度センス増幅器を予備行の予備セルに接続する冗長回路付半導体記憶装置が知られている。

特開平６−３６５９２号公報 特開平１−２１３９００号公報

上記の如く行方向に冗長メモリセルを設けた場合であって、当該冗長メモリセルの面積を大きくすることに伴ってセンス増幅器の面積も大きくしようとすると、全ての列につきセンス増幅器の面積を大きくすることになる。したがって半導体記憶装置全体の面積に与える影響が大きいと考えられる。

上記冗長回路付半導体記憶装置において、高感度センス増幅器を予備行の予備セル全てについて設けた場合には、半導体記憶装置の面積に与える影響が大きくなる。

高感度冗長センス増幅器を有する面積の大きな冗長メモリセルを設ける場合であっても、半導体記憶装置の面積に与える影響を比較的小さくすることが本発明の課題である。

半導体記憶装置はメモリセルアレイを有し、メモリセルアレイは行方向および列方向に沿って２次元的に配置された複数のメモリセルを有する。複数のメモリセルの内の少なくとも一列の複数のメモリセルが面積の大きな冗長メモリセルとして割り当てられる。半導体記憶装置は更に、行方向に沿って配置され、各々が前記メモリセルアレイの各列の列方向上に設けられる複数のセンス増幅器を有する。複数のセンス増幅器中、上記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセルの列方向上に設けられる少なくとも１個のセンス増幅器が高感度冗長センス増幅器として割り当てられる。

本発明では上記の如く、複数のセンス増幅器中、冗長メモリセルとして割り当てられる少なくとも一列のメモリセルの列方向上に設けられるセンス増幅器のうち、少なくとも１個が面積の大きな高感度冗長センス増幅器として割り当てられる。そうすると、必要な高感度冗長センス増幅器は、冗長メモリセルの列数分だけ設ければ良く、全てのセンス増幅器について高感度冗長センス増幅器を用いる必要がない。従って、半導体記憶装置に面積の大きな冗長メモリセルを設けることに伴って設けられる高感度冗長センス増幅器が半導体記憶装置全体に占める面積を小さくできる。結果として、面積の大きな冗長メモリセルを設けることによる、半導体記憶装置の面積に与える影響を比較的小さくすることができる。

半導体記憶装置の概略レイアウト図である。 実施例による半導体記憶装置の概略レイアウト図である。 他の実施例による半導体記憶装置の概略レイアウト図である。 実施例による半導体記憶装置中、メモリセルおよびセンス増幅器に係る部分の回路図である。 実施例による半導体記憶装置中、メモリセルアレイおよびセンス増幅器の概略レイアウト図である。 実施例による半導体記憶装置中、メモリセルの概略レイアウト図である。 実施例による半導体記憶装置中、メモリセルの回路図である。 実施例による半導体記憶装置中、冗長センス増幅器の概略レイアウト図である。 実施例による半導体記憶装置中、センス増幅器の回路図である。 実施例による半導体記憶装置中、メモリセルに含まれるトランジスタの斜視図である。 実施例による半導体記憶装置中、センス増幅器に含まれるトランジスタの斜視図である。 トランジスタ面積とトランジスタ性能のバラツキとの関係を示す図である。 実施例による半導体記憶装置中、メモリセルおよびセンス増幅器のそれぞれの機能に着目した回路図である。 実施例による半導体記憶装置のブロック図（その１）である。 実施例による半導体記憶装置のブロック図（その２）である。 実施例による半導体記憶装置におけるデータ読出時のタイミングチャートである。 実施例による半導体記憶装置におけるデータ書込時のタイミングチャートである。 実施例による半導体記憶装置における冗長データを入力する回路のブロック図である。 実施例による半導体記憶装置における冗長選択回路（書込用）周辺の回路図である。 実施例による半導体記憶装置における冗長選択回路（書込用）の回路図である。 実施例による半導体記憶装置における冗長選択回路（読出用）周辺の回路図である。 実施例による半導体記憶装置における冗長選択回路（読出用）の回路図である。 更に他の実施例による半導体記憶装置の概略レイアウト図である。

以下に図とともに実施例を詳細に説明する。

図１に半導体記憶装置としてのＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）マクロの概略図を示す。尚ＳＲＡＭマクロとは、ＳＲＡＭとしての機能を有する回路ブロックを意味する。

図１のＳＲＡＭマクロはメモリセルアレイ１１１，ローカルブロック部１１２，データパス部１１３、タイマ部１１４，デコーダ１１５部を有する。メモリセルアレイ１１１では、行方向および列方向に沿って二次元的にメモリセル１１（図１において図示を省略）が配置される。尚、図１に示す如く、メモリセルアレイ１１１の行方向は図１中、横方向であり、列方向は図１中、縦方向である。したがってメモリセルアレイ１１１中、横方向に配列された一連のメモリセル１１が各行のメモリセル１１であり、縦方向に配列された一連のメモリセル１１が各列のメモリセル１１である。又図１では説明の便宜上、メモリセルアレイ１１１に含まれる各メモリセル１１のうち、一部につき記載され、他のメモリセル１１の記載は省略されているが、各メモリセル１１の行方向に沿う長さは一律Ｌであり、列方向の長さも一定である。

タイマ部１１４はＳＲＡＭマクロ全体の動作制御を行う。タイマ部１１４には外部からの制御信号、アドレス信号が入力され、制御信号、アドレス信号に応じ、ＳＲＡＭマクロのオンオフの切り替え、動作タイミングの調整、データの読み出しあるいは書き込み対象メモリセル１１の指定等を行う。デコーダ部１１５はタイマ部１１４からの制御信号を受け、指定されたメモリセル１１からのデータの読み出し、指定されたメモリセル１１へのデータの書き込みを可能にするライトイネーブル信号をローカルブロック部１１２およびメモリセルアレイ１１１に送る。データパス部１１３はメモリセル１１から読み出されたデータおよびメモリセル１１に書き込むデータにつき、ＳＲＡＭマクロの外部との間の入出力の制御を行う。ローカルブロック部１１２は、メモリセル１１からのデータの読み出し時はメモリセルアレイ１１１から得られた信号をセンス増幅器（図示を省略）により確定し、データパス部１１３に渡す。又、メモリセル１１に対するデータの書き込み時、ローカルブロック部１１２はデータパス部１１３から得られたデータをメモリセルアレイ１１１へ渡し、当該データをメモリセル１１に書き込む制御を行う。メモリセルアレイ１１１では、デコーダ部１１５およびローカルブロック部１１２から与えられる信号に基づき、データの書き込み対象のメモリセル１１に対するデータの書き込み、あるいはデータの読み出し対象のメモリセル１１又は１２からのデータの読み出しがなされる。すなわちデータの読み出しあるいは書き込みの対象となるメモリセル１１を指定するアドレス信号がタイマ部１１４からデコーダ部１１５へ引き渡され、デコーダ部１１５によってアドレス信号がデコードされ、その結果該当するメモリセル１１へのアクセスがなされる。

図１のＳＲＡＭマクロには、メモリセルアレイ１１１に不良のメモリセル１１が存在する場合に対する代替用の冗長メモリセル（図示を省略）を設けることが可能である。冗長メモリセルはメモリセルアレイ１１１の中、例えば行方向に組み込まれ、専用のワード線によって接続される。又上記の如く、冗長メモリセルの面積を通常のメモリセルの面積より大きくし、冗長メモリセルと不良である通常のメモリセルとが２重に選択された場合でも冗長メモリセルの正しいデータが出力されるようにすることが可能である。このようにメモリセルアレイ１１の行方向に冗長メモリセルを設け、更に上記の如く冗長メモリセルの面積を大きくし、更に対応する全てのセンス増幅器の面積も大きくすると、半導体記憶装置の面積に与える影響が大きくなる。

以下に述べる実施例では、上記問題点に鑑み、半導体記憶装置の歩留まりの向上、動作速度の向上、これら半導体記憶装置の特性を半導体記憶装置全体で均一化し得る構成を設ける。

図２は実施例による半導体記憶装置としてのＳＲＡＭマクロの概略平面図を示す。

図２のＳＲＡＭマクロはメモリセルアレイ１１０，ローカルブロック部１２０，データパス部１３０、タイマ部１４０，デコーダ１５０部を有する。メモリセルアレイ１１０では、行方向および列方向に沿って二次元的にメモリセル１１が配置される。尚、図２に示す如く、メモリセルアレイ１１０の行方向は図２中、横方向であり、列方向は図２中、縦方向である。したがってメモリセルアレイ１１０中、横方向に配列された一連のメモリセル１１が各行のメモリセル１１であり、縦方向に配列された一連のメモリセル１１が各列のメモリセル１１である。又図２では説明の便宜上、メモリセルアレイ１１0に含まれるメモリセル１１、１２のうちの一部が記載され、他のメモリセル１１，１２の記載は省略されている。各メモリセル１１の行方向に沿う長さは一律Ｌ１であり、後述する冗長メモリセル１２の行方向に沿う長さは一律、Ｌ１より大きいＬ２である。又各メモリセル１１、１２の列方向に沿う長さは一定である。そして各メモリセル１１の面積は一律Ａ１であり、冗長メモリセル１２の面積は一律、Ａ１より大きいＡ２である。Ａ２＞Ａ１となるのはＬ２＞Ｌ１だからである。

タイマ部１４０はＳＲＡＭマクロ全体の動作制御を行う。タイマ部１４０には外部からの制御信号、アドレス信号が入力され、制御信号、アドレス信号に応じ、ＳＲＡＭマクロのオンオフの切り替え、動作タイミングの調整、データの読み出しあるいは書き込み対象メモリセル１１又は１２の指定等を行う。デコーダ部１５０はタイマ部１４０からの制御信号を受け、指定されたメモリセル１１又は１２からのデータの読み出し、指定されたメモリセル１１又は１２へのデータの書き込みを可能にする信号をローカルブロック部１２０およびメモリセルアレイ１１０に送る。データパス部１３０はメモリセル１１又は１２から読み出されたデータおよびメモリセル１１又は１２に書き込むデータにつき、ＳＲＡＭマクロの外部との間の入出力の制御を行う。ローカルブロック部１２０は、メモリセル１１又は１２からのデータの読み出し時はメモリセルアレイ１１０から得られた信号をセンス増幅器２１又は２２により確定し、データパス部１３０に渡す。又、メモリセル１１又は１２に対するデータの書き込み時、ローカルブロック部１２０はデータパス部１３０から得られたデータをメモリセルアレイ１１０へ渡し、当該データをメモリセル１１又は１２に書き込む制御を行う。メモリセルアレイ１１０では、デコーダ部１５０およびローカルブロック部１２０から与えられる信号に基づき、データの書き込み対象のメモリセル１１又は１２に対するデータの書き込み、あるいはデータの読み出し対象のメモリセル１１又は１２からのデータの読み出しがなされる。すなわちデータの読み出しあるいは書き込みの対象となるメモリセル１１あるいはメモリセル１２を指定するアドレス信号がタイマ部１４０からデコーダ部１５０へ引き渡されてデコーダ部１５０においてデコードされ、その結果該当するメモリセル１１あるいはメモリセル１２へのアクセスが可能になる。

図２の実施例によるＳＲＡＭマクロでは、冗長メモリセル１２は、各メモリセルアレイ１１０において、左右端の各列上で、列方向に沿って配置される。すなわち図２中、メモリセル１１０の行方向の長さが一律Ｌ２の計２列の各列上の各メモリセル１２が一律、各メモリセルアレイ１１０において冗長メモリセル１２として割り当てられる。又後述する図４に示されるように、各メモリセルアレイ１１０において、冗長センス増幅器２２は同列上の各冗長メモリセル１２とビット線ＢＬ，ＸＢＬを共有する。

又実際に不良のメモリセル１１に代えて冗長メモリセル１２を使用する場合のＳＲＡＭマクロの特性向上のため、後述するように、各冗長メモリセル１２に含まれるトランジスタのサイズを、各通常のメモリセル１１に含まれるトランジスタに比べ大きくする。同様に各冗長センス増幅器２２に含まれるトランジスタの個数を、各通常のセンス増幅器２１に含まれるトランジスタの個数に比べ多くする。具体的には図５とともに後述するように、冗長メモリセル１２では、トランジスタの列方向の長さは通常のメモリセル１１と同様とし、行方向の長さだけを大きくする。又冗長センス増幅器２２では、トランジスタの列方向の長さは通常のセンス増幅器２１と同様とし、行方向にトランジスタを多く並べて個数を増やす。したがって、冗長メモリセル１２，冗長センス増幅器２２とも、行方向のみ長さを増加すればよい。その結果、冗長メモリセル１２，冗長センス増幅器２２の各々の行方向および列方向の両方の長さを増加する場合に比し、ＳＲＡＭマクロ内のレイアウトに与える影響を小さくすることができる。

実施例では上記の如く冗長メモリセル１２をメモリセルアレイ１１０の列方向に沿って配置することで、冗長メモリセル１２用のワード線は必要なくなり、又ワード線の駆動能力を大きくする必要性もほとんど考えなくてよくなる。

又、冗長メモリセル１２および冗長センス増幅器２２のサイズの増加は該当する列方向に対して統一して行えるため、冗長メモリセル１２、冗長センス増幅器２２のトランジスタのサイズの増加を同時に行うことが容易となる。

又図１８乃至２２とともに後述するように、実際に不良のメモリセル１１に代えて冗長メモリセルが使用されるようにＳＲＡＭマクロ内に回路が組まれる。

さらに図３とともに後述する他の実施例のように、ＳＲＡＭマクロ内で動作特性に対する要求がずれている位置におけるメモリセル、センス増幅器についても、トランジスタのサイズの大きくすることが可能である。その結果、ＳＲＡＭマクロ全体の動作特性の均一化を図ることができる。なお上記ＳＲＡＭマクロ内で動作条件が厳しい位置とは、例えば図３の他の実施例では、中央に配置されるデコーダ部１５０，タイマ部１４０から最も遠い列、あるいは最も近い列上のメモリセルが考えられる。その理由は以下の通りである。ＳＲＡＭマクロの中心部から遠く離れた部分、非常に近い部分のメモリセル１１、センス増幅器２１が有するトランジスタの動作タイミング、マージン等の動作特性に対する要求は、上記各部分以外の部分におけるトランジスタに対する要求との間で、大きくずれている。図３の他の実施例ではこのずれに、メモリセル１１，センス増幅器２１のトランジスタのサイズを変更することで対応する。

図３の他の実施例は上記の如く、ＳＲＡＭマクロ内で動作条件が厳しい位置におけるメモリセル１１、センス増幅器２１についても、冗長メモリセル１２，冗長センス増幅器２２同様、トランジスタのサイズを大きくする。図３中、図２と同様の構成部分には同一の符号を付し、重複する説明を省略する。図３の他の実施例では図２の実施例と異なり、ＳＲＡＭマクロの各メモリセルアレイ１１０において、中央に配置されるデコーダ部１５０，タイマ部１４０に隣接する列上の各メモリセル１３および同列上のセンス増幅器（図示を省略）の行方向の長さが一律Ｌ３である。Ｌ３は各通常のメモリセル１１の行方向の長さＬ１より大きい。又図３の他の実施例では、ＳＲＡＭマクロの各メモリセルアレイ１１０において、中央に配置されるデコーダ部１５０，タイマ部１４０から最も遠い列上の各メモリセル１３および同列上のセンス増幅器（図示を省略）の行方向の長さが一律Ｌ３である。尚上記中央に配置されるデコーダ部１５０，タイマ部１４０から最も遠い列とは図３に示される如く、各冗長メモリセル１２の列より一列中央側の列を指す。又当該各メモリセル１３の列方向の長さは各通常のメモリセル１１と同一であり、当該各メモリセル１３の面積はＡ３であり、各通常のメモリセル１１の面積Ａ１より大きい。Ａ３＞Ａ１となるのはＬ３＞Ｌ１だからである。なお、上記中央に配置されるデコーダ部１５０，タイマ部１４０に隣接する列上の各メモリセル１３および中央に配置されるデコーダ部１５０，タイマ部１４０から最も遠い列上の各メモリセル１３を、以下端部メモリセル１３と称する場合がある。同様に各端部メモリセル１３と同列上のセンス増幅器（図示を省略）を端部センス増幅器と称する場合がある。

上記の如く、図２の実施例および図３の他の実施例によれば、ＳＲＡＭマクロに含まれる各メモリセルアレイ１１０、各ローカルブロック１２０において部分的にトランジスタのサイズを大きくし、あるいはトランジスタ個数を増加する。図２の実施例では、各メモリセルアレイ１１０において、冗長メモリセル１２のトランジスタのサイズを一律に通常のメモリセル１１よりも大きくする。又冗長センス増幅器２２の並列するトランジスタの個数を通常のセンス増幅器よりも多くする。図３の他の実施例では、冗長メモリセル１２とともに、端部メモリセル１３のトランジスタのサイズも一律に通常のメモリセル１１よりも大きくする。又冗長センス増幅器２２とともに、端部センス増幅器の並列するトランジスタの個数も通常のセンス増幅器よりも多くする。その結果、ＳＲＡＭマクロ内のレイアウトに対する影響を抑えながらＳＲＡＭマクロ全体の動作の安定性、感度の向上が図れる。すなわちトランジスタのサイズを大きくすることにより図１２とともに後述するようにトランジスタの性能のバラツキが小さくなる。その結果ＳＲＡＭマクロ全体の動作の安定性が図れる。又メモリセルはトランジスタのサイズが大きいほど性能が高くセンス増幅器では並列するトランジスタの個数が多いほど感度が高い。このため、不良のメモリセル１１および対応するセンス増幅器２１に代えて冗長メモリセル１２および冗長センス増幅器２２を使用した場合、ＳＲＡＭマクロ全体の感度が向上する。又図３の他の実施例の場合、ＳＲＡＭマクロ内の動作特性の均一化も期待できる。すなわち図３の他の実施例では上記の如く、動作特性に対する要求がずれているメモリセルのトランジスタのサイズを大きくすることにより、動作特性に対する要求のずれに対応でき、ＳＲＡＭマクロ内の動作特性の均一化も期待できる。又、図１２とともに後述するようにトランジスタのサイズを大きくすることにより製造上の特性値のバラツキを抑制することができるため、製品の歩留まりの向上も期待できる。

図４は図２の実施例のＳＲＡＭマクロの各メモリセルアレイ１１０中、冗長メモリセル１２，冗長センス増幅器２２近辺の信号線の接続を示す図である。図４に示される如く、列方向に沿って配置された各冗長メモリセル１２は、他の各列の列方向に沿う各通常のメモリセル同様、ビット線ＢＬ，ＸＢＬを共有する。又各メモリセルアレイ１１０の各行には通常のメモリセル１１と冗長メモリセル１２とが含まれており、各行の各通常のメモリセル１１および冗長メモリセル１２はワード線ＷＬ０、ＷＬ２，．．．、ＷＬＮ（総称してワード線ＷＬとも称する）を共有する。

尚図３の他の実施例の場合上記の如く、各メモリセルアレイ１１０中、一定の列では、列方向に沿って端部メモリセル１３が配置される。各端部メモリセル１３もビット線ＢＬ，ＸＢＬを共有する。又当該他の実施例の場合、各メモリセルアレイ１１０において、各行には、通常のメモリセル１１、冗長メモリセル１２および端部メモリセル１３が含まれており、各行の各通常のメモリセル１１、冗長メモリセル１２および端部メモリセル１３はワード線ＷＬを共有する。

図５は、各メモリセルアレイ１１０中、各冗長メモリセル１２が配置された列の近辺のレイアウトを示す。図６は上記各メモリセル１１，１２のレイアウトを簡略化して示す。図３の他の実施例における端部メモリセル１３も同様のレイアウトを有する。図７は上記各メモリセル１１，１２の回路構成を示す。図３の他の実施例における端部メモリセル１３も同様の回路構成を有する。

図８は冗長センス増幅器２２のレイアウトを簡略化して示す。図３の他の実施例における端部センス増幅器も同様のレイアウトを有する。図９は通常のセンス増幅器２１、冗長センス増幅器２２および図３の他の実施例における端部センス増幅器２３の回路構成を示す。

図１０（ａ）は上記冗長メモリセル１２に含まれるトランジスタＴ１１〜Ｔ１３，Ｔ２１〜Ｔ２３の各々の模式図を示す。図３の他の実施例における端部メモリセル１３に含まれるトランジスタも同様の構成を有する。図１０（ｂ）は通常のメモリセル１１に含まれる各トランジスタＴ１１〜Ｔ１３，Ｔ２１〜Ｔ２３の模式図を示す。

図１１（ａ）は冗長センス増幅器２２に含まれるトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２の各々の模式図を示す。図３の他の実施例における端部センス増幅器に含まれるトランジスタも同様の構成を有する。図１１（ｂ）は通常のセンス増幅器２１に含まれるトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２の各々の模式図を示す。

図５，６，７，１０に示される如く、各メモリセル１１，１２は6個のトランジスタＴ１１〜Ｔ１３，Ｔ２１〜Ｔ２３を含む。図３の他の実施例における端部メモリセル１３も同様である。トランジスタＴ１１，Ｔ２１の各々はＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、トランジスタＴ１２，Ｔ２２，Ｔ１３，Ｔ２３の各々はＮチャネルＭＯＳＦＥＴである。

トランジスタＴ１１，Ｔ１２は後述する図１３（ａ）に示されるようにインバータＩ２として機能する。同様にトランジスタＴ２１，Ｔ２２はインバータＩ１として機能する。トランジスタＴ１３，Ｔ２３はワード線ＷＬの信号によりオンされ当該メモリセル１１又は１２とビット線ＢＬ，ＸＢＬとの間に信号を通す。

又トランジスタＴ１１〜Ｔ１３、Ｔ２１〜Ｔ２３の各々は、ポリシリコン製のゲート電極ＰＧと、拡散層ＤＬによって形成されるドレイン電極およびソース電極とを有する。各メモリセル１１，１２に含まれる６個のトランジスタＴ１１〜Ｔ１３、Ｔ２１〜Ｔ２３の各々のゲート電極ＰＧのゲート長は一律ｌ１である。図３の他の実施例における端部メモリセル１３も同様である。又通常のメモリセル１１に含まれる６個のトランジスタＴ１１〜Ｔ１３、Ｔ２１〜Ｔ２３の各々のゲート電極ＰＧのゲート幅は一律ｗ１である。他方冗長メモリセル１２に含まれる６個のトランジスタＴ１１〜Ｔ１３、Ｔ２１〜Ｔ２３の各々のゲート電極ＰＧのゲート幅は一律ｗ２である。ここでｗ２＞ｗ１である。図３の他の実施例における端部メモリセル１３も同様である。

すなわち冗長メモリセル１２および図３の他の実施例における端部メモリセル１３の場合、通常のメモリセル１１と比べ、各トランジスタＴ１１〜Ｔ１３、Ｔ２１〜Ｔ２３のゲート幅が大きい。その結果、冗長メモリセル１２および端部メモリセル１３では通常のメモリセル１１に対し、行方向に引き伸ばされた如くの形態を有する。行方向の長さの増加量は、後述する冗長センス増幅器２２および図３の他の実施例における端部センス増幅器の、それぞれのトランジスタＴ３１，Ｔ３２，Ｔ４１，Ｔ４２のゲート幅の増加によって生じるローカルブロック部１２０の面積の増加量と整合性がとれるように定量的に決め得る。

冗長メモリセル１２では上記の如くゲート幅を通常のメモリセル１１に比して大きくすることにより、図１０に示す如く、各トランジスタＴ１１〜Ｔ１３、Ｔ２１〜Ｔ２３がオンする際に流れる電流Ｉ２が、通常のメモリセル１１の場合のＩ１より大きくなる。

次に図５，８，９，１１に示される如く、各センス増幅器２１，２２は４個のトランジスタＴ３１，Ｔ３２，Ｔ４１，Ｔ４２を含む。図３の他の実施例における端部センス増幅器も同様である。トランジスタＴ３１，Ｔ４１の各々はＰチャネルＭＯＳＦＥＴであり、トランジスタＴ３２，Ｔ４２の各々はＮチャネルＭＯＳＦＥＴである。

トランジスタＴ３１，Ｔ３２は後述する図１３（ｂ）に示されるようにインバータＩ１２として機能する。同様にトランジスタＴ４１，Ｔ４２はインバータＩ１１として機能する。各センス増幅器２１，２２は、インバータ2つＩ１１，Ｉ１２がループ状に接続されたラッチの構成を有する。

トランジスタＴ３１，Ｔ３２，Ｔ４１，Ｔ４２の各々は、ポリシリコン製のゲート電極ＰＧと、拡散層ＤＬによって形成されるドレインおよびソースとを有する。各センス増幅器２１，２２に含まれる４個のトランジスタＴ３１，Ｔ３２，Ｔ４１，Ｔ４２の各々のゲート電極ＰＧのゲート長は一律ｌ２である。図３の他の実施例における端部センス増幅器も同様である。

又通常のセンス増幅器２１に含まれる４個のトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２のうち、ＮチャネルＭＯＳＦＥＴのＴ３２，Ｔ４２の各々のゲート電極ＰＧのゲート幅は一律ｗ１１である。又ＰチャネルＭＯＳＦＥＴのＴ３１，Ｔ４１の各々のゲート電極ＰＧのゲート幅は一律ｗ１２である。ここではＰチャネルＭＯＳＦＥＴのほうが電流特性が悪いので、ＮチャネルＭＯＳＦＥＴと電流特性を合わせるため、ｗ１１＞ｗ１２とされる。

又、冗長センス増幅器２２に含まれる４個のトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２のうち、ＮチャネルＭＯＳＦＥＴのＴ３２，Ｔ４２の各々のゲート電極ＰＧのゲート幅は一律ｗ２１である。そしてＰチャネルＭＯＳＦＥＴのＴ３１，Ｔ４１の各々のゲート電極ＰＧのゲート幅は一律ｗ２２である。ここで上記同様の理由でｗ２１＞ｗ２２である。又、ｗ１２＝ｗ２２であり、ｗ１１＝ｗ２１である。但し冗長センス増幅器２２では、図８に示す如く、４個のトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２の各々が、互いに並列に接続された２個のトランジスタＴ３１−１，Ｔ３２−２、Ｔ４１−１，Ｔ４１−２，Ｔ３２−１，Ｔ３２−２，Ｔ４２−１，Ｔ４２−２を含む。

その結果、図１１（ａ）において、奥側のＰチャネルＭＯＳＦＥＴのＴ３１又はＴ４１がオンするとき、図中、奥側の左右両側の、上記並列に接続された２個のトランジスタの夫々ソース電極から、中央のそれぞれのドレイン電極に向けて並列に電流（図示を省略）が流れる。同様に手前側のＮチャネルＭＯＳＦＥＴのＴ３２又はＴ４２がオンするとき、図中、手前側の中央の、上記並列に接続された２個のトランジスタの夫々ドレイン電極から、左右両側のそれぞれのソースに向けて並列に電流Ｉ２１，Ｉ２２が流れる。尚、図１１（ｂ）の通常のセンス増幅器２１の場合、奥側のＰチャネルＭＯＳＦＥＴのＴ３１又はＴ４１がオンするとき、図中、奥側、左側のソースから右側のドレインに向けて電流（図示を省略）が流れる。同様に手前側のＮチャネルＭＯＳＦＥＴのＴ３２又はＴ４２がオンするとき、図中、手前側、右側のドレイン電極から左側のソースに向けて電流Ｉ１１が流れる。

冗長センス増幅器２２では上記の如く、各トランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２の各々が、互いに並列に接続された２個のトランジスタＴ３１−１，Ｔ３２−２、Ｔ４１−１，Ｔ４１−２，Ｔ３２−１，Ｔ３２−２，Ｔ４２−１，Ｔ４２−２を有する。その結果、各トランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２の各々がオンする際に当該トランジスタのソース電極とドレイン電極との間に流れる電流が通常のセンス増幅器２１の２倍になる。その結果、各トランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２の各々のゲート幅を２倍にするのと同様の効果が得られる。冗長センス増幅器２２においては上記の如く各トランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２の各々が、互いに並列に接続された２個のトランジスタＴ３１−１，Ｔ３２−２、Ｔ４１−１，Ｔ４１−２，Ｔ３２−１，Ｔ３２−２，Ｔ４２−１，Ｔ４２−２を有する。ここで当該互いに並列に接続された２個のトランジスタは図８に示される如く、行方向に並んで配置される。その結果、図５に示される如く、冗長センス増幅器２２の行方向の長さＬ２が通常のセンス増幅器２１の行方向の長さＬ１より大きくなる。同様に図３の他の実施例では端部センス増幅器２３の行方向の長さＬ３が通常のセンス増幅器２１の行方向の長さＬ１より大きくなる。

上述の如く、冗長メモリセル１２および冗長センス増幅器２２ではトランジスタのゲート幅が通常のメモリセル１１，通常のセンス増幅器２１のトランジスタに比して増加され、あるいは増加されたのと同様の効果が得られる構成を有する。この点は図３の他の実施例における端部メモリセル１３，端部センス増幅器２３においても同様である。トランジスタのゲート幅の増加は当該トランジスタがオンされたときのトランジスタを流れる電流値の増加を引き起こすものであり、これによって冗長メモリセル１２，冗長センス増幅器２２の性能、感度の向上が実現される。図３の他の実施例における端部メモリセル１３，端部センス増幅器２３においても同様である。

トランジスタの特性は、主に閾値電圧に強く依存し、その閾値電圧は、製造上のバラツキによって個々のトランジスタ同士で異なりバラツキが発生する場合がある。このバラツキ値はトランジスタの面積（L・W）の大きさに強く依存し、バラツキ値の大きさをσVthとすると、その関係は例えば図１２に示されたものとなる。冗長メモリセル１２，冗長センス増幅器２２（図３の他の実施例における端部メモリセル１３，端部センス増幅器２３においても同様）は通常のメモリセル１１，通常のセンス増幅器２１に比べて面積が大きいことにより、上記バラツキ値は相対的に小さなものとなる。これによって、冗長メモリセル１２，冗長センス増幅器２２（図３の他の実施例における端部メモリセル１３，端部センス増幅器２３においても同様）の特性の安定性が実現され、ＳＲＡＭマクロとしての歩留まり向上が期待できる。

図１３（ａ）は各メモリセル１１，１２（図３の他の実施例における端部メモリセル１３も同様）の回路図を示し、（ｂ）は各センス増幅器２１，２２（端部センス増幅器２３も同様）の回路図を示す。図１４はメモリセルアレイ１１０周辺の回路図を示し、図１５はＳＲＡＭマクロ全体の回路図を示す。図１６は読み出し時のタイミングチャートを示し、図１７は書き込み時のタイミングチャートを示す。

図１３（ａ）に示す如く、各メモリセルはインバータＩ１，Ｉ２がループ接続されたラッチの構成を有し、ラッチの入出力ＲＮＬ，ＲＮＲがメモリセル選択用のトランジスタＴ１３，Ｔ２３を介しビット線ＢＬ，ＸＢＬに接続される。

又図１３（ｂ）に示す如く、各センス増幅器はインバータＩ１１，Ｉ１２がループ接続されたラッチの構成を有する。各インバータＩ１１，Ｉ１２に含まれるＮチャネルＭＯＳＦＥＴのソース電極ＮＳが、センスアンプイネーブル信号ＳＡＥを受けるトランジスタＴ６０に接続される。

又図１４（ａ）に示す如く、タイマ部１４０、デコーダ部１５０は、クロック信号ＣＬＫ並びに、アドレス信号およびライトイネーブル信号（ＡＤＳと総称する）を外部から受け、ワードラインＷＬの信号、コラムセレクト信号ＣＳ，センスアンプイネーブル信号ＳＡＥを出力する。

図１４（ｂ）に示す如く、ワードラインＷＬの信号はメモリセルアレイ１１０に与えられ、メモリセルアレイ１１０に含まれるメモリセルの行を選択する。コラムセレクト信号ＣＳ，センスアンプイネーブル信号ＳＡＥはローカルブロック部１２０に渡され、メモリセルアレイ１１０に含まれるメモリセルの列を選択する。ローカルブロック部１２０とメモリセルアレイ１１０とは各ビット線ＢＬ，ＸＢＬで接続される。尚図１４（ｂ）では説明の便宜上、冗長メモリセル１２，冗長センス増幅器２２を有する列のビット線ＢＬ，ＸＢＬを夫々ＲＢＬ，ＲＸＢＬとして示す。図１４（ｂ）に示す如く、メモリセルアレイ１１０へ出力する書き込みデータＷＤはデータパス部１３０のラッチ（ライトデータラッチ）を介してローカルブロック部１２０に与えられる。メモリセルアレイ１１０から取り出された読み出しデータＲＤはローカルブロック部１２０を介し、データパス部１３０のラッチ（リードデータラッチ）で一旦受けられた後、外部に出力される。

又図１５に示す如く、タイマ部１４０はライトイネーブル信号ＷＥ、ローアドレス信号ＲＡおよびコラムアドレス信号ＣＡ（ＡＤＳと総称する）を夫々外部から受けるラッチ１４１を有する。タイマ部１４０は更に、クロック信号ＣＬＫを外部から受けて内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を生成するクロック制御部１４２を有する。

デコーダ部１５０はローアドレス信号ＲＡをデコードしてワードライン信号ＷＬを生成するデコーダ１５１と、コラムアドレス信号ＣＡをデコードしてコラムセレクト信号ＣＳを生成するデコーダ１５２とを有する。データパス部１３０は書き込みデータＷＤを一旦ラッチする上記ライトデータラッチ１３１と、読み出しデータＲＤを一旦ラッチする上記リードデータラッチ１３２とを有する。

更に図１５に示す如く、ローカルブロック部１２０は書き込みデータＷＤを増幅し各ビット線ＢＬ，ＸＢＬを介してメモリセルアレイ１１０に与える増幅器１２１を有する。ローカルブロック部１２０は更に、メモリセルアレイ１１０に含まれるメモリセルをプリチャージするビットプリチャージャ１２２，上記読み出しデータＲＤを増幅して確定するセンス増幅器１２３（上記センス増幅器２１，２２）を有する。ローカルブロック部１２０は更に、コラムセレクト信号ＣＳで指定された列の読み出しデータＲＤを選択するマルチプレクサ１２４を有する。

尚図１５ではローカルブロック部１２０およびデータパス部１３０が夫々メモリセルアレイ１１０の上下に分けて示されている。これは、書き込みデータＷＤ、読み出しデータの夫々の信号の流れおよび回路構成の理解の容易化の目的から上下に分けて示している。実際のＳＲＡＭマクロ内のレイアウトは図２あるいは図３に示す通りである。

次に図１６、（ａ）はクロック信号ＣＬＫの波形を示し、（ｂ）はアドレス信号ＲＡ，ＣＡの各々の波形を示し、（ｃ）はワードラインＷＬの信号波形を示し、（ｄ）はコラムセレクト信号ＣＳの波形を示す。又図１６、（ｅ）、（ｆ）は夫々メモリセルの内部ノードＲＮＬ，ＲＮＲの波形を示し、（ｇ）はセンスアンプイネーブル信号ＳＡＥの波形を示し、（ｈ），（ｉ）は夫々ビット線ＢＬ，ＸＢＬの信号波形を示し、（ｊ）は読み出しデータＲＤの信号波形を示す。

データの読み出し時、ローアドレス信号ＲＡに基づいて生成されるワードラインＷＬの信号によりメモリセルアレイ１１０に含まれる行が選択される。又コラムアドレス信号ＣＡに基づいて生成されるコラムセレクト信号ＣＳによりメモリセルアレイ１１０に含まれる列が選択される。当該ワードラインＷＬで選択された行、ビット線ＢＬ，ＸＢＬで選択された列のメモリセルから、当該列のセンス増幅器１２３を介して読み出しデータＲＤが取り出され、更にマルチプレクサ１２４およびリードデータラッチ１３２を介して読み出しデータＲＤが出力される。ここでセンス増幅器１２３（２１あるいは２２）は、メモリセル１１あるいは１２からビット線ＢＬ，ＸＢＬに出力された信号を増幅した信号をラッチすることにより、読み出しデータＲＤを確定する。図１６の例は、図１６，（ｊ）に示される如く、出力ＲＤがローとなるデータが読み出される例である。この場合、図１６，（ｉ）に示す如く、ビット線ＸＢＬがローとなり、図１６，（ｊ）に示す如く、読み出しデータＲＤがローとなる。図１６，（ｉ）の破線の波形は当該メモリセルが冗長メモリセル１２の場合の波形例を示す。冗長メモリセル１２の場合図示の如く、ビット線ＸＢＬがローになるタイミングが通常のメモリセルの場合（実線ＧＢ）と比して早い。すなわち冗長メモリセル１２、冗長センス増幅器２２の方が通常のメモリセル１１，センス増幅器２１に比して読み出し動作が速い。これは上記の如く、冗長メモリセル１２，冗長センス増幅器２２の場合、通常のメモリセル１１，通常のセンス増幅器２１に比してトランジスタのサイズが大きく、あるいは並列トランジスタの個数が多く、その分性能が高いためである。

次に図１７、（ａ）はクロック信号ＣＬＫの波形を示し、（ｂ）はアドレス信号ＲＡ，ＣＡの各々の波形を示し、（ｃ）は書き込みデータＷＤの波形を示し、（ｄ）はワードラインＷＬの信号波形を示し、（ｅ）はコラムセレクト信号ＣＳの波形を示す。又図１７、（ｆ）、（ｇ）は夫々ビット線ＢＬ，ＸＢＬの信号波形を示し、（ｈ）、（ｉ）は夫々メモリセルの内部ノードＲＮＬ，ＲＮＲの波形を示す。

データの書き込み時、ローアドレス信号ＲＡに基づいて生成されるワードラインＷＬの信号によりメモリセルアレイ１１０に含まれる行が選択される。又コラムアドレス信号ＣＡに基づいて生成されるコラムセレクト信号ＣＳによりメモリセルアレイ１１０に含まれる列が選択される。上記ワードラインＷＬで選択された行、ビット線ＢＬ，ＸＢＬで選択された列のメモリセルに対し、ライトデータラッチ１３１および増幅器１２１を介して与えられた書き込みデータＷＤが書き込まれる。図１７の例は、図１７，（ｇ）に示される如く、ビット線ＸＢＬがローとなり、トランジスタＴ１３，Ｔ２３を介しメモリセルの内部ノードＲＮＲがハイ、ＲＮＬがローとなり、データが書き込まれる。図１７，（ｈ）、（ｉ）の破線の波形ＲＲＣは当該メモリセルが冗長メモリセル１２の場合の例を示す。冗長メモリセル１２の場合図示の如く、内部ノードＲＮＲがローからハイ、ＲＮＬがハイからローになるタイミングが、通常のメモリセルの場合（実線ＧＲＣ）と比して早い。すなわち冗長メモリセル１２の方が通常のメモリセル１１に比して書き込み動作が速い。これは上記の如く、冗長メモリセル１２の場合、通常のメモリセル１１に比してトランジスタのサイズが大きく、その分ドライブ能力が高いためである。

次に図１８乃至図２０とともに、図２の実施例、図３の他の実施例のいずれのＳＲＡＭマクロにも適用可能な冗長置換方式について説明する。

上記冗長置換方式によれば、故障したメモリセル１１、あるいは故障したセンス増幅器２１がＳＲＡＭマクロ内に存在した場合、これを冗長メモリセル１２、あるいは冗長センス増幅器２２で置き換える。その結果ＳＲＡＭマクロの不良率を軽減することができる。上記の如く、故障した（すなわち不良の）メモリセル１１、あるいは故障した（すなわち不良の）センス増幅器２１を冗長メモリセル１２、あるいは冗長センス増幅器２２で置き換えることを以下単に「冗長置換」と称する。

冗長置換を実現する際に使用される冗長データＲＤＩは、当該ＳＲＡＭマクロ外に設けられている記憶素子（図示を省略）に予め保存される。冗長置換が必要なＳＲＡＭマクロの製品は、それが使用されるときに、当該保存された冗長データＲＤＩが読み出され、使用される。

図１８は冗長データＲＤＩを読み出してデコードする回路を示す。当該回路も当該ＳＲＡＭマクロ内のデータパス１３０に設けられる。ここで冗長データＲＤＩ自体は、当該ＳＲＡＭマクロの製品の出荷前の各種の試験を通して事前に得る。当該回路はＮ個のラッチ２０１と、Ｎ個のインバータ２０２と、デコーダ２０３とを有する。冗長データＲＤＩは当該ＳＲＡＭマクロの製品がパワーオンされた時に、システム動作であらかじめ上記保存先の記憶素子から読み出される。読み出された冗長データＲＤＩは、連続的なラッチクロック信号ＬＣのパルスにより一連のラッチ２０１に順次シフトされて格納される。このようにしてラッチ２０１に格納された冗長データＲＤＩは、当該ＳＲＡＭマクロがパワーオフされるまで永続的にラッチ２０１に保持される。

このようにしてＮビットの冗長データＲＤＩがラッチ２０１に格納された後、インバータ２０２を介してデコーダ２０３に入力され、デコーダ２０３でデコードされる。その結果、2のn乗個の冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘがデコーダ２０３から出力され、その内、不良のメモリセルを示す1ビットだけが“１”となり、他のビットは全て”0”となる。なお上記冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘのｘｘは０，１，２，．．．，３５，．．．の値を示す。又ｘｘはｎとも称される。

図１９はデータの書き込み時に、上記デコーダ２０３から出力される冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘを基に、故障部分（すなわち不良）の１ビット分のメモリセル１１及びセンス増幅器２１を冗長メモリセル１２及び冗長センス増幅器２２に置換する回路の一例を示す。当該回路もＳＲＡＭマクロのデータパス部１３０に含まれる。ここでは書き込みデータＷＤであるＷｒｉｔｅ＿Ｄａｔａ＿ｉｎ＿ｘｘが３６ビット分入力される例を想定する。すなわち、メモリセルアレイ１１０の各行が、３６個の通常のメモリセル１１と１個の冗長メモリセル１２とを含む、合計３７ビット分の３７個のメモリセル１１，１２を有する。そしてローカルブロック部１２０が、対応する３７個のセンス増幅器２１，２２を有する。すなわちこの例の場合、メモリセルアレイ１１０は３７列を有し、そのうち１列（図１９中、左端の列）が各冗長メモリセル１２および冗長センス増幅器２２の列である。この例では図１９に示される如く、上記３７列の各列に対し冗長置換回路２５１が合計３７個設けられる。

各冗長置換回路２５１は図２０に示される回路構成を有する。冗長置換回路２５１はＮＯＲ素子ＮＯ１，インバータＩＮＶ１，ＩＮＶ２，ＮＡＮＤ素子ＮＡ１〜ＮＡ６を有する。冗長置換が行われる場合、上記の如く、冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘ（Ｄｅｃ＿Ｄ＿ｘｘ又はＤｅｃ＿Ｄ＿ｎとも称する）の内1ビットが“1”とされる。冗長置換回路２５１は、書き込みデータＷｒｉｔｅ＿Ｄａｔａ＿ｉｎ＿ｘｘ（ＷＤ＿ｘｘ又はＷＤ＿ｎとも称する）および冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘの両データを評価し、書き込みデータＷＤ＿ｏｕｔ＿ｘｘ、ＸＷＤ＿ｏｕｔ＿ｘｘおよび判定信号Ｊｕｄｇｅ＿ｘｘを出力する。又、書き込みデータＷｒｉｔｅ＿Ｄａｔａ＿ｉｎ＿ｘｘは、上記３７個の冗長選択回路２５１の間で、ＷＤ＿ｉｎｏｕｔ＿ｘｘ、ＸＷＤ＿ｉｎｏｕｔ＿ｘｘとして、図１９中、左方向に順次受け渡される。冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘも又Ｒｅｄ＿Ｄ＿ｘｘとして３７個の冗長選択回路２５１間で、図１９中、左方向に順次受け渡される。判定信号Ｊｕｄｇｅ＿ｘｘが”0”の列上のメモリセル１１およびセンス増幅器２１が冗長置換の対象と判断され、冗長メモリセル１２および冗長センス増幅器２２で置き換えられる。メモリセルアレイ１１０中、ワード線ＷＬの信号で指定される行につき、冗長置換の対象として上記の如く置き換えられるメモリセル１１のビットを除いた３６ビット分の列に対し、書き込みデータＷＤが与えられる。

以下に冗長置換回路２５１の動作を詳細に説明する。

当該冗長置換回路２５１が置換対象の列に属する場合、冗長選択信号Ｄｅｃ＿Ｄ＿ｘｘ（図２０中、Ｄｅｃ＿Ｄ＿ｎ）は“１”を有する。当該信号はインバータＩＮＶ１で反転されて“０”となり、判定信号Ｊｕｄｇｅ＿ｎとして出力される。当該“０”の判定信号が図１９中、ＮＡＮＤ素子ＮＡＸ，ＮＡＹに与えられると、ゲートとして機能する素子ＮＡＸ，ＮＡＹのそれぞれのゲートが閉じ、当該列のメモリセル１１に対し書き込みデータが出力されない。従って置換対象の列のメモリセル１１への書き込みがなされない。

冗長選択回路２５１に与えられる冗長選択信号Ｒｅｄ＿ｄ＿ｎ−１は、当該冗長置換回路２５１が属する列より右側の列が置換対象の場合、“１”を有する。素子ＮＯ１は入力される冗長選択信号Ｄｅｃ＿Ｄ＿ｎ、Ｒｅｄ＿Ｄ＿ｎ−１のいずれかが“１”であれば“０”を出力する。当該“０”出力はインバータＩＮＶ２で反転されて“１”となり、Ｒｅｄ＿Ｄ＿ｎとして左隣の冗長選択回路２５１に渡される。

素子ＮＡ１、ＮＡ２の夫々に素子ＮＯ１の上記“０”出力が入力されると、ゲートとして機能するこれらの素子ＮＡ１，ＮＡ２のゲートが閉じ、当該列のメモリセル１１に対する書き込みデータＷＤ＿ｉｎ＿ｎ，ＸＷＤ＿ｉｎ＿ｎを出力しない。すなわち、当該列自体あるいは右隣の何れかの列が置換対象の場合、当該列に対する書き込みデータは当該列のメモリセル１１に対し出力されない。他方、素子ＮＡ３、ＮＡ４に、右隣から渡された“１”を有する冗長選択信号Ｒｅｄ＿Ｄ＿ｎ−１が入力されると、ゲートとして機能するそれぞれの素子ＮＡ３，ＮＡ４のゲートが開き、上記右隣の列のメモリセル１１に対する書き込みデータＷＤ＿ｉｎ＿ｎ−１，ＸＷＤ＿ｉｎ＿ｎ−１を、ＮＡＮＤ素子ＮＡ５，ＮＡ６を介し、代わりに出力する。すなわち、当該列自体あるいは右隣の何れかの列が置換対象の場合、右隣の列に対する書き込みデータが当該列のメモリセル１１に対し出力される。

他方、素子ＮＡ１、ＮＡ２に、夫々素子ＮＯ１の“１”出力が入力されると、ゲートとして機能するそれぞれの素子ＮＡ１，ＮＡ２のゲートが開き、当該列のメモリセル１１に対する書き込みデータＷＤ＿ｉｎ＿ｎ，ＸＷＤ＿ｉｎ＿ｎを、ＮＡＮＤ素子ＮＡ５，ＮＡ６を介し、出力する。すなわち、当該列自体も、右隣の何れかの列も置換対象でない場合、当該列に対する書き込みデータが当該列のメモリセル１１に対し出力される。他方、素子ＮＡ３、ＮＡ４に、右隣から渡された“０”を有する冗長選択信号Ｒｅｄ＿Ｄ＿ｎ−１が入力されると、ゲートとして機能するそれぞれの素子ＮＡ３，ＮＡ４のゲートが閉じ、上記右隣の列のメモリセル１１に対して与えられた書き込みデータＷＤ＿ｉｎ＿ｎ−１，ＸＷＤ＿ｉｎ＿ｎ−１を出力しない。すなわち、当該列自体も、右隣の何れかの列も置換対象でない場合、右隣の列に対する書き込みデータは当該列のメモリセル１１に対し出力されない。

このように冗長選択回路２５１によれば、各メモリセルアレイ１１０の各列につき、当該列自体あるいは右隣の何れかの列が置換対象である場合、当該列に対する書き込みデータは、順次左隣の列のメモリセル１１に対して出力される。他方、当該列自体も、右隣の何れかの列も置換対象でない場合、当該列に対する書き込みデータは、そのまま当該列のメモリセル１１に対して出力される。その結果、置換対象の列より右側の列につき、通常通り、各列に対する書き込みデータＷＤがそのまま当該列のメモリセル１１に書き込まれる。他方置換対象の列およびその左側の各列につき、右隣の列に対する書き込みデータＷＤが当該列のメモリセル１１に書き込まれる。このようにして、置換対象の列のメモリセル１１にはデータが書き込まれることがない。又置換対象の列より左側の各列のメモリセル１１につき、順次１列ずつ左側にずれた列のメモリセル１１に対しデータが書き込まれる。よって冗長置換が実現される。

図２１はデータの読み出し時に、上記デコーダ２０３から出力される冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘを基に故障部分（すなわち不良）の１ビット分のメモリセル１１及びセンス増幅器２２を冗長メモリセル及び冗長センス増幅器に冗長置換する回路の一例を示す。当該回路もＳＲＡＭマクロのデータパス部１３０に含まれる。当該例は、読み出しデータＲＤであるＲｅａｄ＿Ｄａｔａ＿ｉｎ＿ｘｘ，ＸＲｅａｄ＿Ｄａｔａ＿ｉｎ＿ｘｘ（夫々ＲＤ＿ｉｎ＿ｘｘ，ＸＲＤ＿ｉｎ＿ｘｘとも記載する)が３７ビット分入力され、メモリセルアレイ１１０の各行は、１個の冗長メモリセル１２と３６個の通常のメモリセルを有する。又ローカルブロック部１２０が、対応する３７個のセンス増幅器２１，２２を有する。すなわちこの例の場合、メモリセルアレイ１１０は３７列を有し、そのうち１列（図２１中、左端の列）が冗長メモリセル１２および冗長センス増幅器２２を有する。この例でも図２１に示される如く、上記３７列の各列に対し冗長置換回路２５２が合計３７個設けられる。

各冗長置換回路２５２は図２２に示される回路構成を有する。冗長置換回路２５２はＮＯＲ素子ＮＯ２，インバータＩＮＶ２１，ＩＮＶ２２，ＮＡＮＤ素子ＮＡ１１〜ＮＡ１６を有する。冗長置換が行われる場合、上記の如く、冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘ（Ｄｅｃ＿Ｄ＿ｘｘとも記載する）の内1ビットが“1”とされる。冗長置換回路２５２は、読み出しデータＲｅａｄ＿Ｄａｔａ＿ｉｎ＿ｘｘ、ＸＲｅａｄ＿Ｄａｔａ＿ｉｎ＿ｘｘ（夫々ＲＤ＿ｉｎ＿ｘｘ，ＸＲＤ＿ｉｎ＿ｘｘとも記載する）および冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘの両データを評価し、読み出しデータＲＤ＿ｏｕｔ＿ｘｘ、および判定信号Ｊｕｄｇｅ＿ｘｘを出力する。又、読み出しデータＲｅａｄ＿Ｄａｔａ＿ｉｎ＿ｘｘ、ＸＲｅａｄ＿Ｄａｔａ＿ｉｎ＿ｘｘは、上記３７個の冗長選択回路２５２間で、ＲＤ＿ｉｎｏｕｔ＿ｘｘ、ＸＲＤ＿ｉｎｏｕｔ＿ｘｘとして、図２１、右方向に順次受け渡される。冗長選択信号Ｄｅｃ＿ｄａｔａ＿ｉｎ＿ｘｘは、Ｒｅｄ＿Ｄ＿ｘｘとして３７個の冗長選択回路２５２間で、図２１中、左方向に順次受け渡される。

判定信号Ｊｕｄｇｅ＿ｘｘが”0”の列では、当該列上のメモリセル１１およびセンス増幅器２１が冗長置換の対象と判断され、冗長メモリセル１２および冗長センス増幅器２２の列で置き換えられる。メモリセルアレイ１１０中、ワード線ＷＬで指定される行につき、冗長置換の対象として上記の如く置き換えられた列のビットを除いた３６ビット分の３６列から読み出しデータＲＤが取り出される。

以下に冗長置換回路２５２の動作を詳細に説明する。当該冗長置換回路２５２が属する列が置換対象の列であった場合、冗長選択信号Ｄｅｃ＿Ｄ＿ｘｘ（図２２中、Ｄｅｃ＿Ｄ＿ｎ）は“１”を有する。当該信号はインバータＩＮＶ２１で反転されて“０”となり、判定信号Ｊｕｄｇｅ＿ｎとして出力される。当該“０”の判定信号によりトランジスタＴＸが制御され、当該列に係る読み出し信号ＲＤ＿ｉｎ＿ｎ，ＸＲＤ＿ｉｎ＿ｎは各々ハイとなり、当該列のメモリセル１１からの読み出しデータは出力されない。従って置換対象の列のメモリセル１１からのデータの取り出しは行われない。

右隣の冗長置換回路２５２から与えられる冗長選択信号Ｒｅｄ＿ｄ＿ｎ−１は、当該冗長置換回路２５２が属する列より右側の列が置換対象の場合、“１”を有する。素子ＮＯ２は入力される冗長選択信号Ｄｅｃ＿Ｄ＿ｎ、Ｒｅｄ＿Ｄ＿ｎ−１のいずれかが“１”であれば“０”を出力する。当該“０”出力はインバータＩＮＶ２２で反転されて“１”となり、Ｒｅｄ＿Ｄ＿ｎとして左隣の冗長選択回路に渡される。素子ＮＡ１１、ＮＡ１２の夫々に対し、素子ＮＯ２の上記“０”出力が入力されると、ゲートとして機能するそれぞれの素子ＮＡ１１，ＮＡ１２のゲートが閉じ、当該列のメモリセル１１から取り出された読み出しデータＲＤ＿ｉｎ＿ｎ，ＸＲＤ＿ｉｎ＿ｎを、当該列の出力ＲＤ＿ｏｕｔ＿ｘｘ，ＸＲＤ＿ｏｕｔ＿ｘｘとしない。すなわち、当該列自体あるいは右隣の何れかの列が置換対象の場合、当該列のメモリセル１１からの読み出しデータは、当該列の出力ＲＤ＿ｏｕｔ＿ｘｘ，ＸＲＤ＿ｏｕｔ＿ｘｘとして出力されない。素子ＮＡ１３、ＮＡ１４に、右隣から渡された“１”を有する冗長選択信号Ｒｅｄ＿Ｄ＿ｎ−１が入力されると、ゲートとして機能するそれぞれの素子ＮＡ１３，ＮＡ１４のゲートが開き、左隣の列のメモリセル１１から取り出された読み出しデータＲＤ＿ｉｎ＿ｎ＋１，ＸＲＤ＿ｉｎ＿ｎ＋１を、ＮＡＮＤ素子ＮＡ１５，ＮＡ１６を介し、代わりに出力する。すなわち、当該列自体あるいは右隣の何れかの列が置換対象の場合、左隣の列のメモリセル１１からの読み出しデータが出力される。

他方、素子ＮＡ１１、ＮＡ１２の夫々に素子ＮＯ２の“１”出力が入力されると、ゲートとして機能するそれぞれの素子ＮＡ１１，ＮＡ１２のゲートが開き、当該列のメモリセル１１から取り出された読み出しデータＲＤ＿ｉｎ＿ｎ，ＸＲＤ＿ｉｎ＿ｎを、ＮＡＮＤ素子ＮＡ１５，ＮＡ１６を介し出力する。すなわち、当該列自体も、右隣の何れかの列も置換対象でない場合、当該列のメモリセル１１からの読み出しデータがそのまま出力される。又素子ＮＡ１３、ＮＡ１４に、右隣から渡された“０”を有する冗長選択信号Ｒｅｄ＿Ｄ＿ｎ−１が入力されると、ゲートとして機能するそれぞれの素子ＮＡ１３，ＮＡ１４のゲートが閉じ、左隣の列のメモリセル１１から取り出された読み出しデータＲＤ＿ｉｎ＿ｎ＋1，ＸＲＤ＿ｉｎ＿ｎ＋1を出力しない。すなわち、当該列自体も、右隣の何れかの列も置換対象でない場合、左隣の列のメモリセル１１からの読み出しデータは出力されない。

このように冗長選択回路２５２によれば、各メモリセルアレイ１１０の各列につき、当該列自体あるいは右隣の何れかの列が置換対象である場合、左隣の列のメモリセル１１から得られた読み出しデータが出力される。他方、当該列自体も、右隣の何れかの列も置換対象でない場合、当該列のメモリセル１１から得られた読み出しデータがそのまま出力される。その結果、置換対象の列より右側の列につき、通常通り、各列のメモリセルから得られた読み出しデータが出力される。他方置換対象の列およびその左側の各列につき、左隣の列のメモリセルから得られた読み出しデータが出力される。このようにして、置換対象の列のメモリセル１１から取り出された読み出しデータは出力されない。又置換対象の列より左側の各列のメモリセル１１から得られた読み出しデータは、順次１列ずつ右側にずれて出力される。よって冗長置換が実現される。

尚、上記図３の他の実施例の説明では、端部メモリセル１３および端部センス増幅器２３は、夫々通常のメモリセル１１および通常のセンス増幅器２１に比して面積が大きいものとして説明してきた。しかしながら端部メモリセルおよび端部センス増幅器の構成は上記構成に限られない。すなわち、更に他の実施例として、端部メモリセルおよび端部センス増幅器を、夫々通常のメモリセルおよび通常のセンス増幅器に比して面積が小さいものとする実施例も可能である。当該更に他の実施例では、例えば図２３に示す如く、デコーダ１５０に隣接する列上のメモリセルを端部メモリセル１４として通常のメモリセル１１よりも行方向に沿う長さＬ４および面積Ａ４を夫々通常のメモリセル１１の長さＬ１およびＡ１より小さくすることができる。この場合、端部メモリセル１４の性能が通常のメモリセル１１よりも劣ることを許容することができる。同様に同列上のセンス増幅器（図示を省略）を端部センス増幅器とし、通常のセンス増幅器よりも行方向に沿う長さおよび面積を小さくして通常のセンス増幅器よりも感度が劣ることを許容することができる。

１１ （通常の）メモリセル
１２ 冗長メモリセル
１３ 端部メモリセル
２１ （通常の）センス増幅器
２２ 冗長センス増幅器
２３ 端部センス増幅器
１１０ メモリセルアレイ
１２０ ローカルブロック部
１３０ データパス部
１４０ タイマ部
１５０ デコーダ部
２５１ 冗長選択回路（書込用）
２５２ 冗長選択回路（読出用）

Claims (6)

1. 行方向および列方向に沿って２次元的に配置された複数のメモリセルを有し、当該複数のメモリセルの内の少なくとも一列の複数のメモリセルが冗長メモリセルとして割り当てられる、メモリセルアレイと、
   前記行方向に沿って配置され、各々が前記メモリセルアレイの各列の列方向上に設けられ、前記冗長メモリセルアレイとして割り当てられる少なくとも一列の複数のメモリセルの列方向上に設けられる少なくとも１個のセンス増幅器が冗長センス増幅器として割り当てられる、複数のセンス増幅器とを有し、
   前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセルに含まれる各メモリセルの面積が、前記メモリセルアレイに含まれる、前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセル以外の各メモリセルの面積よりも大きく、
   前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器の面積が、前記複数のセンス増幅器に含まれる、前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器以外の各センス増幅器の面積よりも大きいことを特徴とする半導体記憶装置。
2. 前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセルに含まれる各メモリセルの前記行方向の長さが、前記メモリセルアレイに含まれる、前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセル以外の各メモリセルの前記行方向の長さよりも大きく、
   前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器の前記行方向の長さが、前記複数のセンス増幅器に含まれる、前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器以外の各センス増幅器の前記行方向の長さよりも大きいことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセルに含まれる各メモリセルの前記行方向の長さは、前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器の前記行方向のサイズと略等しく、
   前記メモリセルアレイに含まれる、前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセル以外の各メモリセルの前記行方向の長さは、前記複数のセンス増幅器に含まれる、前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器以外の各センス増幅器の前記行方向の長さと略等しいことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセルに含まれる各メモリセルに含まれるトランジスタのゲートの前記行方向に沿うゲート幅が、前記メモリセルアレイに含まれる、前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセル以外の各メモリセルに含まれるトランジスタの前記行方向に沿うゲート幅よりも大きく、
   前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器では、トランジスタが前記行方向に並列に追加して設けられることにより、当該センス増幅器に含まれる並列のトランジスタの個数が、前記複数のセンス増幅器に含まれる、前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器以外の各センス増幅器に含まれる並列のトランジスタの個数よりも多いことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセルを使用する手段と、
   前記メモリセルアレイに含まれる、前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセル以外の少なくとも一列のメモリセルの使用を停止する手段と、
   前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器を使用する手段と、
   前記複数のセンス増幅器に含まれる、前記冗長センス増幅器として割り当てられる少なくとも１個のセンス増幅器以外の少なくとの１個のセンス増幅器の使用を停止する手段を有する冗長選択回路を有する請求項１乃至４の内の少なくとも１項に記載の半導体記憶装置。
6. 前記冗長選択回路は更に、
   前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセルを使用し、前記メモリセルアレイに含まれる、前記冗長メモリセルとして割り当てられる少なくとも一列の複数のメモリセル以外の少なくとも一列のメモリセルの使用を停止することに伴い、一定の列につき、使用するメモリセルを、行方向に隣接するメモリセルに変更する手段を有する請求項５に記載の半導体記憶装置。

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