JP2002110805A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JP2002110805A JP2002110805A JP2000297670A JP2000297670A JP2002110805A JP 2002110805 A JP2002110805 A JP 2002110805A JP 2000297670 A JP2000297670 A JP 2000297670A JP 2000297670 A JP2000297670 A JP 2000297670A JP 2002110805 A JP2002110805 A JP 2002110805A
- Authority
- JP
- Japan
- Prior art keywords
- core
- layer
- wiring
- semiconductor device
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 239000002184 metal Substances 0.000 abstract description 79
- 239000010409 thin film Substances 0.000 abstract description 14
- 239000010408 film Substances 0.000 abstract description 13
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 238000012356 Product development Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＩＰ性能の劣化防止と配線効率の向上を図
る。 【解決手段】 ＩＰコアＩＰ１は、メタル層Ｍ１，Ｍ
２，Ｍ３を有し、ＩＰコアＩＰ２も、メタル層Ｍ１，Ｍ
２，Ｍ３を有する。ＩＰコアＩＰ１，ＩＰ２の最上層Ｍ
３は、共に、厚膜から構成され、コア電源用配線又は信
号線として使用される。ＩＰコアＩＰ１，ＩＰ２の最上
層Ｍ３上には、薄膜から構成される薄いメタル層Ｍ４が
配置される。薄いメタル層Ｍ４は、信号線に使用され、
そのピッチも狭められている。半導体デバイスの最上層
Ｍ５は、厚膜から構成され、チップ電源用配線又はパッ
ド用メタルとして使用される。ＩＰコアＩＰ１，ＩＰ２
は、１チップ内に混載される。
る。 【解決手段】 ＩＰコアＩＰ１は、メタル層Ｍ１，Ｍ
２，Ｍ３を有し、ＩＰコアＩＰ２も、メタル層Ｍ１，Ｍ
２，Ｍ３を有する。ＩＰコアＩＰ１，ＩＰ２の最上層Ｍ
３は、共に、厚膜から構成され、コア電源用配線又は信
号線として使用される。ＩＰコアＩＰ１，ＩＰ２の最上
層Ｍ３上には、薄膜から構成される薄いメタル層Ｍ４が
配置される。薄いメタル層Ｍ４は、信号線に使用され、
そのピッチも狭められている。半導体デバイスの最上層
Ｍ５は、厚膜から構成され、チップ電源用配線又はパッ
ド用メタルとして使用される。ＩＰコアＩＰ１，ＩＰ２
は、１チップ内に混載される。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体デバイスに関し、特に、ＩＰコアを利用して
製造されたシステムＬＳＩに適用される。
する半導体デバイスに関し、特に、ＩＰコアを利用して
製造されたシステムＬＳＩに適用される。
【０００２】
【従来の技術】近年におけるプロセス技術の進歩は、半
導体素子の微細化、高集積化を進展させ、これに伴っ
て、１チップ上に、システム全体を搭載することが可能
になってきた。しかし、システムを構成する回路は、大
規模かつ複雑であり、従来のように、このような回路を
ゲートレベルから設計するには、多大なリソースを必要
とし、効率的ではない。
導体素子の微細化、高集積化を進展させ、これに伴っ
て、１チップ上に、システム全体を搭載することが可能
になってきた。しかし、システムを構成する回路は、大
規模かつ複雑であり、従来のように、このような回路を
ゲートレベルから設計するには、多大なリソースを必要
とし、効率的ではない。
【０００３】このような問題の解決も含めて、ＬＳＩの
設計効率の向上を図るために、汎用的な機能ブロックに
ついては、過去の設計資産を再利用し、これらをチップ
上で組み合わせる設計手法が広まりつつある。
設計効率の向上を図るために、汎用的な機能ブロックに
ついては、過去の設計資産を再利用し、これらをチップ
上で組み合わせる設計手法が広まりつつある。
【０００４】ところで、このような設計資産は、ＩＰ
（ Intellectual Property ）と呼ばれ、また、例え
ば、ＩＰコアとしてライブラリに保存され、必要なとき
に、自由に取り出せるようになっている。
（ Intellectual Property ）と呼ばれ、また、例え
ば、ＩＰコアとしてライブラリに保存され、必要なとき
に、自由に取り出せるようになっている。
【０００５】
【発明が解決しようとする課題】図２３は、ＩＰコアを
示している。また、図２４は、図２３のＩＰコアのデバ
イス構造の一例を示している。
示している。また、図２４は、図２３のＩＰコアのデバ
イス構造の一例を示している。
【０００６】本例では、ＩＰコアは、３層のメタル層Ｍ
１，Ｍ２，Ｍ３により実現される。これらメタル層Ｍ
１，Ｍ２，Ｍ３は、全て同じ厚さを有し、薄い配線層と
なっている。そして、設計時に、このＩＰコアを利用す
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図２５及び図２６に示すように、メタル層Ｍ
４，Ｍ５を付け足して、チップ内に所定の機能ブロック
（回路）を形成する。
１，Ｍ２，Ｍ３により実現される。これらメタル層Ｍ
１，Ｍ２，Ｍ３は、全て同じ厚さを有し、薄い配線層と
なっている。そして、設計時に、このＩＰコアを利用す
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図２５及び図２６に示すように、メタル層Ｍ
４，Ｍ５を付け足して、チップ内に所定の機能ブロック
（回路）を形成する。
【０００７】ここで、メタル層Ｍ４は、メタル層Ｍ１，
Ｍ２，Ｍ３と同様に、薄い配線層であるが、メタル層Ｍ
５は、メタル層Ｍ１，Ｍ２，Ｍ３，Ｍ４よりも厚く、厚
い配線層となっている。なお、最上層であるメタル層Ｍ
５は、例えば、チップ電源用配線として使用される。
Ｍ２，Ｍ３と同様に、薄い配線層であるが、メタル層Ｍ
５は、メタル層Ｍ１，Ｍ２，Ｍ３，Ｍ４よりも厚く、厚
い配線層となっている。なお、最上層であるメタル層Ｍ
５は、例えば、チップ電源用配線として使用される。
【０００８】近年では、例えば、半導体デバイスの中間
層に電源用配線を設けたいという要求や、信号の高速転
送の要求などがあり、そのため、半導体デバイスの中間
層（例えば、メタル層Ｍ３）の厚さを、最上層（メタル
層Ｍ５）の厚さと同じ程度にすることが望まれている。
層に電源用配線を設けたいという要求や、信号の高速転
送の要求などがあり、そのため、半導体デバイスの中間
層（例えば、メタル層Ｍ３）の厚さを、最上層（メタル
層Ｍ５）の厚さと同じ程度にすることが望まれている。
【０００９】この場合、ＩＰコアは、図２３及び図２４
に示すような構造から図２７及び図２８に示すような構
造に変える必要がある。
に示すような構造から図２７及び図２８に示すような構
造に変える必要がある。
【００１０】しかし、従来では、図２７及び図２８に示
すように、ＩＰコアのメタル層Ｍ３の厚さを厚くする
と、このＩＰコアを用いて半導体デバイスを形成する場
合に、図２９及び図３０に示すように、メタル層Ｍ３上
の全てのメタル層Ｍ４，Ｍ５についても、厚い配線層と
していた。
すように、ＩＰコアのメタル層Ｍ３の厚さを厚くする
と、このＩＰコアを用いて半導体デバイスを形成する場
合に、図２９及び図３０に示すように、メタル層Ｍ３上
の全てのメタル層Ｍ４，Ｍ５についても、厚い配線層と
していた。
【００１１】この場合、当然に、メタル層Ｍ３，Ｍ４，
Ｍ５については、配線ピッチが広がるため、メタル層Ｍ
３より上層において、配線数（特に、信号線の数）を増
やすことができないという問題が生じている。
Ｍ５については、配線ピッチが広がるため、メタル層Ｍ
３より上層において、配線数（特に、信号線の数）を増
やすことができないという問題が生じている。
【００１２】また、通常の半導体デバイスは、最上層
（メタル層Ｍ５）のみが厚い配線層であり、その他のメ
タル層（メタル層Ｍ１，Ｍ２，Ｍ３，Ｍ４）は、薄い配
線層となっている。従って、図２７及び図２８に示すよ
うに、ＩＰコアのメタル層Ｍ３の厚さを厚くすると、こ
のような通常の半導体デバイスを設計する際には、この
ＩＰコアを利用することはできず、最初から設計しなけ
ればならないという問題がある。
（メタル層Ｍ５）のみが厚い配線層であり、その他のメ
タル層（メタル層Ｍ１，Ｍ２，Ｍ３，Ｍ４）は、薄い配
線層となっている。従って、図２７及び図２８に示すよ
うに、ＩＰコアのメタル層Ｍ３の厚さを厚くすると、こ
のような通常の半導体デバイスを設計する際には、この
ＩＰコアを利用することはできず、最初から設計しなけ
ればならないという問題がある。
【００１３】本発明は、上記問題を解決するためになさ
れたもので、その目的は、ＩＰコアの最上層の厚さを共
通化する（例えば、厚くする）と共に、ＩＰコアの最上
層の厚さによらず、さらに、その上のメタル層の厚さを
任意に決定できる半導体デバイスを提案し、もって、設
計効率の向上を図ることにある。
れたもので、その目的は、ＩＰコアの最上層の厚さを共
通化する（例えば、厚くする）と共に、ＩＰコアの最上
層の厚さによらず、さらに、その上のメタル層の厚さを
任意に決定できる半導体デバイスを提案し、もって、設
計効率の向上を図ることにある。
【００１４】
【課題を解決するための手段】本発明の半導体デバイス
は、複数の配線層を有し、前記複数の配線層のうちの少
なくとも１つの中間層の厚さが前記少なくとも１つの中
間層よりも上に形成される少なくとも１つの配線層の厚
さよりも厚くなっている。
は、複数の配線層を有し、前記複数の配線層のうちの少
なくとも１つの中間層の厚さが前記少なくとも１つの中
間層よりも上に形成される少なくとも１つの配線層の厚
さよりも厚くなっている。
【００１５】前記少なくとも１つの中間層の配線ピッチ
は、前記少なくとも１つの中間層よりも上に形成される
少なくとも１つの配線層の配線ピッチよりも広い。前記
少なくとも１つの中間層は、電源用配線又は信号線に使
用される。
は、前記少なくとも１つの中間層よりも上に形成される
少なくとも１つの配線層の配線ピッチよりも広い。前記
少なくとも１つの中間層は、電源用配線又は信号線に使
用される。
【００１６】前記少なくとも１つの中間層の厚さは、前
記複数の配線層の最上層の厚さに実質的に等しい。
記複数の配線層の最上層の厚さに実質的に等しい。
【００１７】本発明の半導体デバイスは、１チップ内に
少なくとも１つのＩＰコアが搭載され、さらに、本発明
の半導体デバイスは、複数の配線層を有し、かつ、前記
複数の配線層のうちの少なくとも１つの中間層の厚さが
前記少なくとも１つの中間層よりも上に形成される少な
くとも１つの配線層の厚さよりも厚くなっている。
少なくとも１つのＩＰコアが搭載され、さらに、本発明
の半導体デバイスは、複数の配線層を有し、かつ、前記
複数の配線層のうちの少なくとも１つの中間層の厚さが
前記少なくとも１つの中間層よりも上に形成される少な
くとも１つの配線層の厚さよりも厚くなっている。
【００１８】前記少なくとも１つの中間層は、前記少な
くとも１つのＩＰコアの最上層である。前記少なくとも
１つの中間層は、前記少なくとも１つのＩＰコアに対す
るコア電源用配線に使用される。
くとも１つのＩＰコアの最上層である。前記少なくとも
１つの中間層は、前記少なくとも１つのＩＰコアに対す
るコア電源用配線に使用される。
【００１９】前記少なくとも１つの中間層の厚さは、前
記複数の配線層の最上層の厚さに実質的に等しい。前記
少なくとも１つの中間層の配線ピッチは、前記少なくと
も１つの中間層よりも上に形成される少なくとも１つの
配線層の配線ピッチよりも広い。
記複数の配線層の最上層の厚さに実質的に等しい。前記
少なくとも１つの中間層の配線ピッチは、前記少なくと
も１つの中間層よりも上に形成される少なくとも１つの
配線層の配線ピッチよりも広い。
【００２０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体デバイスについて詳細に説明する。
明の半導体デバイスについて詳細に説明する。
【００２１】図１は、ＩＰコアを示している。また、図
２は、図１のＩＰコアのデバイス構造の一例を示してい
る。
２は、図１のＩＰコアのデバイス構造の一例を示してい
る。
【００２２】本例では、ＩＰコア（ＩＰ１）は、３層の
メタル層Ｍ１，Ｍ２，Ｍ３により実現される。そして、
ＩＰコアのメタル層Ｍ１，Ｍ２は、主に、信号線として
用いられ、薄い配線層となっている。また、ＩＰコアの
最上層（メタル層）Ｍ３は、主に、コア電源用配線とし
て用いられ、メタル層Ｍ１，Ｍ２よりも厚く、厚い配線
層となっている。
メタル層Ｍ１，Ｍ２，Ｍ３により実現される。そして、
ＩＰコアのメタル層Ｍ１，Ｍ２は、主に、信号線として
用いられ、薄い配線層となっている。また、ＩＰコアの
最上層（メタル層）Ｍ３は、主に、コア電源用配線とし
て用いられ、メタル層Ｍ１，Ｍ２よりも厚く、厚い配線
層となっている。
【００２３】なお、本例では、メタル層Ｍ１，Ｍ２の配
線幅は、同じであると仮定している。また、メタル層Ｍ
３については、例えば、コア電源用配線として用いる部
分については、広い幅とし、信号線として用いる部分に
ついては、図示するように、メタル層Ｍ１，Ｍ２と同様
に、狭い配線幅とする。但し、コア電源用配線として用
いる部分のメタル層についても、狭い幅としても構わな
い。
線幅は、同じであると仮定している。また、メタル層Ｍ
３については、例えば、コア電源用配線として用いる部
分については、広い幅とし、信号線として用いる部分に
ついては、図示するように、メタル層Ｍ１，Ｍ２と同様
に、狭い配線幅とする。但し、コア電源用配線として用
いる部分のメタル層についても、狭い幅としても構わな
い。
【００２４】そして、設計時に、このＩＰコアを利用す
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図３及び図４に示すように、メタル層Ｍ４，
Ｍ５を付け足して、チップ内に所定の機能ブロック（回
路）を形成する。
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図３及び図４に示すように、メタル層Ｍ４，
Ｍ５を付け足して、チップ内に所定の機能ブロック（回
路）を形成する。
【００２５】ここで、メタル層Ｍ４は、主に、信号線と
して用いられ、メタル層Ｍ１，Ｍ２と同様に、薄い配線
層となっている。一方、半導体デバイスの最上層（メタ
ル層）Ｍ５は、主に、チップ電源用配線及びパッド用メ
タルとして用いられ、メタル層Ｍ３と同様に、厚い配線
層となっている。
して用いられ、メタル層Ｍ１，Ｍ２と同様に、薄い配線
層となっている。一方、半導体デバイスの最上層（メタ
ル層）Ｍ５は、主に、チップ電源用配線及びパッド用メ
タルとして用いられ、メタル層Ｍ３と同様に、厚い配線
層となっている。
【００２６】このように、本発明の半導体デバイスは、
複数の配線層のうちの少なくとも１つの中間層（最上層
及び最下層を除く配線層）が厚膜から構成されると共
に、その少なくとも１つの中間層上の少なくとも１つの
配線層が薄膜から構成されている点に特徴を有する。
複数の配線層のうちの少なくとも１つの中間層（最上層
及び最下層を除く配線層）が厚膜から構成されると共
に、その少なくとも１つの中間層上の少なくとも１つの
配線層が薄膜から構成されている点に特徴を有する。
【００２７】つまり、従来では、厚い配線層は、薄い配
線層上に形成され、かつ、厚い配線層上には、薄い配線
層が形成されていなかったのに対し、本発明では、厚い
配線層上にも、必要に応じて、薄い配線層を形成できる
ようにしている。
線層上に形成され、かつ、厚い配線層上には、薄い配線
層が形成されていなかったのに対し、本発明では、厚い
配線層上にも、必要に応じて、薄い配線層を形成できる
ようにしている。
【００２８】これにより、例えば、ＩＰコアの最上層を
コア電源用配線として使用するために、ＩＰコアの最上
層を厚膜から構成する場合においても、このＩＰコアを
利用した半導体デバイスにおいては、ＩＰコアの最上層
よりもさらに上の信号線として用いる配線層を薄膜から
構成することができる。
コア電源用配線として使用するために、ＩＰコアの最上
層を厚膜から構成する場合においても、このＩＰコアを
利用した半導体デバイスにおいては、ＩＰコアの最上層
よりもさらに上の信号線として用いる配線層を薄膜から
構成することができる。
【００２９】そして、コア電源用配線により、ＩＰコア
（機能ブロック）の性能を向上させることができると共
に、ＩＰコアの最上層上の配線層を薄膜から構成するこ
とができるため、配線効率がよくなり、最適なＩＰ設
計、製品開発が行えるようになる。
（機能ブロック）の性能を向上させることができると共
に、ＩＰコアの最上層上の配線層を薄膜から構成するこ
とができるため、配線効率がよくなり、最適なＩＰ設
計、製品開発が行えるようになる。
【００３０】図５は、ＩＰコアを示している。また、図
６は、図５のＩＰコアのデバイス構造の一例を示してい
る。
６は、図５のＩＰコアのデバイス構造の一例を示してい
る。
【００３１】本例のＩＰコア（ＩＰ２）は、例えば、図
１及び図２のＩＰコア（ＩＰ１）とは異なる機能を有し
ている。しかし、両ＩＰコアは、メタル層の数及び各メ
タル層の厚さについて、互いに共通化されている。
１及び図２のＩＰコア（ＩＰ１）とは異なる機能を有し
ている。しかし、両ＩＰコアは、メタル層の数及び各メ
タル層の厚さについて、互いに共通化されている。
【００３２】ＩＰコア（ＩＰ１）は、３層のメタル層Ｍ
１，Ｍ２，Ｍ３により実現される。そして、ＩＰコアの
メタル層Ｍ１，Ｍ２は、主に、信号線として用いられ、
薄い配線層となっている。また、ＩＰコアの最上層（メ
タル層）Ｍ３は、主に、コア電源用配線として用いら
れ、メタル層Ｍ１，Ｍ２よりも厚く、厚い配線層となっ
ている。
１，Ｍ２，Ｍ３により実現される。そして、ＩＰコアの
メタル層Ｍ１，Ｍ２は、主に、信号線として用いられ、
薄い配線層となっている。また、ＩＰコアの最上層（メ
タル層）Ｍ３は、主に、コア電源用配線として用いら
れ、メタル層Ｍ１，Ｍ２よりも厚く、厚い配線層となっ
ている。
【００３３】なお、本例では、メタル層Ｍ１，Ｍ２の配
線幅は、同じであると仮定している。また、メタル層Ｍ
３については、例えば、コア電源用配線として用いる部
分については、図示するように、広い幅とし、信号線と
して用いる部分については、メタル層Ｍ１，Ｍ２と同様
に、狭い配線幅とする。但し、コア電源用配線として用
いる部分のメタル層についても、狭い幅としても構わな
い。
線幅は、同じであると仮定している。また、メタル層Ｍ
３については、例えば、コア電源用配線として用いる部
分については、図示するように、広い幅とし、信号線と
して用いる部分については、メタル層Ｍ１，Ｍ２と同様
に、狭い配線幅とする。但し、コア電源用配線として用
いる部分のメタル層についても、狭い幅としても構わな
い。
【００３４】そして、設計時に、このＩＰコアを利用す
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図７及び図８に示すように、メタル層Ｍ４，
Ｍ５を付け足して、チップ内に所定の機能ブロック（回
路）を形成する。
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図７及び図８に示すように、メタル層Ｍ４，
Ｍ５を付け足して、チップ内に所定の機能ブロック（回
路）を形成する。
【００３５】ここで、メタル層Ｍ４は、主に、信号線と
して用いられ、メタル層Ｍ１，Ｍ２と同様に、薄い配線
層となっている。一方、半導体デバイスの最上層（メタ
ル層）Ｍ５は、主に、チップ電源用配線及びパッド用メ
タルとして用いられ、メタル層Ｍ３と同様に、厚い配線
層となっている。
して用いられ、メタル層Ｍ１，Ｍ２と同様に、薄い配線
層となっている。一方、半導体デバイスの最上層（メタ
ル層）Ｍ５は、主に、チップ電源用配線及びパッド用メ
タルとして用いられ、メタル層Ｍ３と同様に、厚い配線
層となっている。
【００３６】このように、本発明の半導体デバイスは、
複数の配線層のうちの少なくとも１つの中間層（最上層
及び最下層を除く配線層）が厚膜から構成されると共
に、その少なくとも１つの中間層上の少なくとも１つの
配線層が薄膜から構成されている点に特徴を有する。
複数の配線層のうちの少なくとも１つの中間層（最上層
及び最下層を除く配線層）が厚膜から構成されると共
に、その少なくとも１つの中間層上の少なくとも１つの
配線層が薄膜から構成されている点に特徴を有する。
【００３７】つまり、従来では、厚い配線層は、薄い配
線層上に形成され、かつ、厚い配線層上には、薄い配線
層が形成されていなかったのに対し、本発明では、厚い
配線層上にも、必要に応じて、薄い配線層を形成できる
ようにしている。
線層上に形成され、かつ、厚い配線層上には、薄い配線
層が形成されていなかったのに対し、本発明では、厚い
配線層上にも、必要に応じて、薄い配線層を形成できる
ようにしている。
【００３８】これにより、例えば、ＩＰコアの最上層を
コア電源用配線として使用するために、ＩＰコアの最上
層を厚膜から構成する場合においても、このＩＰコアを
利用した半導体デバイスにおいては、ＩＰコアの最上層
よりもさらに上の信号線として用いる配線層を薄膜から
構成することができる。
コア電源用配線として使用するために、ＩＰコアの最上
層を厚膜から構成する場合においても、このＩＰコアを
利用した半導体デバイスにおいては、ＩＰコアの最上層
よりもさらに上の信号線として用いる配線層を薄膜から
構成することができる。
【００３９】そして、コア電源用配線により、ＩＰコア
（機能ブロック）の性能を向上させることができると共
に、ＩＰコアの最上層上の配線層を薄膜から構成するこ
とができるため、配線効率がよくなり、最適なＩＰ設
計、製品開発が行えるようになる。
（機能ブロック）の性能を向上させることができると共
に、ＩＰコアの最上層上の配線層を薄膜から構成するこ
とができるため、配線効率がよくなり、最適なＩＰ設
計、製品開発が行えるようになる。
【００４０】ところで、本発明によれば、図１及び図２
のＩＰコア（ＩＰ１）と図５及び図６のＩＰコア（ＩＰ
２）は、互いに配線層の数及び各配線層の厚さが共通化
されている。従って、例えば、図９及び図１０に示すよ
うに、１つの半導体チップ内に、ＩＰコア（ＩＰ１）と
ＩＰコア（ＩＰ２）を取り込んで、１つのシステムを構
成する場合においても、各ＩＰコアのレイアウトをその
まま使用できるため、設計効率が向上し、半導体デバイ
スの開発期間を短縮できる。
のＩＰコア（ＩＰ１）と図５及び図６のＩＰコア（ＩＰ
２）は、互いに配線層の数及び各配線層の厚さが共通化
されている。従って、例えば、図９及び図１０に示すよ
うに、１つの半導体チップ内に、ＩＰコア（ＩＰ１）と
ＩＰコア（ＩＰ２）を取り込んで、１つのシステムを構
成する場合においても、各ＩＰコアのレイアウトをその
まま使用できるため、設計効率が向上し、半導体デバイ
スの開発期間を短縮できる。
【００４１】図１１は、ＩＰコアを示している。また、
図１２は、図１１のＩＰコアのデバイス構造の一例を示
している。
図１２は、図１１のＩＰコアのデバイス構造の一例を示
している。
【００４２】本例では、ＩＰコア（ＩＰ３）は、３層の
メタル層Ｍ１，Ｍ２，Ｍ３により実現される。そして、
ＩＰコアのメタル層Ｍ１，Ｍ２は、主に、信号線として
用いられ、薄い配線層となっている。また、ＩＰコアの
最上層（メタル層）Ｍ３は、主に、コア電源用配線とし
て用いられ、メタル層Ｍ１，Ｍ２よりも厚く、厚い配線
層となっている。
メタル層Ｍ１，Ｍ２，Ｍ３により実現される。そして、
ＩＰコアのメタル層Ｍ１，Ｍ２は、主に、信号線として
用いられ、薄い配線層となっている。また、ＩＰコアの
最上層（メタル層）Ｍ３は、主に、コア電源用配線とし
て用いられ、メタル層Ｍ１，Ｍ２よりも厚く、厚い配線
層となっている。
【００４３】なお、本例では、メタル層Ｍ１，Ｍ２の配
線幅は、同じであると仮定している。また、メタル層Ｍ
３については、例えば、コア電源用配線として用いる部
分については、図示するように、広い幅とし、信号線と
して用いる部分については、メタル層Ｍ１，Ｍ２と同様
に、狭い配線幅とする。但し、コア電源用配線として用
いる部分のメタル層についても、狭い幅としても構わな
い。
線幅は、同じであると仮定している。また、メタル層Ｍ
３については、例えば、コア電源用配線として用いる部
分については、図示するように、広い幅とし、信号線と
して用いる部分については、メタル層Ｍ１，Ｍ２と同様
に、狭い配線幅とする。但し、コア電源用配線として用
いる部分のメタル層についても、狭い幅としても構わな
い。
【００４４】そして、設計時に、このＩＰコアを利用す
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図１３及び図１４に示すように、メタル層Ｍ
４，Ｍ５，Ｍ６を付け足して、チップ内に所定の機能ブ
ロック（回路）を形成する。
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図１３及び図１４に示すように、メタル層Ｍ
４，Ｍ５，Ｍ６を付け足して、チップ内に所定の機能ブ
ロック（回路）を形成する。
【００４５】ここで、メタル層Ｍ４，Ｍ５は、主に、信
号線として用いられ、メタル層Ｍ１，Ｍ２と同様に、薄
い配線層となっている。一方、半導体デバイスの最上層
（メタル層）Ｍ６は、主に、チップ電源用配線及びパッ
ド用メタルとして用いられ、メタル層Ｍ３と同様に、厚
い配線層となっている。
号線として用いられ、メタル層Ｍ１，Ｍ２と同様に、薄
い配線層となっている。一方、半導体デバイスの最上層
（メタル層）Ｍ６は、主に、チップ電源用配線及びパッ
ド用メタルとして用いられ、メタル層Ｍ３と同様に、厚
い配線層となっている。
【００４６】このように、本発明の半導体デバイスは、
複数の配線層のうちの少なくとも１つの中間層（最上層
及び最下層を除く配線層）が厚膜から構成されると共
に、その少なくとも１つの中間層上の少なくとも１つの
配線層が薄膜から構成されている点に特徴を有する。
複数の配線層のうちの少なくとも１つの中間層（最上層
及び最下層を除く配線層）が厚膜から構成されると共
に、その少なくとも１つの中間層上の少なくとも１つの
配線層が薄膜から構成されている点に特徴を有する。
【００４７】つまり、従来では、厚い配線層は、薄い配
線層上に形成され、かつ、厚い配線層上には、薄い配線
層が形成されていなかったのに対し、本発明では、厚い
配線層上にも、必要に応じて、薄い配線層を形成できる
ようにしている。
線層上に形成され、かつ、厚い配線層上には、薄い配線
層が形成されていなかったのに対し、本発明では、厚い
配線層上にも、必要に応じて、薄い配線層を形成できる
ようにしている。
【００４８】これにより、例えば、ＩＰコアの最上層を
コア電源用配線として使用するために、ＩＰコアの最上
層を厚膜から構成する場合においても、このＩＰコアを
利用した半導体デバイスにおいては、ＩＰコアの最上層
よりもさらに上の信号線として用いる配線層を薄膜から
構成することができる。
コア電源用配線として使用するために、ＩＰコアの最上
層を厚膜から構成する場合においても、このＩＰコアを
利用した半導体デバイスにおいては、ＩＰコアの最上層
よりもさらに上の信号線として用いる配線層を薄膜から
構成することができる。
【００４９】そして、コア電源用配線により、ＩＰコア
（機能ブロック）の性能を向上させることができると共
に、ＩＰコアの最上層上の配線層を薄膜から構成するこ
とができるため、配線効率がよくなり、最適なＩＰ設
計、製品開発が行えるようになる。
（機能ブロック）の性能を向上させることができると共
に、ＩＰコアの最上層上の配線層を薄膜から構成するこ
とができるため、配線効率がよくなり、最適なＩＰ設
計、製品開発が行えるようになる。
【００５０】図１５は、ＩＰコアを示している。また、
図１６は、図１５のＩＰコアのデバイス構造の一例を示
している。
図１６は、図１５のＩＰコアのデバイス構造の一例を示
している。
【００５１】本例のＩＰコア（ＩＰ４）は、例えば、図
１１及び図１２のＩＰコア（ＩＰ３）とは異なる機能を
有している。しかし、両ＩＰコアは、メタル層の数及び
各メタル層の厚さについて、互いに共通化されている。
１１及び図１２のＩＰコア（ＩＰ３）とは異なる機能を
有している。しかし、両ＩＰコアは、メタル層の数及び
各メタル層の厚さについて、互いに共通化されている。
【００５２】ＩＰコア（ＩＰ３）は、３層のメタル層Ｍ
１，Ｍ２，Ｍ３により実現される。そして、ＩＰコアの
メタル層Ｍ１，Ｍ２は、主に、信号線として用いられ、
薄い配線層となっている。また、ＩＰコアの最上層（メ
タル層）Ｍ３は、主に、コア電源用配線として用いら
れ、メタル層Ｍ１，Ｍ２よりも厚く、厚い配線層となっ
ている。
１，Ｍ２，Ｍ３により実現される。そして、ＩＰコアの
メタル層Ｍ１，Ｍ２は、主に、信号線として用いられ、
薄い配線層となっている。また、ＩＰコアの最上層（メ
タル層）Ｍ３は、主に、コア電源用配線として用いら
れ、メタル層Ｍ１，Ｍ２よりも厚く、厚い配線層となっ
ている。
【００５３】なお、本例では、メタル層Ｍ１，Ｍ２の配
線幅は、同じであると仮定している。また、メタル層Ｍ
３については、例えば、コア電源用配線として用いる部
分については、図示するように、広い幅とし、信号線と
して用いる部分については、メタル層Ｍ１，Ｍ２と同様
に、狭い配線幅とする。但し、コア電源用配線として用
いる部分のメタル層についても、狭い幅としても構わな
い。
線幅は、同じであると仮定している。また、メタル層Ｍ
３については、例えば、コア電源用配線として用いる部
分については、図示するように、広い幅とし、信号線と
して用いる部分については、メタル層Ｍ１，Ｍ２と同様
に、狭い配線幅とする。但し、コア電源用配線として用
いる部分のメタル層についても、狭い幅としても構わな
い。
【００５４】そして、設計時に、このＩＰコアを利用す
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図１７及び図１８に示すように、メタル層Ｍ
４を付け足して、チップ内に所定の機能ブロック（回
路）を形成する。ここで、メタル層Ｍ４は、主に、信号
線として用いられ、メタル層Ｍ１，Ｍ２と同様に、薄い
配線層となっている。
る場合には、メタル層Ｍ１，Ｍ２，Ｍ３をそのまま利用
し、かつ、図１７及び図１８に示すように、メタル層Ｍ
４を付け足して、チップ内に所定の機能ブロック（回
路）を形成する。ここで、メタル層Ｍ４は、主に、信号
線として用いられ、メタル層Ｍ１，Ｍ２と同様に、薄い
配線層となっている。
【００５５】このように、本発明の半導体デバイスは、
複数の配線層のうちの少なくとも１つの中間層（最上層
及び最下層を除く配線層）が厚膜から構成されると共
に、その少なくとも１つの中間層上の少なくとも１つの
配線層が薄膜から構成されている点に特徴を有する。
複数の配線層のうちの少なくとも１つの中間層（最上層
及び最下層を除く配線層）が厚膜から構成されると共
に、その少なくとも１つの中間層上の少なくとも１つの
配線層が薄膜から構成されている点に特徴を有する。
【００５６】つまり、従来では、厚い配線層は、薄い配
線層上に形成され、かつ、厚い配線層上には、薄い配線
層が形成されていなかったのに対し、本発明では、厚い
配線層上にも、必要に応じて、薄い配線層を形成できる
ようにしている。
線層上に形成され、かつ、厚い配線層上には、薄い配線
層が形成されていなかったのに対し、本発明では、厚い
配線層上にも、必要に応じて、薄い配線層を形成できる
ようにしている。
【００５７】これにより、例えば、ＩＰコアの最上層を
コア電源用配線として使用するために、ＩＰコアの最上
層を厚膜から構成する場合においても、このＩＰコアを
利用した半導体デバイスにおいては、ＩＰコアの最上層
よりもさらに上の信号線として用いる配線層を薄膜から
構成することができる。
コア電源用配線として使用するために、ＩＰコアの最上
層を厚膜から構成する場合においても、このＩＰコアを
利用した半導体デバイスにおいては、ＩＰコアの最上層
よりもさらに上の信号線として用いる配線層を薄膜から
構成することができる。
【００５８】そして、コア電源用配線により、ＩＰコア
（機能ブロック）の性能を向上させることができると共
に、ＩＰコアの最上層上の配線層を薄膜から構成するこ
とができるため、配線効率がよくなり、最適なＩＰ設
計、製品開発が行えるようになる。
（機能ブロック）の性能を向上させることができると共
に、ＩＰコアの最上層上の配線層を薄膜から構成するこ
とができるため、配線効率がよくなり、最適なＩＰ設
計、製品開発が行えるようになる。
【００５９】ところで、本発明によれば、図１１及び図
１２のＩＰコア（ＩＰ３）と図１５及び図１６のＩＰコ
ア（ＩＰ４）は、互いに配線層の数及び各配線層の厚さ
が共通化されている。従って、例えば、図１９及び図２
０に示すように、１つの半導体チップ内に、ＩＰコア
（ＩＰ３）とＩＰコア（ＩＰ４）を取り込んで、１つの
システムを構成する場合においても、各ＩＰコアのレイ
アウトをそのまま使用できるため、設計効率が向上し、
半導体デバイスの開発期間を短縮できる。
１２のＩＰコア（ＩＰ３）と図１５及び図１６のＩＰコ
ア（ＩＰ４）は、互いに配線層の数及び各配線層の厚さ
が共通化されている。従って、例えば、図１９及び図２
０に示すように、１つの半導体チップ内に、ＩＰコア
（ＩＰ３）とＩＰコア（ＩＰ４）を取り込んで、１つの
システムを構成する場合においても、各ＩＰコアのレイ
アウトをそのまま使用できるため、設計効率が向上し、
半導体デバイスの開発期間を短縮できる。
【００６０】図２１は、本発明に関わる半導体デバイス
の各配線層の厚さと、従来の半導体デバイスの各配線層
の厚さとの関係を示している。
の各配線層の厚さと、従来の半導体デバイスの各配線層
の厚さとの関係を示している。
【００６１】例えば、ＩＰコアがｍ（ｍは、自然数）層
の配線層から構成され、このＩＰコアを利用した半導体
デバイスがｎ（ｎは、ｎ＞ｍを満たす自然数）層の配線
層から構成される場合に、従来では、最も下層の厚い配
線層上には、常に、厚い配線層が形成されていたのに対
し、本発明では、最も下層の厚い配線層上にも、必要に
応じて、薄い配線層を形成することができる。
の配線層から構成され、このＩＰコアを利用した半導体
デバイスがｎ（ｎは、ｎ＞ｍを満たす自然数）層の配線
層から構成される場合に、従来では、最も下層の厚い配
線層上には、常に、厚い配線層が形成されていたのに対
し、本発明では、最も下層の厚い配線層上にも、必要に
応じて、薄い配線層を形成することができる。
【００６２】図２２は、１つの半導体チップ内に４つの
ＩＰコアを組み込んだ例を示している。
ＩＰコアを組み込んだ例を示している。
【００６３】このようなシステムＬＳＩにおいて、例え
ば、ＩＰコア（ＩＰ１，ＩＰ２，ＩＰ４）の最上層Ｍｍ
をコア電源用配線として使用すると共に、ＩＰコア（Ｉ
Ｐ３）の最上層Ｍｍを信号線として使用することもでき
る。なお、ＩＰコア同士の電気的接続は、各ＩＰコアの
間のスペースに配置された配線層（例えば、Ｍ１〜Ｍ
ｍ）を用いて行ってもよいし、これに代えて、例えば、
ＩＰコアの配線層上の配線層（例えば、Ｍｍ＋１〜Ｍ
ｎ）を用いて行ってもよい。
ば、ＩＰコア（ＩＰ１，ＩＰ２，ＩＰ４）の最上層Ｍｍ
をコア電源用配線として使用すると共に、ＩＰコア（Ｉ
Ｐ３）の最上層Ｍｍを信号線として使用することもでき
る。なお、ＩＰコア同士の電気的接続は、各ＩＰコアの
間のスペースに配置された配線層（例えば、Ｍ１〜Ｍ
ｍ）を用いて行ってもよいし、これに代えて、例えば、
ＩＰコアの配線層上の配線層（例えば、Ｍｍ＋１〜Ｍ
ｎ）を用いて行ってもよい。
【００６４】なお、本発明は、全ての半導体デバイスに
適用できる他、特に、ＩＰコアを利用した半導体デバイ
ス、例えば、メモリ混載ロジックＬＳＩ、システムＬＳ
Ｉなどに適用できる。
適用できる他、特に、ＩＰコアを利用した半導体デバイ
ス、例えば、メモリ混載ロジックＬＳＩ、システムＬＳ
Ｉなどに適用できる。
【００６５】
【発明の効果】以上、説明したように、本発明の半導体
デバイスによれば、各ＩＰコアの各配線層の数及び厚さ
を共通化している。特に、各ＩＰコアの最上層を厚膜か
ら構成し、この厚膜から構成された最上層を、コア電源
用配線又は信号線として使用するようにしている。従っ
て、複数のＩＰコアを１チップ内に混載する場合におい
ても、各ＩＰコアの性能が変化するようなことはなく、
また、性能維持のためにレイアウトを変更する必要もな
い。
デバイスによれば、各ＩＰコアの各配線層の数及び厚さ
を共通化している。特に、各ＩＰコアの最上層を厚膜か
ら構成し、この厚膜から構成された最上層を、コア電源
用配線又は信号線として使用するようにしている。従っ
て、複数のＩＰコアを１チップ内に混載する場合におい
ても、各ＩＰコアの性能が変化するようなことはなく、
また、性能維持のためにレイアウトを変更する必要もな
い。
【００６６】また、ＩＰコアの最上層が厚膜から構成さ
れているため、これをコア電源用配線として用いれば、
ＩＰコアの性能が低下することもない。
れているため、これをコア電源用配線として用いれば、
ＩＰコアの性能が低下することもない。
【００６７】また、このようなＩＰコアを利用した半導
体デバイスにおいては、ＩＰコアの最上層よりもさらに
上に配置される信号線として用いる配線層を薄膜から構
成することができる。つまり、全ての配線層に関して、
配線層の目的に合わせて、配線層の厚さ及びピッチを自
由に決定できるため、配線効率がよくなり、最適なＩＰ
設計、製品開発が行えるようになる。
体デバイスにおいては、ＩＰコアの最上層よりもさらに
上に配置される信号線として用いる配線層を薄膜から構
成することができる。つまり、全ての配線層に関して、
配線層の目的に合わせて、配線層の厚さ及びピッチを自
由に決定できるため、配線効率がよくなり、最適なＩＰ
設計、製品開発が行えるようになる。
【図１】ＩＰコアを示す図。
【図２】図１のＩＰコアのデバイス構造を示す断面図。
【図３】図１のＩＰコアを搭載したチップを示す図。
【図４】図３の半導体デバイスの構造を示す断面図。
【図５】ＩＰコアを示す図。
【図６】図５のＩＰコアのデバイス構造を示す断面図。
【図７】図５のＩＰコアを搭載したチップを示す図。
【図８】図７の半導体デバイスの構造を示す断面図。
【図９】図１のＩＰコアと図５のＩＰコアを搭載したチ
ップを示す図。
ップを示す図。
【図１０】図９の半導体デバイスの構造を示す断面図。
【図１１】ＩＰコアを示す図。
【図１２】図１１のＩＰコアのデバイス構造を示す断面
図。
図。
【図１３】図１１のＩＰコアを搭載したチップを示す
図。
図。
【図１４】図１３の半導体デバイスの構造を示す断面
図。
図。
【図１５】ＩＰコアを示す図。
【図１６】図１５のＩＰコアのデバイス構造を示す断面
図。
図。
【図１７】図１５のＩＰコアを搭載したチップを示す
図。
図。
【図１８】図１７の半導体デバイスの構造を示す断面
図。
図。
【図１９】図１１のＩＰコアと図１５のＩＰコアを搭載
したチップを示す図。
したチップを示す図。
【図２０】図１９の半導体デバイスの構造を示す断面
図。
図。
【図２１】本発明と従来について配線層の厚さの関係を
比較して示す図。
比較して示す図。
【図２２】４つのＩＰコアを搭載したチップを示す図。
【図２３】ＩＰコアを示す図。
【図２４】図２３のＩＰコアのデバイス構造を示す断面
図。
図。
【図２５】図２３のＩＰコアを搭載したチップを示す
図。
図。
【図２６】図２５の半導体デバイスの構造を示す断面
図。
図。
【図２７】ＩＰコアを示す図。
【図２８】図２７のＩＰコアのデバイス構造を示す断面
図。
図。
【図２９】図２７のＩＰコアを搭載したチップを示す
図。
図。
【図３０】図２９の半導体デバイスの構造を示す断面
図。
図。
ＩＰ１，ＩＰ２，ＩＰ３，ＩＰ４，ＩＰ５，ＩＰ６ ：
ＩＰコア、 Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ ：メタル層。
ＩＰコア、 Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ ：メタル層。
Claims (9)
- 【請求項１】 複数の配線層を有する半導体デバイスに
おいて、前記複数の配線層のうちの少なくとも１つの中
間層の厚さが前記少なくとも１つの中間層よりも上に形
成される少なくとも１つの配線層の厚さよりも厚くなっ
ていることを特徴とする半導体デバイス。 - 【請求項２】 前記少なくとも１つの中間層の配線ピッ
チは、前記少なくとも１つの中間層よりも上に形成され
る少なくとも１つの配線層の配線ピッチよりも広いこと
を特徴とする請求項１記載の半導体デバイス。 - 【請求項３】 前記少なくとも１つの中間層は、電源用
配線又は信号線に使用されることを特徴とする請求項１
記載の半導体デバイス。 - 【請求項４】 前記少なくとも１つの中間層の厚さは、
前記複数の配線層の最上層の厚さに実質的に等しいこと
を特徴とする請求項１記載の半導体デバイス。 - 【請求項５】 １チップ内に少なくとも１つのＩＰコア
が搭載される半導体デバイスにおいて、前記半導体デバ
イスは、複数の配線層を有し、かつ、前記複数の配線層
のうちの少なくとも１つの中間層の厚さが前記少なくと
も１つの中間層よりも上に形成される少なくとも１つの
配線層の厚さよりも厚くなっていることを特徴とする半
導体デバイス。 - 【請求項６】 前記少なくとも１つの中間層は、前記少
なくとも１つのＩＰコアの最上層であることを特徴とす
る請求項５記載の半導体デバイス。 - 【請求項７】 前記少なくとも１つの中間層は、前記少
なくとも１つのＩＰコアに対するコア電源用配線に使用
されることを特徴とする請求項５記載の半導体デバイ
ス。 - 【請求項８】 前記少なくとも１つの中間層の厚さは、
前記複数の配線層の最上層の厚さに実質的に等しいこと
を特徴とする請求項５記載の半導体デバイス。 - 【請求項９】 前記少なくとも１つの中間層の配線ピッ
チは、前記少なくとも１つの中間層よりも上に形成され
る少なくとも１つの配線層の配線ピッチよりも広いこと
を特徴とする請求項５記載の半導体デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297670A JP2002110805A (ja) | 2000-09-28 | 2000-09-28 | 半導体デバイス |
| US09/966,440 US6888254B2 (en) | 2000-09-28 | 2001-09-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297670A JP2002110805A (ja) | 2000-09-28 | 2000-09-28 | 半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110805A true JP2002110805A (ja) | 2002-04-12 |
Family
ID=18779753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000297670A Pending JP2002110805A (ja) | 2000-09-28 | 2000-09-28 | 半導体デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6888254B2 (ja) |
| JP (1) | JP2002110805A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3621354B2 (ja) * | 2001-04-04 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路の配線方法及び構造 |
| JP4177568B2 (ja) * | 2001-07-10 | 2008-11-05 | 株式会社東芝 | 半導体デバイス |
| EP1487015B1 (en) * | 2003-06-10 | 2011-05-04 | STMicroelectronics Srl | Semiconductor electronic device and method of manufacturing thereof |
| JP4746858B2 (ja) * | 2004-09-29 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置、ウェーハ、半導体装置の設計方法及び製造方法 |
| JP2009123993A (ja) * | 2007-11-16 | 2009-06-04 | Nec Electronics Corp | 半導体集積回路装置 |
| US9117882B2 (en) * | 2011-06-10 | 2015-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-hierarchical metal layers for integrated circuits |
| US9653346B2 (en) * | 2015-05-07 | 2017-05-16 | United Microelectronics Corp. | Integrated FinFET structure having a contact plug pitch larger than fin and first metal pitch |
| US9673145B2 (en) | 2015-05-07 | 2017-06-06 | United Microelectronics Corp. | Semiconductor integrated circuit layout structure |
| US10090244B2 (en) * | 2016-07-27 | 2018-10-02 | Qualcomm Incorporated | Standard cell circuits employing high aspect ratio voltage rails for reduced resistance |
| US10867102B2 (en) * | 2018-06-28 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Inverted pitch IC structure, layout method, and system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3325351B2 (ja) * | 1993-08-18 | 2002-09-17 | 株式会社東芝 | 半導体装置 |
| JPH10173055A (ja) | 1996-12-09 | 1998-06-26 | Sony Corp | セルベース半導体装置及びスタンダードセル |
| US6246112B1 (en) * | 1998-06-11 | 2001-06-12 | Intel Corporation | Interleaved signal trace routing |
| US6262487B1 (en) * | 1998-06-23 | 2001-07-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method |
| US6078100A (en) * | 1999-01-13 | 2000-06-20 | Micron Technology, Inc. | Utilization of die repattern layers for die internal connections |
| JP2000297670A (ja) | 1999-04-13 | 2000-10-24 | Fuji Heavy Ind Ltd | ハイブリッド車の制御装置 |
-
2000
- 2000-09-28 JP JP2000297670A patent/JP2002110805A/ja active Pending
-
2001
- 2001-09-27 US US09/966,440 patent/US6888254B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020036354A1 (en) | 2002-03-28 |
| US6888254B2 (en) | 2005-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6915498B2 (en) | Semiconductor device provided using wiring data of common design core | |
| JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
| JP2008251666A (ja) | 三次元構造半導体装置 | |
| CN104051379A (zh) | 具有超薄介电层的无焊内建层（bbul）半导体封装 | |
| US20200020624A1 (en) | Substrate-embedded substrate | |
| JP2002110805A (ja) | 半導体デバイス | |
| US6864524B2 (en) | Hybrid bulk/silicon-on-insulator multiprocessors | |
| Davidson et al. | Long lossy lines (L/sup 3/) and their impact upon large chip performance | |
| JP3677135B2 (ja) | 半導体集積回路とその製造方法 | |
| US6335494B1 (en) | Multiple power distribution for delta-I noise reduction | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| US20010039645A1 (en) | Semiconductor integrated circuit having thereon on-chip capacitors | |
| JPH03101152A (ja) | 半導体メモリ | |
| JP2002289817A (ja) | 半導体集積回路装置及びその製造方法 | |
| US6493860B2 (en) | Method of designing semiconductor device, and method of manufacturing semiconductor device | |
| KR100211768B1 (ko) | 삼중 금속층을 가지는 반도체 메모리 장치 | |
| JPS6231501B2 (ja) | ||
| JP2004303768A (ja) | 半導体装置及びパターン発生方法 | |
| JPH0435065A (ja) | マスタスライス半導体集積回路装置 | |
| Knausenberger et al. | High pinout IC packaging and the density advantage of surface mounting | |
| JP3262426B2 (ja) | 半導体集積回路装置のレイアウト方法 | |
| JP3130891B2 (ja) | 配線方法 | |
| JPH03227569A (ja) | 半導体集積回路 | |
| JPS6231146A (ja) | 多層配線基板 | |
| JPH11238850A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040407 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060214 |