JP3621354B2 - 半導体集積回路の配線方法及び構造 - Google Patents
半導体集積回路の配線方法及び構造 Download PDFInfo
- Publication number
- JP3621354B2 JP3621354B2 JP2001105520A JP2001105520A JP3621354B2 JP 3621354 B2 JP3621354 B2 JP 3621354B2 JP 2001105520 A JP2001105520 A JP 2001105520A JP 2001105520 A JP2001105520 A JP 2001105520A JP 3621354 B2 JP3621354 B2 JP 3621354B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- data
- metal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 51
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000013461 design Methods 0.000 claims description 42
- 238000012545 processing Methods 0.000 claims description 24
- 238000012360 testing method Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 description 90
- 239000002184 metal Substances 0.000 description 90
- 239000010410 layer Substances 0.000 description 83
- 238000010586 diagram Methods 0.000 description 53
- 238000004364 calculation method Methods 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の配線方法及び構造に関し、特に、汎用ロジックセルのアレイ構造をベースとする半導体集積回路の配線方法及び構造に関する。
【０００２】
【従来の技術】
従来、特定ユーザ向けにカスタマイズされた専用ＩＣであるＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）が知られている。
【０００３】
このＡＳＩＣは、一般的には、セルベースＩＣとゲートアレイに大きく分類される。セルベースＩＣは、トランジスタ等各素子を形成する工程から配線工程迄、全て専用マスクを必要とする。ゲートアレイは、トランジスタ等各素子を形成する工程は複数のデザインで共通化されており、配線工程のみユーザ毎の設計によって品種毎に異なるデザインとして設計される専用マスクを必要とする。
【０００４】
また、設計者が選択可能な複数の論理関数の内１つを選択することができる、マスクプログラマブルな機能ブロックベースのＬＳＩ設計・製造手法が知られている（米国特許第５８５８８１７号、ＰＣＴ出願ＷＯ９９２５０２３号参照）。
【０００５】
このマスクプログラマブルな機能ブロックベースのＬＳＩ設計手法は、汎用的な機能ブロックのアレイ構造からなるもので、機能ブロック内の各トランジスタ素子間接続配線は、予め、下層メタルで形成されている。この上位配線層に、セグメント化されたアレイ状の配線パタンを形成しておき、ここまで形成されたものを複数のデザインで共通化、つまり、ゲートアレイでいうマスタウェハ化し、各デザインに応じて、最上位配線層を定義する。これによって、１マスクステップでカスタマイズするというものである。
【０００６】
更に、最上位配線層の直下のビア（Ｖｉａ）層もカスタマイズとして使用する例も知られている（ＰＣＴ出願ＷＯ９９２５０２３号参照）。
【０００７】
上述した汎用ロジックブロックのモジュールは、複数の組合せ論理関数を選択できるマルチプレクサから構成され、例えば特開平７−１０６９４９号（米国特許第５０５５７１８号）公報に、「汎用組み合わせ論理モジュール」が開示されている。この公報に開示されている汎用ロジックモジュールは、４入力のマルチプレクサ（ＭＵＸ）から構成されており、この４入力のマルチプレクサは３個の２入力マルチプレクサを組み合わせて構成されている。
【０００８】
ここでは、上記２入力マルチプレクサの構成は明らかにされていないが、一般的には、正転タイプの２入力マルチプレクサは、第１段目のインバータ、第２段目のトランスファゲート及び第３段目のインバータから構成されている。従って、入力された信号が出力されるまでに、３段の論理素子を通過する。このような構成の２入力マルチプレクサを用いて４入力マルチプレクサを構成した場合、入力された信号が出力されるまでに６段の論理素子を通過する。
【０００９】
なお、上記２入力マルチプレクサが反転出力タイプである場合は、第３段目のインバータは除去されるので、この反転出力タイプの２入力マルチプレクサを用いて４入力マルチプレクサを構成した場合、入力された信号が出力されるまでに４段の論理素子を通過する。
【００１０】
更に、４入力マルチプレクサは、２入力マルチプレクサを用いないで、インバータ及びトランスファゲートを用いて構成することもできる。このインバータ及びトランスファゲートを用いた４入力マルチプレクサの場合、入力された信号が出力されるまでに４段の論理素子を通過する。
【００１１】
また、他の汎用ロジックモジュールとして、米国特許５６８４４１２号には、「ＣＥＬＬ ＦＯＲＭＩＮＧ ＰＡＲＴ ＯＦ Ａ ＣＵＳＴＯＭＩＺＡＢＬＥＡＲＲＡＹ」が開示されている。この汎用ロジックモジュールは、ＮＡＮＤゲート、２個の２入力マルチプレクサＡ，Ａ、並びに１個の２入力マルチプレクサＬＡＲＧＥから構成されている。２入力マルチプレクサＡは、第１段目のインバータと第２段目のトランスファゲートで構成されている。また、２入力マルチプレクサＬＡＲＧＥは、第１段目のトランスファゲートと第２段目のインバ−夕とから構成されている。従って、汎用ロジックモジュールに入力された信号は、最大４段の論理素子を通って出力される。
【００１２】
上記の他に、複数の組合せ論理関数を選択できるマルチプレクサから構成された汎用ロジックモジュールが、米国特許第４９１０４１７号、米国特許第６０１４０３８号等に開示されている。
【００１３】
以上説明した各汎用ロジックモジュールは、複数の論理関数を実現することを目的として、２入力マルチプレクサをシリアルに複数段接続した複数入力・複数段マルチプレクサから構成されており、その入力端子を論理値「１」（例えば電源電位）又は論理値「０」（例えば接地電位）に設定することで所望の論理回路が構成される。
【００１４】
図１１は、従来のＬＳＩ設計手法を説明し、（ａ）は第１の従来例の平面説明図、（ｂ）は第２の従来例の平面説明図である。この図は、メタル５層構造における最上位の１層のみのカスタマイズ手法を示している。図中、×はメタル５が横方向に配線不可能な格子を表し、○はメタル５が自由に配線可能な格子を表し、●は配線が未だリソースとして余っている（横方向に未だ配線可能）ことを表わす。
【００１５】
第１の従来例において、縦方向に延びるセグメントは、上から２番目に位置する第４層（メタル４）の配線であり、その両端に、第４層と第５層を繋ぐビアコンタクト（ビア４）が設けられている。横方向に延びる帯は、最上層（メタル５）を示し、自由にデザインすることができる（（ａ）参照）。
【００１６】
第２の従来例において、縦方向に延びるセグメントは、上から２層目に位置する埋め込み配線であり、細分化されないで、その両端だけでなく間にもビアコンタクトが設けられている（（ｂ）参照）。
【００１７】
この場合、横方向に延びるトラックが、第１の従来例では約１／２だったのが約２／３となり、縦方向に長い配線におけるビアコンタクトの抵抗成分がある程度軽減される。
【００１８】
なお、両従来例において、ビアコンタクトとビアコンタクトとの間に３格子以上の配線を設けようとすると、間に挟まれた配線が上下どちら側にも行けなくなってしまうので、何れの場合も２格子の配線となる。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した第１の従来例では、非常に大きな配線（ビア）抵抗が付いてしまうため遅延特性の悪化をもたらす。また、配線性及び集積度が著しく低下してしまう。
【００２０】
第２の従来例では、第１の従来例に比べ、配線（ビア）抵抗の影響はある程度改善されるが、逆に余分な配線容量が付加されてしまい、これにより配線性も低下する。また、第１の従来例よりは改善されるものの、配線性及び集積度が非常に低下してしまう。更に、第１、第２の従来例と共に縦方向、横方向配線リソースのバランスが悪くクロック信号のスキューが大きくなる。この結果、性能劣化や消費電力の増大等を招くことになる。
【００２１】
つまり、第１の従来例は、セグメント化された第４層の配線パタンが短いため、縦方向に長い配線を引く場合は複数のビアを経由する必要がある。これにより、ビア抵抗の多数直列接続となって、非常に大きな配線抵抗が付いてしまい、遅延特性上、大きな不利となる。
【００２２】
また、各セグメント配線の両端にビアを備え付けているため、カスタマイズ用の最上位配線層（メタル５）が通過できる格子が約１／２になってしまい、縦方向と横方向で配線リソースのアンバランスが生じる。これにより、配線性が大きく低下することになる。
【００２３】
これに対し、第２の従来例は、第４層の配線パタンをある程度長いセグメントにしているため、第１の実施例と比べて、直列ビア抵抗の影響はある程度改善されるが、セグメントが長くなった分、一度ある電位で使用したセグメントが別電位で使用できないことから、セグメントの多くが冗長的になってしまう。この冗長部分による余計な容量の付加によって遅延特性上不利となり、更に配線性も低下する。
【００２４】
また、第１の従来例よりは改善されるものの、ビアコンタクトは３格子に１格子存在するため、最上位配線層（メタル５）が通過できる横方向の格子は約２／３である。
【００２５】
更に、両従来例では何れも、縦・横方向の配線リソースバランス及び配線容量・抵抗バランスが悪いが、クロック分配用の配線等、容量と抵抗の負荷バランスが要求されるものにおいて、その影響は大きく、性能劣化をもたらすことになる。
【００２６】
この発明の目的は、集積度、性能、消費電力等の特性を損なうことなく、デザイン毎に必要となる専用マスクを最小限に削減することができる半導体集積回路の配線方法及び構造を提供することである。
【００２７】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る半導体集積回路の配線方法は、汎用ロジックセルのアレイ構造をベースとする半導体集積回路の配線方法において、ユーザ回路のデザインに依存せず共通化可能な配線として電源配線、グランド配線、テスト系回路用配線、及びクロック信号配線のうち少なくとも一つを下層配線層で形成し、前記共通化可能な配線を複数のデザインで共通化し、更に、前記ユーザ回路のデザインによる前記下層配線層の上層の配線層を前記ユーザ回路毎の専用マスクを用いてカスタマイズして形成することを特徴としている。
【００２８】
上記構成を有することにより、ユーザ回路のデザインに依存せず共通化可能な配線として電源配線、グランド配線、テスト系回路用配線、及びクロック信号配線のうち少なくとも一つが下層配線層で形成され、この共通化可能な配線を複数のデザインで共通化して、更に、ユーザ回路のデザインによる下層配線層の上層の配線層がユーザ回路毎の専用マスクを用いてカスタマイズして形成されることにより、汎用ロジックセルのアレイ構造をベースとする半導体集積回路が配線される。これにより、集積度、性能、消費電力等の特性を損なうことなく、デザイン毎に必要となる専用マスクを最小限に削減することができる。
【００２９】
また、この発明に係る半導体集積回路の配線構造により、上記半導体集積回路の配線方法を実現することができる。
【００３０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３１】
図１は、この発明の一実施の形態に係るＡＳＩＣの層構造を示す断面図である。図１に示すように、ＡＳＩＣ１０は、第１から第５の各メタル層がそれぞれ層間膜を介して下から記載順に積層されたメタル５層構造を有する、汎用ロジックセルのアレイ構造をベースとする半導体集積回路である。
【００３２】
第１メタル（Ｍｅｔａｌ１）１１は、層間膜１２に設けられたコンタクト（Ｃｏｎｔａｃｔ）１３を介して、その下の層に接続されている。この第１メタル１１は、層間膜１２に設けられた第１ビアコンタクト１４（Ｖｉａ１）を介して、第２メタル１５（Ｍｅｔａｌ２）に接続されている。
【００３３】
同様に、第２メタル１５は、層間膜１２に設けられた第２ビアコンタクト１６（Ｖｉａ２）を介して、第３メタル１７（Ｍｅｔａｌ３）に、第３メタル１７は、層間膜１２に設けられた第３ビアコンタクト１８（Ｖｉａ３）を介して、第４メタル１９（Ｍｅｔａｌ４）に、第４メタル１１は、層間膜１２に設けられた第４ビアコンタクト２０（Ｖｉａ４）を介して、第５メタル２１（Ｍｅｔａｌ５）に、それぞれ接続されている。
【００３４】
このＡＳＩＣ１０は、５層からなる配線層を、Ａ，Ｂ，Ｃの３つの群に大別することができる。Ａ群２２は、リワーク時にリワークしない固定配線層である第４メタル１９と第４ビアコンタクト２０、及びリワーク時にカスタマイズされる第５メタル２１からなるカスタマイズ層である。
【００３５】
Ｂ群２３は、第１ビアコンタクト１４、第２メタル１５、第２ビアコンタクト１６、第３メタル１７、及び第３ビアコンタクト１８からなる接続配線層である。Ｃ群２４は、コンタクト１３及び第１メタル１１からなるロジックブロック内配線層である。
【００３６】
Ｂ群２３の接続配線層は、電源配線、ＧＮＤ配線、テスト系回路用配線、クロック信号配線等の少なくとも一つが含まれる、共通化可能な配線層である。テスト系回路用配線としては、メモリのＢＩＳＴ（ｂｕｉｌｔ ｉｎ ｓｅｌｆ ｔｅｓｔ）回路、スキャンのチェイン配線、Ｉ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）部で使うバウンダリースキャンのチェイン配線、様々なモジュールをテストするように用意されたバス回路等がある。
【００３７】
Ｃ群２４のロジックブロック内配線層は、汎用ロジックブロックを前提にしており、第１メタル１１から下は全部ロジックブロックを作るためのものであり共通である。コンタクト１３の下にはトランジスタがあり、このトランジスタ及びそのための接続配線（図示しない）を含んでロジックブロックが形成される。
【００３８】
即ち、ＡＳＩＣ１０は、デザイン（品種）に依存し共通化不可能なカスタマイズ層と、デザインに依存せず共通化可能な接続配線層と、ロジックブロック内配線層の３つの層から構成される。
【００３９】
各群は、Ａ群２２が２層（３つのマスク）以上、Ｂ群２３が２層以上、Ｃ群２４が１〜２層程度に構成され、例えば、メタル８層構造の場合、Ａ群２２は３層、Ｂ群２３は４層、Ｃ群２４は１層とし、メタル１２層構造の場合、Ａ群２２は４層、Ｂ群２３は６層、Ｃ群２４は２層とする。
【００４０】
特に、Ａ群２２及びＢ群２３を２層一組ずつ、Ｃ群２４を１層ずつのステップで増加させた場合、Ｘ軸（水平）方向及びＹ軸（水平）方向の配線リソースの増加が同じになるため、Ｘ軸方向及びＹ軸方向が均等に割り当てられることになる。
【００４１】
図２は、図１のＡＳＩＣの平面説明図である。この図は、メタル５層構造における最上位の１層のみによるカスタマイズ手法を示している。図中、○は第５メタルが自由に配線可能な格子を表し、●は配線が未だリソースとして余っている（横方向に未だ配線可能）ことを表わす。
【００４２】
図２に示すように、縦方向に延びるセグメントは、上から２番目に位置する第４層の第４メタル１９の配線であり、その両端に、第４層と第５層を繋ぐ第４ビアコンタクト２０が設けられている。横方向に延びる帯は、最上層の第５メタル２１を示し、自由にデザインすることができる。
【００４３】
このＡＳＩＣ１０においては、縦方向に長く延ばしても抵抗成分は変わらないので、抵抗成分を軽減することができる。これは、従来の場合（図１１（ａ）参照）、縦方向に長く延ばすと多くのビアコンタクトを介するために、非常に大きな配線（ビア）抵抗が付いてしまうのが避けられなかったのに比べ、大きな利点となる。即ち、横方向へのトラック２５の本数が自由に選べることになり、配線の自由度が上がる。
【００４４】
汎用ロジックセルのアレイ構造をベースとするＡＳＩＣ１０は、ロジックブロック内配線の大部分、及びテスト系回路の配線、クロック信号配線等のロジックブロック間配線や電源配線、ＧＮＤ配線等各デザインで共通化可能なものの多くを下層配線層で形成し、それを各デザインで、共通且つ固定化し、更に、その上位２層の配線層を、３マスクステップでカスタマイズする。
【００４５】
更に、専用の３つのマスクの内、下層から２つのマスクにおいて、設計パターンデータ（マスクデータ）をチップ全面に敷き詰めたダミーデータと演算処理し、そのマスクデータを最初のデザインのマスクデータとすることによって、配線性、性能、消費電力等の各特性を、さほど損なうことなく、リワーク時にはデザイン専用のマスクを１枚に削減し、短ターンアラウンドタイム（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ：ＴＡＴ）での製造を可能にする。
【００４６】
なお、リワーク時に１層での変更でカスタマイズを可能とするために、汎用ロジックセルの各ロジックに与える端子電位や接続の有無は、最上層の配線で決定してもよい。
【００４７】
また、全面に敷き詰めたダミーデータと演算処理する際、余分な隣接容量が付き配線遅延が増加するのを避けるために、最初の設計配線データ（マスクデータ）を、例えば、２ピッチ分大きくなるよう幅広にリサイズ処理した後に、その処理済みマスクデータをダミーデータと比較し、ダミーデータから処理済みマスクデータを減算する減算処理（ＮＯＴ処理）を行い、その後、該減算処理して得られたデータと最初のデザインのマスクデータを加算する加算処理（ＯＲ処理）を行えばよい。
【００４８】
次に、カスタマイズ層であるＡ群２２の形成方法を説明する。Ａ群２２の第４メタルと第４ビアと第５メタルは、ユーザがカスタマイズするため自由にデザインすることができて縦・横両方向が自由に使えるが、マスク使用枚数を少なくするために、リワーク時を考慮して最初のマスクを作成する。
【００４９】
図３は、ダミーデータを用いた演算処理によるマスクパターン作成方法（その１）を示し、（ａ）は元データの説明図、（ｂ）は第４メタルマスクデータの説明図、（ｃ）はリワークデータの説明図である。図４は、図３の内の第５メタルのみのパターンデータを示し、（ａ）は元データ（図３の（ａ）に対応）の説明図、（ｂ）はリワークデータ（図３の（ｃ）に対応）の説明図である。
【００５０】
このマスクパターン作成方法は、第４メタルと第４ビアと第５メタルで配線した後、第４ビアコンタクトと第５メタルのみでリワークするものである。先ず、Ａ群２２の第４メタルと第４ビアと第５メタルで自由にデザインした後、プロセス均一化のためのダミーデータ（ダミーのアルミパターン）を用いた演算処理により、マスクパターンを作成する。
【００５１】
ダミーパタンを敷き詰めておかなければ、エッチング時に均一なパターンができ難いことから、プロセスの安定のためにダミーパターンが必要である。
【００５２】
図３に示すように、第４メタル（Ｍｅｔａｌ４）と、第４ビアコンタクト（Ｖｉａ４）と、第５メタル（Ｍｅｔａｌ５）の３つのマスクパターンを決定する際に、第４メタルの実配線データ１９ａは、第４メタルのダミーデータ１９ｂとの演算処理を行って固定化しておき（（ｂ）参照）、リワークのときに第４ビアコンタクトのデータ２０ａと第５メタルのデータ２１ａを変更する（（ｃ）参照）。
【００５３】
図３の内の第５メタルのみのデータを示す図４により、ダミーデータの作成方法について更に詳しく説明する。
【００５４】
元データの図（図３（ａ）参照）で、下方に汎用ロジックセルとして使われなかったインバータ２６が、ゲート−ＧＮＤに固定化され余った状態にあると仮定した場合、この元データの縦方向に延びているのが第４メタルの配線、横方向に延びているのが第５メタルの配線になる。この第４メタルの配線に第４メタルのダミーデータを重ねて演算処理したのが、第４メタル（Ｍ４）マスクデータ（図３（ｂ）参照）である。
【００５５】
図５は、第４メタルの演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はマスクデータの説明図である。図６は、第４ビアコンタクトの演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はリサイズ処理後のビアコンタクトの説明図、（ｅ）はマスクデータの説明図、（ｆ）はマスクデータにおけるビアコンタクトの説明図である。
【００５６】
図５及び図６に示すように、本来の第４メタルの信号線（実配線）データ１９ａを有する元データ（図５（ａ），図６（ａ）参照）とは違う層で、全面に均一のパターンでセグメント化されているダミーデータ１９ｂ（図５（ｂ），図６（ｂ）参照）を設計しておいて、演算処理をする。
【００５７】
演算処理に際し、元データを、隣の格子に接近するように広げるリサイズ処理を行い（図５（ｃ），図６（ｃ），（ｄ）参照）、それをＮＯＴ処理して得られたパターンと元パターンをＯＲ処理する。これが、第４メタルのマスクデータとなる（図５（ｄ），図６（ｅ），（ｆ）参照）。
【００５８】
この第４メタルのデータを使って、第４ビアコンタクトと第５メタルだけの変更を行う。この場合、配線格子的に不自由がない。最初の配線に、途中インバータ（図３（ａ）参照）を１段論理付加したい場合は、リワークデータという形に変えれば、元の配線との間に論理変更としてインバータを１個入れることができる。なお、インバータに限るものではなく、他のロジックが入っても良い。
【００５９】
図７は、第４メタルの他の演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はマスクデータの説明図である。図８は、第４ビアコンタクトの他の演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はリサイズ処理後のビアコンタクトの説明図、（ｅ）はマスクデータの説明図、（ｆ）はマスクデータにおけるビアコンタクトの説明図である。
【００６０】
図７及び図８に示すように、ここでは、元データ（図７（ａ），図８（ａ）参照）とダミーデータ１９ｂ（図７（ｂ），図８（ｂ）参照）を用いて演算処理する際に、２格子分更に広くする（図７（ｃ），図８（ｃ），（ｄ）参照）。その後、図５の場合と同様に、ＮＯＴ処理を行った後にＯＲ処理を行って、リワークデータを形成する（図７（ｄ），図８（ｅ），（ｆ）参照）。
【００６１】
つまり、第４メタルの演算に際し、図５に示す場合に比べダミーデータ１９ｂの付き方を粗くして、元の配線経路に余計な容量が付くことによる周囲の性能劣化を防止している。更に、第４ビアコンタクトの演算に際し、第４ビアコンタクトの手直しによる変更を行う。
【００６２】
ダミーデータ１９ｂのパターンを広くしてＮＯＴ処理した場合、使用したいインバータに配線が行かないことも想定されるが、その兼ね合いは、最初の性能を優先するか、リワークの自由度を優先するかで、選択する。
【００６３】
このようにして、３つのマスクでパターンデータを作成した後に２つのマスクを変更すれば、リワークすることができる。
【００６４】
図９は、ダミーデータを用いた演算処理によるマスクパターン作成方法（その２）を示し、（ａ）は元データの説明図、（ｂ）は第４メタルマスクデータの説明図、（ｃ）はリワークデータの説明図である。図１０は、図９の内の第５メタルのみのパターンデータを示し、（ａ）は元データ（図９の（ａ）に対応）の説明図、（ｂ）はリワークデータ（図９の（ｃ）に対応）の説明図である。
【００６５】
このマスクパターン作成方法は、第４メタルと第５メタルで配線した後、第５メタルのみでリワークするものであり、元の３つのマスクでパターンデータを作成するときに制限を加えるものである。
【００６６】
つまり、予め、元データの左端に●が付いた箇所は、第５メタルの横方向への配線禁止、●が付いた箇所以外への第４ビアコンタクト配置禁止等の制約を設けておく。上記制限を加える他は、ダミーデータを用いた演算処理によるマスクパターン作成方法（その１）（図３及び図４参照）と同様である。
【００６７】
これにより、長い配線はビアコンタクトを介さないで自由にパターンデータを作成できることになって、リワーク時に１つのマスクで修正することが可能になり、完全に２層使える場合に比べて自由度は低下するが、その分リワークにおけるマスク枚数の削減が可能になる。
【００６８】
第４メタルと第４ビアコンタクトのマスクデータを固定させて出来上がった第４メタルと第４ビアコンタクトのデータに対し、例えば、インバータを付加したい場合は、図１０（ｂ）に示すリワークデータになる。これにより、ロジック間にインバータ２６が１個追加になる。
【００６９】
なお、リワークデータにおいては、第５メタルのクランプ用のＧＮＤ配線を回避する必要があるため、元データとリワークデータでは、配線ルートが異なる。
【００７０】
このように、この発明によれば、汎用ロジックセルのアレイ構造をベースとする半導体集積回路において、ロジックブロック内配線の大部分、及びテスト系回路の配線、クロック信号配線等のロジックブロック間配線や電源配線、ＧＮＤ配線等、各デザインで共通化可能なものの多くを下層配線層で形成し、それを複数のデザインで、共通、且つ、固定化し、更に、その上位２層の配線層を、３マスクステップ、つまり、横方向・縦方向の配線リソース量を均等化した条件で、カスタマイズする。
【００７１】
これにより、例えば、実質的に５層分の配線リソースを使用しながら、２層分（３つのマスク）の専用マスクのみでカスタマイズが可能になり、集積度、性能、消費電力等の各特性を損なわず、ユーザ回路のデザイン毎に必要となる専用マスクを最小限に削減することができる。
【００７２】
なお、ダミーデータは単なるリワーク時の配線リソースとして有用なだけでなく、チップ全体のメタルデータを平均化するため、プロセス安定化にも有効である。
【００７３】
即ち、この発明に係るＡＳＩＣ１０にあっては、共通化可能なパターンを、可能な限り下の層に埋め込む。これにより、上位層を、ユーザのロジックデザインに関係する最小限のもののみに使用している。クロック配線やテスト配線というのは、フリップフロップの位置が決まらないと、埋め込むことはなかなか困難であるが、フリップフロップの位置を固定してしまえば、クロック配線やテスト配線もこれに対応した形で作り込むことができる。
【００７４】
ここで、テスト配線、クロック配線、電源配線等を埋め込むことの利点について説明する。
【００７５】
これらテスト配線等を埋め込むことにより、フリップフロップ（Ｆｌｉｐ Ｆｌｏｐ）や大規模マクロ等の配置位置に依存せず、テスト回路の安定動作が可能になり、他の回路からのノイズを受け難い。例えば、スキャン（ＳＣＡＮ）パス回路のチェイン配線が大規模マクロを挟み、長距離配線になることで、テスト時に信号波形が鈍り誤動作してしまう、ということがない。また、配線層を分離しているため、テスト用配線が一般ユーザ回路の障害にならない。
【００７６】
また、フリップフロップや大規模マクロ等の配置位置に依存せず、理想的な（クロックスキューの小さい）クロック分配回路を構成することができる。また、スキュー値をユーザ配線形成前に算出可能であるため、過剰なタイミングマージンを取る必要がない。また、他の回路からのノイズを受け難い。更に、配線層を分離しているためクロック配線と一般ユーザ回路配線で互いに干渉することがない。
【００７７】
また、ドライブ（Ｄｒｉｖｅ）能力の高いブロックやフリップフロップ等、電源を強化しておくべき箇所を効率的に電源強化することができ、エレクトロマイグレーションや電源ノイズ対策を効果的に行うことができる（何処にどんなブロックが配置されるか分からない通常のＡＳＩＣでは、均一な電源構造にせざるを得ない）。また、配線層を分離しているため、電源配線が一般ユーザ回路の障害にならない。つまり、ユーザ回路の配線効率が上がる。
【００７８】
また、クロック配線を埋設することは、単に配線リソースを無駄に使わせないだけでなく、クロックを固定パターンとして作ることができるので、より効果的である。更に、ゲート寸法が従来（例えば、０．２５μｍや０．３５μｍ）に比べより短くなった現在（例えば、０．１８μｍや０．１３μｍ）のプロセス環境にあっては、電源ＧＮＤは、リソースとして多く必要となり、それら配線幅を広くすることにより抵抗が低減できる。
【００７９】
なお、Ａ群２２のカスタマイズ層で、縦横両方向に自由に配線するためには、第４メタル、第４ビア、第５メタルからなる層構造が必要である。Ｂ群２３の電源配線層は、第１ビアと第２メタルのみによりマスク２枚で形成することも可能である。
【００８０】
【発明の効果】
以上説明したように、この発明によれば、ユーザ回路のデザインに依存せず共通化可能な配線として電源配線、グランド配線、テスト系回路用配線、及びクロック信号配線のうち少なくとも一つが下層配線層で形成され、この共通化可能な配線を複数のデザインで共通化して、更に、ユーザ回路のデザインによる下層配線層の上層の配線層がユーザ回路毎の専用マスクを用いてカスタマイズして形成されることにより、汎用ロジックセルのアレイ構造をベースとする半導体集積回路が配線されるので、集積度、性能、消費電力等の特性を損なうことなく、デザイン毎に必要となる専用マスクを最小限に削減することができる。
【００８１】
また、この発明に係る半導体集積回路の配線構造は、上記半導体集積回路の配線方法により実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係るＡＳＩＣの層構造を示す断面図である。
【図２】図１のＡＳＩＣの平面説明図である。
【図３】ダミーデータを用いた演算処理によるマスクパターン作成方法（その１）を示し、（ａ）は元データの説明図、（ｂ）は第４メタルマスクデータの説明図、（ｃ）はリワークデータの説明図である。
【図４】図３の内の第５メタルのみのパターンデータを示し、（ａ）は元データ（図３の（ａ）に対応）の説明図、（ｂ）はリワークデータ（図３の（ｃ）に対応）の説明図である。
【図５】第４メタルの演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はマスクデータの説明図である。
【図６】第４ビアコンタクトの演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はリサイズ処理後のビアコンタクトの説明図、（ｅ）はマスクデータの説明図、（ｆ）はマスクデータにおけるビアコンタクトの説明図である。
【図７】第４メタルの他の演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はマスクデータの説明図である。
【図８】第４ビアコンタクトの他の演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はリサイズ処理後のビアコンタクトの説明図、（ｅ）はマスクデータの説明図、（ｆ）はマスクデータにおけるビアコンタクトの説明図である。
【図９】ダミーデータを用いた演算処理によるマスクパターン作成方法（その２）を示し、（ａ）は元データの説明図、（ｂ）は第４メタルマスクデータの説明図、（ｃ）はリワークデータの説明図である。
【図１０】図９の内の第５メタルのみのパターンデータを示し、（ａ）は元データ（図９の（ａ）に対応）の説明図、（ｂ）はリワークデータ（図９の（ｃ）に対応）の説明図である。
【図１１】従来のＬＳＩ設計手法を説明し、（ａ）は第１の従来例の平面説明図、（ｂ）は第２の従来例の平面説明図である。
【符号の説明】
１０ ＡＳＩＣ
１１ 第１メタル
１２ 層間膜
１３ コンタクト
１４ 第１ビアコンタクト
１５ 第２メタル
１６ 第２ビアコンタクト
１７ 第３メタル
１８ 第３ビアコンタクト
１９ 第４メタル
１９ａ 第４メタルの実配線データ
１９ｂ 第４メタルのダミーデータ
２０ 第４ビアコンタクト
２０ａ 第４ビアコンタクトのデータ
２１ 第５メタル
２１ａ 第５メタルのデータ
２２ Ａ群
２３ Ｂ群
２４ Ｃ群
２５ トラック
２６ インバータ
【発明の属する技術分野】
この発明は、半導体集積回路の配線方法及び構造に関し、特に、汎用ロジックセルのアレイ構造をベースとする半導体集積回路の配線方法及び構造に関する。
【０００２】
【従来の技術】
従来、特定ユーザ向けにカスタマイズされた専用ＩＣであるＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）が知られている。
【０００３】
このＡＳＩＣは、一般的には、セルベースＩＣとゲートアレイに大きく分類される。セルベースＩＣは、トランジスタ等各素子を形成する工程から配線工程迄、全て専用マスクを必要とする。ゲートアレイは、トランジスタ等各素子を形成する工程は複数のデザインで共通化されており、配線工程のみユーザ毎の設計によって品種毎に異なるデザインとして設計される専用マスクを必要とする。
【０００４】
また、設計者が選択可能な複数の論理関数の内１つを選択することができる、マスクプログラマブルな機能ブロックベースのＬＳＩ設計・製造手法が知られている（米国特許第５８５８８１７号、ＰＣＴ出願ＷＯ９９２５０２３号参照）。
【０００５】
このマスクプログラマブルな機能ブロックベースのＬＳＩ設計手法は、汎用的な機能ブロックのアレイ構造からなるもので、機能ブロック内の各トランジスタ素子間接続配線は、予め、下層メタルで形成されている。この上位配線層に、セグメント化されたアレイ状の配線パタンを形成しておき、ここまで形成されたものを複数のデザインで共通化、つまり、ゲートアレイでいうマスタウェハ化し、各デザインに応じて、最上位配線層を定義する。これによって、１マスクステップでカスタマイズするというものである。
【０００６】
更に、最上位配線層の直下のビア（Ｖｉａ）層もカスタマイズとして使用する例も知られている（ＰＣＴ出願ＷＯ９９２５０２３号参照）。
【０００７】
上述した汎用ロジックブロックのモジュールは、複数の組合せ論理関数を選択できるマルチプレクサから構成され、例えば特開平７−１０６９４９号（米国特許第５０５５７１８号）公報に、「汎用組み合わせ論理モジュール」が開示されている。この公報に開示されている汎用ロジックモジュールは、４入力のマルチプレクサ（ＭＵＸ）から構成されており、この４入力のマルチプレクサは３個の２入力マルチプレクサを組み合わせて構成されている。
【０００８】
ここでは、上記２入力マルチプレクサの構成は明らかにされていないが、一般的には、正転タイプの２入力マルチプレクサは、第１段目のインバータ、第２段目のトランスファゲート及び第３段目のインバータから構成されている。従って、入力された信号が出力されるまでに、３段の論理素子を通過する。このような構成の２入力マルチプレクサを用いて４入力マルチプレクサを構成した場合、入力された信号が出力されるまでに６段の論理素子を通過する。
【０００９】
なお、上記２入力マルチプレクサが反転出力タイプである場合は、第３段目のインバータは除去されるので、この反転出力タイプの２入力マルチプレクサを用いて４入力マルチプレクサを構成した場合、入力された信号が出力されるまでに４段の論理素子を通過する。
【００１０】
更に、４入力マルチプレクサは、２入力マルチプレクサを用いないで、インバータ及びトランスファゲートを用いて構成することもできる。このインバータ及びトランスファゲートを用いた４入力マルチプレクサの場合、入力された信号が出力されるまでに４段の論理素子を通過する。
【００１１】
また、他の汎用ロジックモジュールとして、米国特許５６８４４１２号には、「ＣＥＬＬ ＦＯＲＭＩＮＧ ＰＡＲＴ ＯＦ Ａ ＣＵＳＴＯＭＩＺＡＢＬＥＡＲＲＡＹ」が開示されている。この汎用ロジックモジュールは、ＮＡＮＤゲート、２個の２入力マルチプレクサＡ，Ａ、並びに１個の２入力マルチプレクサＬＡＲＧＥから構成されている。２入力マルチプレクサＡは、第１段目のインバータと第２段目のトランスファゲートで構成されている。また、２入力マルチプレクサＬＡＲＧＥは、第１段目のトランスファゲートと第２段目のインバ−夕とから構成されている。従って、汎用ロジックモジュールに入力された信号は、最大４段の論理素子を通って出力される。
【００１２】
上記の他に、複数の組合せ論理関数を選択できるマルチプレクサから構成された汎用ロジックモジュールが、米国特許第４９１０４１７号、米国特許第６０１４０３８号等に開示されている。
【００１３】
以上説明した各汎用ロジックモジュールは、複数の論理関数を実現することを目的として、２入力マルチプレクサをシリアルに複数段接続した複数入力・複数段マルチプレクサから構成されており、その入力端子を論理値「１」（例えば電源電位）又は論理値「０」（例えば接地電位）に設定することで所望の論理回路が構成される。
【００１４】
図１１は、従来のＬＳＩ設計手法を説明し、（ａ）は第１の従来例の平面説明図、（ｂ）は第２の従来例の平面説明図である。この図は、メタル５層構造における最上位の１層のみのカスタマイズ手法を示している。図中、×はメタル５が横方向に配線不可能な格子を表し、○はメタル５が自由に配線可能な格子を表し、●は配線が未だリソースとして余っている（横方向に未だ配線可能）ことを表わす。
【００１５】
第１の従来例において、縦方向に延びるセグメントは、上から２番目に位置する第４層（メタル４）の配線であり、その両端に、第４層と第５層を繋ぐビアコンタクト（ビア４）が設けられている。横方向に延びる帯は、最上層（メタル５）を示し、自由にデザインすることができる（（ａ）参照）。
【００１６】
第２の従来例において、縦方向に延びるセグメントは、上から２層目に位置する埋め込み配線であり、細分化されないで、その両端だけでなく間にもビアコンタクトが設けられている（（ｂ）参照）。
【００１７】
この場合、横方向に延びるトラックが、第１の従来例では約１／２だったのが約２／３となり、縦方向に長い配線におけるビアコンタクトの抵抗成分がある程度軽減される。
【００１８】
なお、両従来例において、ビアコンタクトとビアコンタクトとの間に３格子以上の配線を設けようとすると、間に挟まれた配線が上下どちら側にも行けなくなってしまうので、何れの場合も２格子の配線となる。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した第１の従来例では、非常に大きな配線（ビア）抵抗が付いてしまうため遅延特性の悪化をもたらす。また、配線性及び集積度が著しく低下してしまう。
【００２０】
第２の従来例では、第１の従来例に比べ、配線（ビア）抵抗の影響はある程度改善されるが、逆に余分な配線容量が付加されてしまい、これにより配線性も低下する。また、第１の従来例よりは改善されるものの、配線性及び集積度が非常に低下してしまう。更に、第１、第２の従来例と共に縦方向、横方向配線リソースのバランスが悪くクロック信号のスキューが大きくなる。この結果、性能劣化や消費電力の増大等を招くことになる。
【００２１】
つまり、第１の従来例は、セグメント化された第４層の配線パタンが短いため、縦方向に長い配線を引く場合は複数のビアを経由する必要がある。これにより、ビア抵抗の多数直列接続となって、非常に大きな配線抵抗が付いてしまい、遅延特性上、大きな不利となる。
【００２２】
また、各セグメント配線の両端にビアを備え付けているため、カスタマイズ用の最上位配線層（メタル５）が通過できる格子が約１／２になってしまい、縦方向と横方向で配線リソースのアンバランスが生じる。これにより、配線性が大きく低下することになる。
【００２３】
これに対し、第２の従来例は、第４層の配線パタンをある程度長いセグメントにしているため、第１の実施例と比べて、直列ビア抵抗の影響はある程度改善されるが、セグメントが長くなった分、一度ある電位で使用したセグメントが別電位で使用できないことから、セグメントの多くが冗長的になってしまう。この冗長部分による余計な容量の付加によって遅延特性上不利となり、更に配線性も低下する。
【００２４】
また、第１の従来例よりは改善されるものの、ビアコンタクトは３格子に１格子存在するため、最上位配線層（メタル５）が通過できる横方向の格子は約２／３である。
【００２５】
更に、両従来例では何れも、縦・横方向の配線リソースバランス及び配線容量・抵抗バランスが悪いが、クロック分配用の配線等、容量と抵抗の負荷バランスが要求されるものにおいて、その影響は大きく、性能劣化をもたらすことになる。
【００２６】
この発明の目的は、集積度、性能、消費電力等の特性を損なうことなく、デザイン毎に必要となる専用マスクを最小限に削減することができる半導体集積回路の配線方法及び構造を提供することである。
【００２７】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る半導体集積回路の配線方法は、汎用ロジックセルのアレイ構造をベースとする半導体集積回路の配線方法において、ユーザ回路のデザインに依存せず共通化可能な配線として電源配線、グランド配線、テスト系回路用配線、及びクロック信号配線のうち少なくとも一つを下層配線層で形成し、前記共通化可能な配線を複数のデザインで共通化し、更に、前記ユーザ回路のデザインによる前記下層配線層の上層の配線層を前記ユーザ回路毎の専用マスクを用いてカスタマイズして形成することを特徴としている。
【００２８】
上記構成を有することにより、ユーザ回路のデザインに依存せず共通化可能な配線として電源配線、グランド配線、テスト系回路用配線、及びクロック信号配線のうち少なくとも一つが下層配線層で形成され、この共通化可能な配線を複数のデザインで共通化して、更に、ユーザ回路のデザインによる下層配線層の上層の配線層がユーザ回路毎の専用マスクを用いてカスタマイズして形成されることにより、汎用ロジックセルのアレイ構造をベースとする半導体集積回路が配線される。これにより、集積度、性能、消費電力等の特性を損なうことなく、デザイン毎に必要となる専用マスクを最小限に削減することができる。
【００２９】
また、この発明に係る半導体集積回路の配線構造により、上記半導体集積回路の配線方法を実現することができる。
【００３０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３１】
図１は、この発明の一実施の形態に係るＡＳＩＣの層構造を示す断面図である。図１に示すように、ＡＳＩＣ１０は、第１から第５の各メタル層がそれぞれ層間膜を介して下から記載順に積層されたメタル５層構造を有する、汎用ロジックセルのアレイ構造をベースとする半導体集積回路である。
【００３２】
第１メタル（Ｍｅｔａｌ１）１１は、層間膜１２に設けられたコンタクト（Ｃｏｎｔａｃｔ）１３を介して、その下の層に接続されている。この第１メタル１１は、層間膜１２に設けられた第１ビアコンタクト１４（Ｖｉａ１）を介して、第２メタル１５（Ｍｅｔａｌ２）に接続されている。
【００３３】
同様に、第２メタル１５は、層間膜１２に設けられた第２ビアコンタクト１６（Ｖｉａ２）を介して、第３メタル１７（Ｍｅｔａｌ３）に、第３メタル１７は、層間膜１２に設けられた第３ビアコンタクト１８（Ｖｉａ３）を介して、第４メタル１９（Ｍｅｔａｌ４）に、第４メタル１１は、層間膜１２に設けられた第４ビアコンタクト２０（Ｖｉａ４）を介して、第５メタル２１（Ｍｅｔａｌ５）に、それぞれ接続されている。
【００３４】
このＡＳＩＣ１０は、５層からなる配線層を、Ａ，Ｂ，Ｃの３つの群に大別することができる。Ａ群２２は、リワーク時にリワークしない固定配線層である第４メタル１９と第４ビアコンタクト２０、及びリワーク時にカスタマイズされる第５メタル２１からなるカスタマイズ層である。
【００３５】
Ｂ群２３は、第１ビアコンタクト１４、第２メタル１５、第２ビアコンタクト１６、第３メタル１７、及び第３ビアコンタクト１８からなる接続配線層である。Ｃ群２４は、コンタクト１３及び第１メタル１１からなるロジックブロック内配線層である。
【００３６】
Ｂ群２３の接続配線層は、電源配線、ＧＮＤ配線、テスト系回路用配線、クロック信号配線等の少なくとも一つが含まれる、共通化可能な配線層である。テスト系回路用配線としては、メモリのＢＩＳＴ（ｂｕｉｌｔ ｉｎ ｓｅｌｆ ｔｅｓｔ）回路、スキャンのチェイン配線、Ｉ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）部で使うバウンダリースキャンのチェイン配線、様々なモジュールをテストするように用意されたバス回路等がある。
【００３７】
Ｃ群２４のロジックブロック内配線層は、汎用ロジックブロックを前提にしており、第１メタル１１から下は全部ロジックブロックを作るためのものであり共通である。コンタクト１３の下にはトランジスタがあり、このトランジスタ及びそのための接続配線（図示しない）を含んでロジックブロックが形成される。
【００３８】
即ち、ＡＳＩＣ１０は、デザイン（品種）に依存し共通化不可能なカスタマイズ層と、デザインに依存せず共通化可能な接続配線層と、ロジックブロック内配線層の３つの層から構成される。
【００３９】
各群は、Ａ群２２が２層（３つのマスク）以上、Ｂ群２３が２層以上、Ｃ群２４が１〜２層程度に構成され、例えば、メタル８層構造の場合、Ａ群２２は３層、Ｂ群２３は４層、Ｃ群２４は１層とし、メタル１２層構造の場合、Ａ群２２は４層、Ｂ群２３は６層、Ｃ群２４は２層とする。
【００４０】
特に、Ａ群２２及びＢ群２３を２層一組ずつ、Ｃ群２４を１層ずつのステップで増加させた場合、Ｘ軸（水平）方向及びＹ軸（水平）方向の配線リソースの増加が同じになるため、Ｘ軸方向及びＹ軸方向が均等に割り当てられることになる。
【００４１】
図２は、図１のＡＳＩＣの平面説明図である。この図は、メタル５層構造における最上位の１層のみによるカスタマイズ手法を示している。図中、○は第５メタルが自由に配線可能な格子を表し、●は配線が未だリソースとして余っている（横方向に未だ配線可能）ことを表わす。
【００４２】
図２に示すように、縦方向に延びるセグメントは、上から２番目に位置する第４層の第４メタル１９の配線であり、その両端に、第４層と第５層を繋ぐ第４ビアコンタクト２０が設けられている。横方向に延びる帯は、最上層の第５メタル２１を示し、自由にデザインすることができる。
【００４３】
このＡＳＩＣ１０においては、縦方向に長く延ばしても抵抗成分は変わらないので、抵抗成分を軽減することができる。これは、従来の場合（図１１（ａ）参照）、縦方向に長く延ばすと多くのビアコンタクトを介するために、非常に大きな配線（ビア）抵抗が付いてしまうのが避けられなかったのに比べ、大きな利点となる。即ち、横方向へのトラック２５の本数が自由に選べることになり、配線の自由度が上がる。
【００４４】
汎用ロジックセルのアレイ構造をベースとするＡＳＩＣ１０は、ロジックブロック内配線の大部分、及びテスト系回路の配線、クロック信号配線等のロジックブロック間配線や電源配線、ＧＮＤ配線等各デザインで共通化可能なものの多くを下層配線層で形成し、それを各デザインで、共通且つ固定化し、更に、その上位２層の配線層を、３マスクステップでカスタマイズする。
【００４５】
更に、専用の３つのマスクの内、下層から２つのマスクにおいて、設計パターンデータ（マスクデータ）をチップ全面に敷き詰めたダミーデータと演算処理し、そのマスクデータを最初のデザインのマスクデータとすることによって、配線性、性能、消費電力等の各特性を、さほど損なうことなく、リワーク時にはデザイン専用のマスクを１枚に削減し、短ターンアラウンドタイム（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ：ＴＡＴ）での製造を可能にする。
【００４６】
なお、リワーク時に１層での変更でカスタマイズを可能とするために、汎用ロジックセルの各ロジックに与える端子電位や接続の有無は、最上層の配線で決定してもよい。
【００４７】
また、全面に敷き詰めたダミーデータと演算処理する際、余分な隣接容量が付き配線遅延が増加するのを避けるために、最初の設計配線データ（マスクデータ）を、例えば、２ピッチ分大きくなるよう幅広にリサイズ処理した後に、その処理済みマスクデータをダミーデータと比較し、ダミーデータから処理済みマスクデータを減算する減算処理（ＮＯＴ処理）を行い、その後、該減算処理して得られたデータと最初のデザインのマスクデータを加算する加算処理（ＯＲ処理）を行えばよい。
【００４８】
次に、カスタマイズ層であるＡ群２２の形成方法を説明する。Ａ群２２の第４メタルと第４ビアと第５メタルは、ユーザがカスタマイズするため自由にデザインすることができて縦・横両方向が自由に使えるが、マスク使用枚数を少なくするために、リワーク時を考慮して最初のマスクを作成する。
【００４９】
図３は、ダミーデータを用いた演算処理によるマスクパターン作成方法（その１）を示し、（ａ）は元データの説明図、（ｂ）は第４メタルマスクデータの説明図、（ｃ）はリワークデータの説明図である。図４は、図３の内の第５メタルのみのパターンデータを示し、（ａ）は元データ（図３の（ａ）に対応）の説明図、（ｂ）はリワークデータ（図３の（ｃ）に対応）の説明図である。
【００５０】
このマスクパターン作成方法は、第４メタルと第４ビアと第５メタルで配線した後、第４ビアコンタクトと第５メタルのみでリワークするものである。先ず、Ａ群２２の第４メタルと第４ビアと第５メタルで自由にデザインした後、プロセス均一化のためのダミーデータ（ダミーのアルミパターン）を用いた演算処理により、マスクパターンを作成する。
【００５１】
ダミーパタンを敷き詰めておかなければ、エッチング時に均一なパターンができ難いことから、プロセスの安定のためにダミーパターンが必要である。
【００５２】
図３に示すように、第４メタル（Ｍｅｔａｌ４）と、第４ビアコンタクト（Ｖｉａ４）と、第５メタル（Ｍｅｔａｌ５）の３つのマスクパターンを決定する際に、第４メタルの実配線データ１９ａは、第４メタルのダミーデータ１９ｂとの演算処理を行って固定化しておき（（ｂ）参照）、リワークのときに第４ビアコンタクトのデータ２０ａと第５メタルのデータ２１ａを変更する（（ｃ）参照）。
【００５３】
図３の内の第５メタルのみのデータを示す図４により、ダミーデータの作成方法について更に詳しく説明する。
【００５４】
元データの図（図３（ａ）参照）で、下方に汎用ロジックセルとして使われなかったインバータ２６が、ゲート−ＧＮＤに固定化され余った状態にあると仮定した場合、この元データの縦方向に延びているのが第４メタルの配線、横方向に延びているのが第５メタルの配線になる。この第４メタルの配線に第４メタルのダミーデータを重ねて演算処理したのが、第４メタル（Ｍ４）マスクデータ（図３（ｂ）参照）である。
【００５５】
図５は、第４メタルの演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はマスクデータの説明図である。図６は、第４ビアコンタクトの演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はリサイズ処理後のビアコンタクトの説明図、（ｅ）はマスクデータの説明図、（ｆ）はマスクデータにおけるビアコンタクトの説明図である。
【００５６】
図５及び図６に示すように、本来の第４メタルの信号線（実配線）データ１９ａを有する元データ（図５（ａ），図６（ａ）参照）とは違う層で、全面に均一のパターンでセグメント化されているダミーデータ１９ｂ（図５（ｂ），図６（ｂ）参照）を設計しておいて、演算処理をする。
【００５７】
演算処理に際し、元データを、隣の格子に接近するように広げるリサイズ処理を行い（図５（ｃ），図６（ｃ），（ｄ）参照）、それをＮＯＴ処理して得られたパターンと元パターンをＯＲ処理する。これが、第４メタルのマスクデータとなる（図５（ｄ），図６（ｅ），（ｆ）参照）。
【００５８】
この第４メタルのデータを使って、第４ビアコンタクトと第５メタルだけの変更を行う。この場合、配線格子的に不自由がない。最初の配線に、途中インバータ（図３（ａ）参照）を１段論理付加したい場合は、リワークデータという形に変えれば、元の配線との間に論理変更としてインバータを１個入れることができる。なお、インバータに限るものではなく、他のロジックが入っても良い。
【００５９】
図７は、第４メタルの他の演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はマスクデータの説明図である。図８は、第４ビアコンタクトの他の演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はリサイズ処理後のビアコンタクトの説明図、（ｅ）はマスクデータの説明図、（ｆ）はマスクデータにおけるビアコンタクトの説明図である。
【００６０】
図７及び図８に示すように、ここでは、元データ（図７（ａ），図８（ａ）参照）とダミーデータ１９ｂ（図７（ｂ），図８（ｂ）参照）を用いて演算処理する際に、２格子分更に広くする（図７（ｃ），図８（ｃ），（ｄ）参照）。その後、図５の場合と同様に、ＮＯＴ処理を行った後にＯＲ処理を行って、リワークデータを形成する（図７（ｄ），図８（ｅ），（ｆ）参照）。
【００６１】
つまり、第４メタルの演算に際し、図５に示す場合に比べダミーデータ１９ｂの付き方を粗くして、元の配線経路に余計な容量が付くことによる周囲の性能劣化を防止している。更に、第４ビアコンタクトの演算に際し、第４ビアコンタクトの手直しによる変更を行う。
【００６２】
ダミーデータ１９ｂのパターンを広くしてＮＯＴ処理した場合、使用したいインバータに配線が行かないことも想定されるが、その兼ね合いは、最初の性能を優先するか、リワークの自由度を優先するかで、選択する。
【００６３】
このようにして、３つのマスクでパターンデータを作成した後に２つのマスクを変更すれば、リワークすることができる。
【００６４】
図９は、ダミーデータを用いた演算処理によるマスクパターン作成方法（その２）を示し、（ａ）は元データの説明図、（ｂ）は第４メタルマスクデータの説明図、（ｃ）はリワークデータの説明図である。図１０は、図９の内の第５メタルのみのパターンデータを示し、（ａ）は元データ（図９の（ａ）に対応）の説明図、（ｂ）はリワークデータ（図９の（ｃ）に対応）の説明図である。
【００６５】
このマスクパターン作成方法は、第４メタルと第５メタルで配線した後、第５メタルのみでリワークするものであり、元の３つのマスクでパターンデータを作成するときに制限を加えるものである。
【００６６】
つまり、予め、元データの左端に●が付いた箇所は、第５メタルの横方向への配線禁止、●が付いた箇所以外への第４ビアコンタクト配置禁止等の制約を設けておく。上記制限を加える他は、ダミーデータを用いた演算処理によるマスクパターン作成方法（その１）（図３及び図４参照）と同様である。
【００６７】
これにより、長い配線はビアコンタクトを介さないで自由にパターンデータを作成できることになって、リワーク時に１つのマスクで修正することが可能になり、完全に２層使える場合に比べて自由度は低下するが、その分リワークにおけるマスク枚数の削減が可能になる。
【００６８】
第４メタルと第４ビアコンタクトのマスクデータを固定させて出来上がった第４メタルと第４ビアコンタクトのデータに対し、例えば、インバータを付加したい場合は、図１０（ｂ）に示すリワークデータになる。これにより、ロジック間にインバータ２６が１個追加になる。
【００６９】
なお、リワークデータにおいては、第５メタルのクランプ用のＧＮＤ配線を回避する必要があるため、元データとリワークデータでは、配線ルートが異なる。
【００７０】
このように、この発明によれば、汎用ロジックセルのアレイ構造をベースとする半導体集積回路において、ロジックブロック内配線の大部分、及びテスト系回路の配線、クロック信号配線等のロジックブロック間配線や電源配線、ＧＮＤ配線等、各デザインで共通化可能なものの多くを下層配線層で形成し、それを複数のデザインで、共通、且つ、固定化し、更に、その上位２層の配線層を、３マスクステップ、つまり、横方向・縦方向の配線リソース量を均等化した条件で、カスタマイズする。
【００７１】
これにより、例えば、実質的に５層分の配線リソースを使用しながら、２層分（３つのマスク）の専用マスクのみでカスタマイズが可能になり、集積度、性能、消費電力等の各特性を損なわず、ユーザ回路のデザイン毎に必要となる専用マスクを最小限に削減することができる。
【００７２】
なお、ダミーデータは単なるリワーク時の配線リソースとして有用なだけでなく、チップ全体のメタルデータを平均化するため、プロセス安定化にも有効である。
【００７３】
即ち、この発明に係るＡＳＩＣ１０にあっては、共通化可能なパターンを、可能な限り下の層に埋め込む。これにより、上位層を、ユーザのロジックデザインに関係する最小限のもののみに使用している。クロック配線やテスト配線というのは、フリップフロップの位置が決まらないと、埋め込むことはなかなか困難であるが、フリップフロップの位置を固定してしまえば、クロック配線やテスト配線もこれに対応した形で作り込むことができる。
【００７４】
ここで、テスト配線、クロック配線、電源配線等を埋め込むことの利点について説明する。
【００７５】
これらテスト配線等を埋め込むことにより、フリップフロップ（Ｆｌｉｐ Ｆｌｏｐ）や大規模マクロ等の配置位置に依存せず、テスト回路の安定動作が可能になり、他の回路からのノイズを受け難い。例えば、スキャン（ＳＣＡＮ）パス回路のチェイン配線が大規模マクロを挟み、長距離配線になることで、テスト時に信号波形が鈍り誤動作してしまう、ということがない。また、配線層を分離しているため、テスト用配線が一般ユーザ回路の障害にならない。
【００７６】
また、フリップフロップや大規模マクロ等の配置位置に依存せず、理想的な（クロックスキューの小さい）クロック分配回路を構成することができる。また、スキュー値をユーザ配線形成前に算出可能であるため、過剰なタイミングマージンを取る必要がない。また、他の回路からのノイズを受け難い。更に、配線層を分離しているためクロック配線と一般ユーザ回路配線で互いに干渉することがない。
【００７７】
また、ドライブ（Ｄｒｉｖｅ）能力の高いブロックやフリップフロップ等、電源を強化しておくべき箇所を効率的に電源強化することができ、エレクトロマイグレーションや電源ノイズ対策を効果的に行うことができる（何処にどんなブロックが配置されるか分からない通常のＡＳＩＣでは、均一な電源構造にせざるを得ない）。また、配線層を分離しているため、電源配線が一般ユーザ回路の障害にならない。つまり、ユーザ回路の配線効率が上がる。
【００７８】
また、クロック配線を埋設することは、単に配線リソースを無駄に使わせないだけでなく、クロックを固定パターンとして作ることができるので、より効果的である。更に、ゲート寸法が従来（例えば、０．２５μｍや０．３５μｍ）に比べより短くなった現在（例えば、０．１８μｍや０．１３μｍ）のプロセス環境にあっては、電源ＧＮＤは、リソースとして多く必要となり、それら配線幅を広くすることにより抵抗が低減できる。
【００７９】
なお、Ａ群２２のカスタマイズ層で、縦横両方向に自由に配線するためには、第４メタル、第４ビア、第５メタルからなる層構造が必要である。Ｂ群２３の電源配線層は、第１ビアと第２メタルのみによりマスク２枚で形成することも可能である。
【００８０】
【発明の効果】
以上説明したように、この発明によれば、ユーザ回路のデザインに依存せず共通化可能な配線として電源配線、グランド配線、テスト系回路用配線、及びクロック信号配線のうち少なくとも一つが下層配線層で形成され、この共通化可能な配線を複数のデザインで共通化して、更に、ユーザ回路のデザインによる下層配線層の上層の配線層がユーザ回路毎の専用マスクを用いてカスタマイズして形成されることにより、汎用ロジックセルのアレイ構造をベースとする半導体集積回路が配線されるので、集積度、性能、消費電力等の特性を損なうことなく、デザイン毎に必要となる専用マスクを最小限に削減することができる。
【００８１】
また、この発明に係る半導体集積回路の配線構造は、上記半導体集積回路の配線方法により実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係るＡＳＩＣの層構造を示す断面図である。
【図２】図１のＡＳＩＣの平面説明図である。
【図３】ダミーデータを用いた演算処理によるマスクパターン作成方法（その１）を示し、（ａ）は元データの説明図、（ｂ）は第４メタルマスクデータの説明図、（ｃ）はリワークデータの説明図である。
【図４】図３の内の第５メタルのみのパターンデータを示し、（ａ）は元データ（図３の（ａ）に対応）の説明図、（ｂ）はリワークデータ（図３の（ｃ）に対応）の説明図である。
【図５】第４メタルの演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はマスクデータの説明図である。
【図６】第４ビアコンタクトの演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はリサイズ処理後のビアコンタクトの説明図、（ｅ）はマスクデータの説明図、（ｆ）はマスクデータにおけるビアコンタクトの説明図である。
【図７】第４メタルの他の演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はマスクデータの説明図である。
【図８】第４ビアコンタクトの他の演算方法を示し、（ａ）は元データの説明図、（ｂ）はダミーデータの説明図、（ｃ）はリサイズ処理の説明図、（ｄ）はリサイズ処理後のビアコンタクトの説明図、（ｅ）はマスクデータの説明図、（ｆ）はマスクデータにおけるビアコンタクトの説明図である。
【図９】ダミーデータを用いた演算処理によるマスクパターン作成方法（その２）を示し、（ａ）は元データの説明図、（ｂ）は第４メタルマスクデータの説明図、（ｃ）はリワークデータの説明図である。
【図１０】図９の内の第５メタルのみのパターンデータを示し、（ａ）は元データ（図９の（ａ）に対応）の説明図、（ｂ）はリワークデータ（図９の（ｃ）に対応）の説明図である。
【図１１】従来のＬＳＩ設計手法を説明し、（ａ）は第１の従来例の平面説明図、（ｂ）は第２の従来例の平面説明図である。
【符号の説明】
１０ ＡＳＩＣ
１１ 第１メタル
１２ 層間膜
１３ コンタクト
１４ 第１ビアコンタクト
１５ 第２メタル
１６ 第２ビアコンタクト
１７ 第３メタル
１８ 第３ビアコンタクト
１９ 第４メタル
１９ａ 第４メタルの実配線データ
１９ｂ 第４メタルのダミーデータ
２０ 第４ビアコンタクト
２０ａ 第４ビアコンタクトのデータ
２１ 第５メタル
２１ａ 第５メタルのデータ
２２ Ａ群
２３ Ｂ群
２４ Ｃ群
２５ トラック
２６ インバータ
Claims (7)
- 汎用ロジックセルのアレイ構造をベースとする半導体集積回路の配線方法において、
ユーザ回路のデザインに依存せず共通化可能な配線として電源配線、グランド配線、テスト系回路用配線、及びクロック信号配線のうち少なくとも一つを下層配線層で形成し、前記共通化可能な配線を複数のデザインで共通化し、更に、前記ユーザ回路のデザインによる前記下層配線層の上層の配線層を前記ユーザ回路毎の専用マスクを用いてカスタマイズして形成することを特徴とする半導体集積回路の配線方法。 - 前記上層の配線層であって、ユーザ回路のデザインに依存し共通化不可能な２層の配線層を前記専用マスクでカスタマイズして形成することを特徴とする請求項１に記載の半導体集積回路の配線方法。
- 前記上層の配線層を、３つの前記専用マスクを用いる３マスクステップでカスタマイズして形成することを特徴とする請求項２に記載の半導体集積回路の配線方法。
- チップ全面に敷き詰めたダミーデータと設計パターンデータとを演算処理して得られたマスクデータを前記専用マスクのマスクデータとすることを特徴とする請求項２に記載の半導体集積回路の配線方法。
- 前記汎用ロジックセルの各ロジックに与える端子電位や接続の有無は最上位の配線において行うことを特徴とする請求項４に記載の半導体集積回路の配線方法。
- 前記演算処理は、前記設計パターンデータを幅広にリサイズ処理したデータを前記ダミーデータから減算処理して得られた減算済みダミーデータと、前記設計パターンデータとを加算処理するものであることを特徴とする請求項４に記載の半導体集積回路の配線方法。
- 汎用ロジックセルのアレイ構造をベースとする半導体集積回路の配線構造において、
下層となるロジックブロックのトランジスタの接続配線を含むロジックブロック内配線層と、
中間層となる、ユーザ回路のデザインに依存せず共通化可能な配線として電源配線、グランド配線、テスト系回路用配線、及びクロック信号配線の少なくとも一つが作り込まれている接続配線層と、
上層となる前記ユーザ回路のデザインによる配線層であるカスタマイズ層との３つの層からなることを特徴とする半導体集積回路の配線構造。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001105520A JP3621354B2 (ja) | 2001-04-04 | 2001-04-04 | 半導体集積回路の配線方法及び構造 |
| TW091106804A TWI279882B (en) | 2001-04-04 | 2002-04-03 | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign |
| US10/114,038 US7047514B2 (en) | 2001-04-04 | 2002-04-03 | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign |
| GB0207833A GB2378815B (en) | 2001-04-04 | 2002-04-04 | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign |
| US11/385,767 US7523436B2 (en) | 2001-04-04 | 2006-03-22 | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001105520A JP3621354B2 (ja) | 2001-04-04 | 2001-04-04 | 半導体集積回路の配線方法及び構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299457A JP2002299457A (ja) | 2002-10-11 |
| JP3621354B2 true JP3621354B2 (ja) | 2005-02-16 |
Family
ID=18958204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001105520A Expired - Fee Related JP3621354B2 (ja) | 2001-04-04 | 2001-04-04 | 半導体集積回路の配線方法及び構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7047514B2 (ja) |
| JP (1) | JP3621354B2 (ja) |
| GB (1) | GB2378815B (ja) |
| TW (1) | TWI279882B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558997B2 (en) | 2005-10-11 | 2009-07-07 | Nec Electronics Corporation | Wiring structure and method of semiconductor integrated circuit |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110256308A1 (en) * | 2001-03-30 | 2011-10-20 | Buerger Jr Walter Richard | Algorithmic processing to create features |
| JP4177568B2 (ja) * | 2001-07-10 | 2008-11-05 | 株式会社東芝 | 半導体デバイス |
| US6886152B1 (en) * | 2002-08-09 | 2005-04-26 | Xilinx, Inc. | Delay optimization in signal routing |
| TWI246138B (en) * | 2003-09-08 | 2005-12-21 | Realtek Semiconductor Corp | Method for checking via density in IC layout |
| JP2005252048A (ja) * | 2004-03-05 | 2005-09-15 | Nec Electronics Corp | 半導体集積回路装置及びその製造方法 |
| DE102004014472B4 (de) * | 2004-03-24 | 2012-05-03 | Infineon Technologies Ag | Anwendungsspezifischer integrierter Halbleiter-Schaltkreis |
| JP2006156929A (ja) * | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
| JP4164056B2 (ja) * | 2004-09-15 | 2008-10-08 | 松下電器産業株式会社 | 半導体装置の設計方法及び半導体装置 |
| EP1655779A3 (en) | 2004-11-05 | 2007-10-31 | Fujitsu Limited | Semiconductor integrated circuit and design method therefor |
| US8626580B2 (en) * | 2005-08-31 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Coupon-point system for managing supportive services to business in a semiconductor foundry environment |
| WO2007076859A1 (en) * | 2005-12-30 | 2007-07-12 | Alfa Laval Tank Equipment A/S | A drive system for a cleaning head disposed in a tank |
| JP2008091722A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2008192967A (ja) * | 2007-02-07 | 2008-08-21 | Elpida Memory Inc | 半導体装置及びその配線切り替えオプション |
| US20080270955A1 (en) * | 2007-04-27 | 2008-10-30 | John Mack Isakson | Method and apparatus for modifying existing circuit design |
| JP2009123993A (ja) * | 2007-11-16 | 2009-06-04 | Nec Electronics Corp | 半導体集積回路装置 |
| KR101712628B1 (ko) * | 2010-05-03 | 2017-03-06 | 삼성전자 주식회사 | 가변 콘택을 포함한 반도체 소자 |
| US8341588B2 (en) * | 2010-10-04 | 2012-12-25 | International Business Machines Corporation | Semiconductor layer forming method and structure |
| JP5603768B2 (ja) | 2010-12-28 | 2014-10-08 | 株式会社東芝 | 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路 |
| JP5554303B2 (ja) * | 2011-09-08 | 2014-07-23 | 株式会社東芝 | 半導体集積回路および半導体集積回路の設計方法 |
| US8796855B2 (en) | 2012-01-13 | 2014-08-05 | Freescale Semiconductor, Inc. | Semiconductor devices with nonconductive vias |
| US8826195B2 (en) * | 2012-06-05 | 2014-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Layout modification method and system |
| US9082624B2 (en) | 2013-01-02 | 2015-07-14 | International Business Machines Corporation | Signal path of a multiple-patterned semiconductor device |
| US8866306B2 (en) | 2013-01-02 | 2014-10-21 | International Business Machines Corporation | Signal path and method of manufacturing a multiple-patterned semiconductor device |
| US9190392B1 (en) * | 2013-05-20 | 2015-11-17 | Sandia Corporation | Three-dimensional stacked structured ASIC devices and methods of fabrication thereof |
| US9099533B2 (en) | 2013-07-02 | 2015-08-04 | International Business Machines Corporation | Semiconductor device with distinct multiple-patterned conductive tracks on a same level |
| JP6217359B2 (ja) * | 2013-12-03 | 2017-10-25 | 富士ゼロックス株式会社 | 回路情報処理装置、回路情報処理システム、データベース管理装置、プログラム及び記録媒体 |
| US9859177B2 (en) * | 2016-03-07 | 2018-01-02 | Globalfoundries Inc. | Test method and structure for integrated circuits before complete metalization |
| US10002222B2 (en) * | 2016-07-14 | 2018-06-19 | Arm Limited | System and method for perforating redundant metal in self-aligned multiple patterning |
| US10651201B2 (en) * | 2017-04-05 | 2020-05-12 | Samsung Electronics Co., Ltd. | Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration |
| CN115097173B (zh) * | 2022-08-26 | 2022-11-22 | 广东大普通信技术股份有限公司 | 金手指、电路板组件以及测试设备 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679967A (en) | 1985-01-20 | 1997-10-21 | Chip Express (Israel) Ltd. | Customizable three metal layer gate array devices |
| JPS6247149A (ja) | 1985-08-26 | 1987-02-28 | Fujitsu Ltd | 半導体集積回路装置の製造方法 |
| US4910417A (en) | 1986-09-19 | 1990-03-20 | Actel Corporation | Universal logic module comprising multiplexers |
| JPS6481337A (en) | 1987-09-24 | 1989-03-27 | Toshiba Corp | Installation of wiring structure of semiconductor integrated circuit device |
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
| US5055718A (en) | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| JPH06326106A (ja) * | 1993-03-18 | 1994-11-25 | Sony Corp | ダミーパターンの形成方法 |
| US6728113B1 (en) * | 1993-06-24 | 2004-04-27 | Polychip, Inc. | Method and apparatus for non-conductively interconnecting integrated circuits |
| US5793115A (en) * | 1993-09-30 | 1998-08-11 | Kopin Corporation | Three dimensional processor using transferred thin film circuits |
| US5684412A (en) | 1995-08-18 | 1997-11-04 | Chip Express (Israel) Ltd. | Cell forming part of a customizable logic array |
| JPH09129738A (ja) | 1995-10-30 | 1997-05-16 | Hitachi Ltd | 配線配置設計方法 |
| US6657229B1 (en) * | 1996-05-28 | 2003-12-02 | United Microelectronics Corporation | Semiconductor device having multiple transistors sharing a common gate |
| US5858817A (en) | 1996-10-10 | 1999-01-12 | Lockheed Martin Corporation | Process to personalize master slice wafers and fabricate high density VLSI components with a single masking step |
| JPH10242435A (ja) * | 1997-02-28 | 1998-09-11 | Ricoh Co Ltd | 半導体メモリ装置 |
| US6014038A (en) | 1997-03-21 | 2000-01-11 | Lightspeed Semiconductor Corporation | Function block architecture for gate array |
| US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
| JP2000315220A (ja) * | 1999-04-30 | 2000-11-14 | Sony Corp | 描画データの検証方法、フォトマスクの製造方法および記録媒体 |
| JP2001036052A (ja) | 1999-07-23 | 2001-02-09 | Seiko Epson Corp | 半導体集積回路装置及びその設計方法 |
| US6423558B1 (en) * | 2000-02-25 | 2002-07-23 | Advantest Corporation | Method for fabricating integrated circuit (IC) dies with multi-layered interconnect structures |
| JP2002110805A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体デバイス |
| US6613611B1 (en) * | 2000-12-22 | 2003-09-02 | Lightspeed Semiconductor Corporation | ASIC routing architecture with variable number of custom masks |
| JP2003315220A (ja) | 2002-02-19 | 2003-11-06 | Horiba Ltd | 窒素酸化物測定装置 |
-
2001
- 2001-04-04 JP JP2001105520A patent/JP3621354B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-03 US US10/114,038 patent/US7047514B2/en not_active Expired - Lifetime
- 2002-04-03 TW TW091106804A patent/TWI279882B/zh not_active IP Right Cessation
- 2002-04-04 GB GB0207833A patent/GB2378815B/en not_active Expired - Fee Related
-
2006
- 2006-03-22 US US11/385,767 patent/US7523436B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558997B2 (en) | 2005-10-11 | 2009-07-07 | Nec Electronics Corporation | Wiring structure and method of semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI279882B (en) | 2007-04-21 |
| GB2378815B (en) | 2005-11-09 |
| US20060189041A1 (en) | 2006-08-24 |
| JP2002299457A (ja) | 2002-10-11 |
| GB2378815A (en) | 2003-02-19 |
| US7523436B2 (en) | 2009-04-21 |
| US7047514B2 (en) | 2006-05-16 |
| US20020145444A1 (en) | 2002-10-10 |
| GB0207833D0 (en) | 2002-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3621354B2 (ja) | 半導体集積回路の配線方法及び構造 | |
| US6054872A (en) | Semiconductor integrated circuit with mixed gate array and standard cell | |
| JP3461443B2 (ja) | 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置 | |
| US8314635B2 (en) | Methods for forming programmable transistor array comprising basic transistor units | |
| US20060027835A1 (en) | Semiconductor integrated circuit device | |
| JP2001127161A (ja) | 集積回路 | |
| US7394156B2 (en) | Semiconductor integrated circuit device and method of producing the same | |
| US6823499B1 (en) | Method for designing application specific integrated circuit structure | |
| JPH10335612A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
| JPS6114734A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2008078508A (ja) | 半導体集積回路及び半導体集積回路の製造方法 | |
| US7692309B2 (en) | Configuring structured ASIC fabric using two non-adjacent via layers | |
| CN112699631B (zh) | 解决布线通道拐角处布线拥塞问题的设计优化方法 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| US20010039645A1 (en) | Semiconductor integrated circuit having thereon on-chip capacitors | |
| US7091614B2 (en) | Integrated circuit design for routing an electrical connection | |
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| JP2000068383A (ja) | 半導体集積回路装置の設計方法および半導体集積回路装置 | |
| KR19980070088A (ko) | 반도체 집적회로의 칩레이아웃 및 그 검증방법 | |
| US20020141257A1 (en) | Layout method for semiconductor integrated circuit | |
| JP2001308190A (ja) | 半導体集積回路のレイアウト方法 | |
| CN1316596C (zh) | 布线图形产生方法 | |
| JP4523290B2 (ja) | セルレイアウト、半導体集積回路装置、半導体集積回路の設計方法並びに半導体集積回路の半導体製造方法 | |
| JP3651654B2 (ja) | 機能マクロ及びその設計方法、及び半導体装置の設計方法 | |
| JP3891813B2 (ja) | 集積論理回路の階層設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041019 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071126 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131126 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |