JP2693920B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2693920B2 JP2693920B2 JP6327571A JP32757194A JP2693920B2 JP 2693920 B2 JP2693920 B2 JP 2693920B2 JP 6327571 A JP6327571 A JP 6327571A JP 32757194 A JP32757194 A JP 32757194A JP 2693920 B2 JP2693920 B2 JP 2693920B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- input
- buffer
- type mos
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にゲートアレイの方式の半導体集積回路装置に関
する。
し、特にゲートアレイの方式の半導体集積回路装置に関
する。
【０００２】
【従来の技術】ゲートアレイ方式の半導体集積回路は、
ＮＡＮＤ，ＮＯＲ等の論理回路を実現するトランジスタ
で構成された内部基本セルと、ＩＣチップ（以下ゲート
アレイチップと記す）外部とのインタフェースを取るた
めのトランジスタで構成された外部基本セルとを単位と
して、この内部／外部基本セルをゲートアレイチップ上
にアレイ状に配置したもの（マスタ）を有しており、上
層の配線パターンを作成するだけでユーザーの希望する
ＬＳＩ回路を短納期で作成できる。ゲートアレイにおい
て重要なことは、単位面積当たりの素子の集積度で、こ
れは大きければ大きいほど良く、ゲートアレイチップを
搭載するパッケージとゲートアレイチップとの接続用パ
ッドの大きさおよび配置間隔はそれぞれ数十μｍ必要
で、このパッド領域をいかに小さくできるかが集積度向
上の重要な鍵となる。
ＮＡＮＤ，ＮＯＲ等の論理回路を実現するトランジスタ
で構成された内部基本セルと、ＩＣチップ（以下ゲート
アレイチップと記す）外部とのインタフェースを取るた
めのトランジスタで構成された外部基本セルとを単位と
して、この内部／外部基本セルをゲートアレイチップ上
にアレイ状に配置したもの（マスタ）を有しており、上
層の配線パターンを作成するだけでユーザーの希望する
ＬＳＩ回路を短納期で作成できる。ゲートアレイにおい
て重要なことは、単位面積当たりの素子の集積度で、こ
れは大きければ大きいほど良く、ゲートアレイチップを
搭載するパッケージとゲートアレイチップとの接続用パ
ッドの大きさおよび配置間隔はそれぞれ数十μｍ必要
で、このパッド領域をいかに小さくできるかが集積度向
上の重要な鍵となる。
【０００３】図６は従来の半導体集積回路装置の第１の
例を示すレイアウト図である。
例を示すレイアウト図である。
【０００４】図６に示すように、ゲートアレイチップ１
００上に形成した内部セル領域１０１の周囲に入出力セ
ル領域２１０が形成される。入出力セル領域２１０は基
本となるトランジスタ（以下基本素子と記す）が入出力
セルピッチｄで繰り返し配置されており、この領域にチ
ップ外部とのインタフェース用の回路として入出力バッ
ファ２１１が配置される。また、パッド−バッファ間接
続線１０３は、パッケージとの接続用パッド（以下パッ
ドと記す）１０２と入出力バッファ２１１を接続する配
線で、ゲートアレイチップ１００の縁端から入出力バッ
ファ２１１の縁端までの距離ａを有している。さらに、
パッド１０２の配置間隔はパッドピッチｔとして表され
ているが、従来のゲートアレイは、図６に示すように、
パッドピッチｔと入出力セルピッチｄは完全に一致して
いるため、入出力バッファ２１１とパッド１０２の間の
配線は最短で接続することができた。
００上に形成した内部セル領域１０１の周囲に入出力セ
ル領域２１０が形成される。入出力セル領域２１０は基
本となるトランジスタ（以下基本素子と記す）が入出力
セルピッチｄで繰り返し配置されており、この領域にチ
ップ外部とのインタフェース用の回路として入出力バッ
ファ２１１が配置される。また、パッド−バッファ間接
続線１０３は、パッケージとの接続用パッド（以下パッ
ドと記す）１０２と入出力バッファ２１１を接続する配
線で、ゲートアレイチップ１００の縁端から入出力バッ
ファ２１１の縁端までの距離ａを有している。さらに、
パッド１０２の配置間隔はパッドピッチｔとして表され
ているが、従来のゲートアレイは、図６に示すように、
パッドピッチｔと入出力セルピッチｄは完全に一致して
いるため、入出力バッファ２１１とパッド１０２の間の
配線は最短で接続することができた。
【０００５】図７は図６の部分拡大レイアウト図であ
る。
る。
【０００６】図７に示すように、入出力セル領域２１０
は、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジ
スタにより構成されている。Ｐ型ＭＯＳトランジスタは
ウェル４０１内に形成されたＰ型拡散層４０２およびポ
リシリコンゲート２０８により構成され、Ｎ型ＭＯＳト
ランジスタはＮ型拡散層４０３およびポリシリコンゲー
ト２０８により構成されている。４０４はウェルの電位
を固定するための拡散層（以下ウェルコン領域と記
す）、４０５は基板の電位を固定するための拡散層（以
下サブコン領域と記す）である。ここで、入出力セルピ
ッチｄは入出力バッファピッチに等しく、さらにパッド
ピッチｔとも一致しているため、パッド−バッファ間接
続線１０３は最短で接続することが可能である。
は、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジ
スタにより構成されている。Ｐ型ＭＯＳトランジスタは
ウェル４０１内に形成されたＰ型拡散層４０２およびポ
リシリコンゲート２０８により構成され、Ｎ型ＭＯＳト
ランジスタはＮ型拡散層４０３およびポリシリコンゲー
ト２０８により構成されている。４０４はウェルの電位
を固定するための拡散層（以下ウェルコン領域と記
す）、４０５は基板の電位を固定するための拡散層（以
下サブコン領域と記す）である。ここで、入出力セルピ
ッチｄは入出力バッファピッチに等しく、さらにパッド
ピッチｔとも一致しているため、パッド−バッファ間接
続線１０３は最短で接続することが可能である。
【０００７】一方、製造プロセスの都合（例えば、ゲー
トアレイチップの製造プロセスより組み立て技術の方が
遅れているときなど）により、図８に示すように、パッ
ドピッチｔ1 と入出力セルピッチｄ1 とが一致しない場
合には、パッド−バッファ間接続線１０４を曲げて接続
しなければならない。入出力セル領域は、ウェル４１１
内のＰ型拡散層４１２およびポリシコンゲート２０８に
よるＰ型トランジスタと、Ｎ型拡散層４１３およびポリ
シリコンゲート２０８によるＮ型トランジスタにより構
成されている。４１４，４１５はそれぞれウェルコン領
域、サブコン領域である。このように、入出力セルピッ
チｄ1 とパッドピッチｔ1 が異なると、パッド１０２と
入出力バッファ２２１を接続するパッド−バッファ間接
続線１０４を曲げなけらばならず、その結果、チップ縁
端から入出力バッファ縁端までの距離ａ1 が大きくな
り、パッド周囲に素子が配置されない無駄な面積が増加
し、単位面積当りの集積度が大幅に低下してしまう。
トアレイチップの製造プロセスより組み立て技術の方が
遅れているときなど）により、図８に示すように、パッ
ドピッチｔ1 と入出力セルピッチｄ1 とが一致しない場
合には、パッド−バッファ間接続線１０４を曲げて接続
しなければならない。入出力セル領域は、ウェル４１１
内のＰ型拡散層４１２およびポリシコンゲート２０８に
よるＰ型トランジスタと、Ｎ型拡散層４１３およびポリ
シリコンゲート２０８によるＮ型トランジスタにより構
成されている。４１４，４１５はそれぞれウェルコン領
域、サブコン領域である。このように、入出力セルピッ
チｄ1 とパッドピッチｔ1 が異なると、パッド１０２と
入出力バッファ２２１を接続するパッド−バッファ間接
続線１０４を曲げなけらばならず、その結果、チップ縁
端から入出力バッファ縁端までの距離ａ1 が大きくな
り、パッド周囲に素子が配置されない無駄な面積が増加
し、単位面積当りの集積度が大幅に低下してしまう。
【０００８】
【発明が解決しようとする課題】この従来のゲートアレ
イは、パッドピッチと入出力セルピッチが異なると、パ
ッドと入出力バッファを接続する配線を曲げなければな
らず、その結果、配線領域が大きくなり、チップ全体の
面積（チップサイズ）が増大して集積度が著しく低下す
るという欠点があった。
イは、パッドピッチと入出力セルピッチが異なると、パ
ッドと入出力バッファを接続する配線を曲げなければな
らず、その結果、配線領域が大きくなり、チップ全体の
面積（チップサイズ）が増大して集積度が著しく低下す
るという欠点があった。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体チップ上に形成した内部セル領域と、前
記内部セル領域の周囲に配置した入出力セル領域と、前
記入出力セル領域の外周に配置したパッドと、前記入出
力セル領域に下地固定して形成したＰ型ＭＯＳトランジ
スタ及びＮ型ＭＯＳトランジスタからなる矩形状の複数
の基本素子と、前記基本素子の中から連続して隣接する
前記基本素子を配線工程で結合して構成した入出力バッ
ファと、前記パッドと前記入出力バッファを接続するパ
ッド−バッファ間配線とを有する半導体集積回路装置に
おいて、前記基本素子を構成するトランジスタは数個づ
つのＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジス
タからなり、隣接する前記基本素子の配置間隔が隣接す
る前記パッドの配置間隔の整数分の１であり、前記パッ
ド−バッファ間配線が、前記パッドとこれに接続する前
記入出力バッファの各中心を結ぶ直線に沿って折れ曲が
ることなく配線されるように前記入出力バッファを配置
することを特徴としている。
装置は、半導体チップ上に形成した内部セル領域と、前
記内部セル領域の周囲に配置した入出力セル領域と、前
記入出力セル領域の外周に配置したパッドと、前記入出
力セル領域に下地固定して形成したＰ型ＭＯＳトランジ
スタ及びＮ型ＭＯＳトランジスタからなる矩形状の複数
の基本素子と、前記基本素子の中から連続して隣接する
前記基本素子を配線工程で結合して構成した入出力バッ
ファと、前記パッドと前記入出力バッファを接続するパ
ッド−バッファ間配線とを有する半導体集積回路装置に
おいて、前記基本素子を構成するトランジスタは数個づ
つのＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジス
タからなり、隣接する前記基本素子の配置間隔が隣接す
る前記パッドの配置間隔の整数分の１であり、前記パッ
ド−バッファ間配線が、前記パッドとこれに接続する前
記入出力バッファの各中心を結ぶ直線に沿って折れ曲が
ることなく配線されるように前記入出力バッファを配置
することを特徴としている。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の第１の実施例を示すレイア
ウト図である。
ウト図である。
【００１２】図１に示すように、ゲートアレイチップ１
００上に形成された内部セル領域１０１の周囲に入出力
セル領域２００が形成され、入出力セル領域２００には
基本素子がユニットセル２０２として基本ピッチｕで繰
り返し配置されている。この入出力セル領域２００にチ
ップ外部とのインタフェース用の回路として入出力バッ
ファ２０１が配置される。ここで、基本ピッチｕは、パ
ッドピッチｔの整数分の１に設定されており、パッド１
０２と入出力バッファ２０１を接続するパッド−バッフ
ァ間接続線１０３は、パッドピッチｔに合わせて入出力
バッファ２０１を配置できるため、パッド−バッファ間
接続線１０３はゲートアレイチップ１００の縁端から入
出力バッファ２０１までの距離ａを最短で配線すること
ができる。尚、基本ピッチｕはパッドピッチｔの整数分
の１で説明しているが、パッドピッチｔ±（パッドの１
辺の長さ−パッドとバッファ間接続線の幅）÷２の範囲
内でも本発明の効果に変わりはない。以後も整数分の１
で説明する。
００上に形成された内部セル領域１０１の周囲に入出力
セル領域２００が形成され、入出力セル領域２００には
基本素子がユニットセル２０２として基本ピッチｕで繰
り返し配置されている。この入出力セル領域２００にチ
ップ外部とのインタフェース用の回路として入出力バッ
ファ２０１が配置される。ここで、基本ピッチｕは、パ
ッドピッチｔの整数分の１に設定されており、パッド１
０２と入出力バッファ２０１を接続するパッド−バッフ
ァ間接続線１０３は、パッドピッチｔに合わせて入出力
バッファ２０１を配置できるため、パッド−バッファ間
接続線１０３はゲートアレイチップ１００の縁端から入
出力バッファ２０１までの距離ａを最短で配線すること
ができる。尚、基本ピッチｕはパッドピッチｔの整数分
の１で説明しているが、パッドピッチｔ±（パッドの１
辺の長さ−パッドとバッファ間接続線の幅）÷２の範囲
内でも本発明の効果に変わりはない。以後も整数分の１
で説明する。
【００１３】図２は図１の部分拡大図であり、説明をわ
かり易くするために電源配線、接地配線等および拡散層
と配線とのコンタクトホール等は省略している。
かり易くするために電源配線、接地配線等および拡散層
と配線とのコンタクトホール等は省略している。
【００１４】図２に示すように、入出力セル領域２００
は、２個づつのＰ型ＭＯＳトランジスタおよびＮ型トラ
ンジスタからなるユニットセル２０２により構成されて
いる。ユニットセル２０２は、ＮＡＮＤゲートやＮＯＲ
ゲートの基本ブロックを構成するのに必要なトランジス
タで構成され、通常２個乃至４個づつのＰ型ＭＯＳトラ
ンジスタ及びＮ型ＭＯＳトランジスタで構成される。Ｐ
型ＭＯＳトランジスタはウェル３０１内のＰ型拡散層３
０２およびポリシリコンゲート２０８により構成され、
Ｎ型ＭＯＳトランジスタはＮ型拡散層３０３およびポリ
シリコンゲート２０８により構成されている。３０４，
３０５はそれぞれウェルコン領域、サブコン領域であ
る。このように、ユニットセルピッチｕはバットピッチ
ｔの整数分の１であるため、パッド１０２のある位置に
入出力バッファを配置すればよく、パッド−バッファ間
接続線１０３は最短で接続することが可能となる。
は、２個づつのＰ型ＭＯＳトランジスタおよびＮ型トラ
ンジスタからなるユニットセル２０２により構成されて
いる。ユニットセル２０２は、ＮＡＮＤゲートやＮＯＲ
ゲートの基本ブロックを構成するのに必要なトランジス
タで構成され、通常２個乃至４個づつのＰ型ＭＯＳトラ
ンジスタ及びＮ型ＭＯＳトランジスタで構成される。Ｐ
型ＭＯＳトランジスタはウェル３０１内のＰ型拡散層３
０２およびポリシリコンゲート２０８により構成され、
Ｎ型ＭＯＳトランジスタはＮ型拡散層３０３およびポリ
シリコンゲート２０８により構成されている。３０４，
３０５はそれぞれウェルコン領域、サブコン領域であ
る。このように、ユニットセルピッチｕはバットピッチ
ｔの整数分の１であるため、パッド１０２のある位置に
入出力バッファを配置すればよく、パッド−バッファ間
接続線１０３は最短で接続することが可能となる。
【００１５】図３は、本発明の第２の実施例を示す部分
的レイアウト図である。
的レイアウト図である。
【００１６】図３に示すように、Ｐ型ＭＯＳトランジス
タはウェル３１１内のＰ型拡散層３１２およびポリシリ
コンゲート２０８により構成され、Ｎ型ＭＯＳトランジ
スタはＮ型拡散層３１３およびポリシコンゲート２０８
により構成されている。３１４，３１５はそれぞれウェ
ルコン領域、サブコン領域である。第１の実施例と同様
に、ユニットセルピッチｕはパッドピッチｔの整数分の
１であるため、パッド１０２の位置に合わせて入出力バ
ッファを配置することにより、パッド−バッファ間接続
線１０３を最短で接続することができる。図２に示す第
１の実施例では、入出力セル領域の各トランジスタにお
けるドレーン、ソースの拡散層領域が独立しているが、
本実施例では２つのトランジスタで拡散層を共有してお
り、拡散層間隔を一部小さくできるため、トランジスタ
をより高集積化できるという利点がある。
タはウェル３１１内のＰ型拡散層３１２およびポリシリ
コンゲート２０８により構成され、Ｎ型ＭＯＳトランジ
スタはＮ型拡散層３１３およびポリシコンゲート２０８
により構成されている。３１４，３１５はそれぞれウェ
ルコン領域、サブコン領域である。第１の実施例と同様
に、ユニットセルピッチｕはパッドピッチｔの整数分の
１であるため、パッド１０２の位置に合わせて入出力バ
ッファを配置することにより、パッド−バッファ間接続
線１０３を最短で接続することができる。図２に示す第
１の実施例では、入出力セル領域の各トランジスタにお
けるドレーン、ソースの拡散層領域が独立しているが、
本実施例では２つのトランジスタで拡散層を共有してお
り、拡散層間隔を一部小さくできるため、トランジスタ
をより高集積化できるという利点がある。
【００１７】図４は本発明の第３の実施例を示す部分的
レイアウト図である。
レイアウト図である。
【００１８】図４に示すように、Ｐ型ＭＯＳトランジス
タはウェル３２１内のＰ型拡散層３２２およびポリシコ
ンゲート２０８により構成され、Ｎ型ＭＯＳトランジス
タはＮ型拡散層３２３およびポリシリコンゲート２０８
により構成されている。３２４，３２５はそれぞれウェ
ルコン領域、サブコン領域である。第１，第２の実施例
と同様に、ユニットセルピッチｕはパッドピッチｔの整
数分の１であるため、パッド１０２のある位置に合わせ
て入出力バッファを配置することにより、パッド−バッ
ファ間接続線１０３を最短で接続することができる。図
２、図３に示す第１，第２の実施例では入出力セル領域
の各トランジスタにおけるドレーン，ソースの拡散層領
域が独立しているか又は一部まとまっている程度である
が、本実施例では、１つの辺のトランジスタ全てが拡散
層を共有しており、全てのトランジスタの拡散層間隔を
考慮する必要がないため、トランジスタを第１，第２の
実施例より集積できるという利点がある。尚、入出力バ
ッファ間の電気的な分離は、ポリシリコンゲート２０８
を遮断するような電位を与えることによりなされる。
タはウェル３２１内のＰ型拡散層３２２およびポリシコ
ンゲート２０８により構成され、Ｎ型ＭＯＳトランジス
タはＮ型拡散層３２３およびポリシリコンゲート２０８
により構成されている。３２４，３２５はそれぞれウェ
ルコン領域、サブコン領域である。第１，第２の実施例
と同様に、ユニットセルピッチｕはパッドピッチｔの整
数分の１であるため、パッド１０２のある位置に合わせ
て入出力バッファを配置することにより、パッド−バッ
ファ間接続線１０３を最短で接続することができる。図
２、図３に示す第１，第２の実施例では入出力セル領域
の各トランジスタにおけるドレーン，ソースの拡散層領
域が独立しているか又は一部まとまっている程度である
が、本実施例では、１つの辺のトランジスタ全てが拡散
層を共有しており、全てのトランジスタの拡散層間隔を
考慮する必要がないため、トランジスタを第１，第２の
実施例より集積できるという利点がある。尚、入出力バ
ッファ間の電気的な分離は、ポリシリコンゲート２０８
を遮断するような電位を与えることによりなされる。
【００１９】図５は、本発明の第４の実施例を示す部分
的レイアウト図である。
的レイアウト図である。
【００２０】図５に示すように、Ｐ型ＭＯＳトランジス
タはウェル３３１内のＰ型拡散層３３２およびポリシリ
コンゲート２０９により構成され、Ｎ型ＭＯＳトランジ
スタはＮ型拡散層３３３およびポリシコンゲート２０９
により構成されている。３３４，３３５はそれぞれウェ
ルコン領域、サブコン領域である。第１の実施例と同様
に、ユニットセルピッチｕはパッドピッチｔの整数分の
１であるため、パッド１０２のある位置に応じて入出力
バッファを配置することにより、パッド−バッファ間接
続線１０３を最短で接続することができる。本実施例は
第３の実施例と同様に、１つの辺のトランジスタ全てが
拡散層を共有しているが、本実施例では素子に致命的な
ダメージを与えるラッチアップ現象を発生させないよう
に、Ｐ型、Ｎ型両拡散層を分割し、電位固定用に帯状の
ウェルコン、サブコン領域を新たに設けている。また、
図面では説明していなが、隣り合う入出力バッファ逆層
で動作（一方が接地電位から電源電位に上昇し、他方が
電源電位から接地電位に下降する）した場合、ラッチア
ップ現象の生ずる可能性が大きくなる。その際は、隣り
合う入出力バッファの間を少なくとも拡散層１ケ分以上
開け、その拡散層をＰ型ＭＯＳトランジスタであれば電
源電位に、Ｎ型ＭＯＳトランジスタであれば接地電位に
クランプすることによりラッチアップを防止することが
可能となる。
タはウェル３３１内のＰ型拡散層３３２およびポリシリ
コンゲート２０９により構成され、Ｎ型ＭＯＳトランジ
スタはＮ型拡散層３３３およびポリシコンゲート２０９
により構成されている。３３４，３３５はそれぞれウェ
ルコン領域、サブコン領域である。第１の実施例と同様
に、ユニットセルピッチｕはパッドピッチｔの整数分の
１であるため、パッド１０２のある位置に応じて入出力
バッファを配置することにより、パッド−バッファ間接
続線１０３を最短で接続することができる。本実施例は
第３の実施例と同様に、１つの辺のトランジスタ全てが
拡散層を共有しているが、本実施例では素子に致命的な
ダメージを与えるラッチアップ現象を発生させないよう
に、Ｐ型、Ｎ型両拡散層を分割し、電位固定用に帯状の
ウェルコン、サブコン領域を新たに設けている。また、
図面では説明していなが、隣り合う入出力バッファ逆層
で動作（一方が接地電位から電源電位に上昇し、他方が
電源電位から接地電位に下降する）した場合、ラッチア
ップ現象の生ずる可能性が大きくなる。その際は、隣り
合う入出力バッファの間を少なくとも拡散層１ケ分以上
開け、その拡散層をＰ型ＭＯＳトランジスタであれば電
源電位に、Ｎ型ＭＯＳトランジスタであれば接地電位に
クランプすることによりラッチアップを防止することが
可能となる。
【００２１】
【発明の効果】以上説明したように本発明は、入出力セ
ル領域を形成する基本素子と基本素子の配置間隔を、パ
ッドとパッドとの配置間隔より狭くすることにより、従
来のゲートアレイに比較して、チップサイズを縮小する
ことが可能である。例えば、チップサイズ５ｍｍ×５ｍ
ｍで内部セル数が同一と仮定した時、従来のゲートアレ
イに比較して面積比で約７％縮小することが可能であ
る。
ル領域を形成する基本素子と基本素子の配置間隔を、パ
ッドとパッドとの配置間隔より狭くすることにより、従
来のゲートアレイに比較して、チップサイズを縮小する
ことが可能である。例えば、チップサイズ５ｍｍ×５ｍ
ｍで内部セル数が同一と仮定した時、従来のゲートアレ
イに比較して面積比で約７％縮小することが可能であ
る。
【００２２】また、同一チップサイズで比較すると、同
じ５ｍｍ×５ｍｍのチップの場合、２入力ＮＡＮＤゲー
ト換算で２１ｋゲートから２４ｋゲートと約１４％内部
セル数を増加させることが可能である。
じ５ｍｍ×５ｍｍのチップの場合、２入力ＮＡＮＤゲー
ト換算で２１ｋゲートから２４ｋゲートと約１４％内部
セル数を増加させることが可能である。
【００２３】さらに、本発明は製造プロセスの変更によ
り、入出力バッファとパッドのピッチに違いが生じても
入出力バッファの配置位置を基本ユニットの配置ピッチ
に合わせて構成することにより、従来使用していた測定
用治具やパッケージがそのまま使えるという大きな効果
を有する。さらに、パッド配置も自由に変えられるた
め、パッケージ毎に最適なボンディング配線になるよう
にパッド位置を決めることができる。
り、入出力バッファとパッドのピッチに違いが生じても
入出力バッファの配置位置を基本ユニットの配置ピッチ
に合わせて構成することにより、従来使用していた測定
用治具やパッケージがそのまま使えるという大きな効果
を有する。さらに、パッド配置も自由に変えられるた
め、パッケージ毎に最適なボンディング配線になるよう
にパッド位置を決めることができる。
【図１】本発明の第１の実施例を示すレイアウト図。
【図２】図１の部分拡大レイアウト図。
【図３】本発明の第２の実施例を示す部分的レイアウト
図。
図。
【図４】本発明の第３の実施例を示す部分的レイアウト
図。
図。
【図５】本発明の第４の実施例を示す部分的レイアウト
図。
図。
【図６】従来の半導体集積回路装置の第１の例を示すレ
イアウト図。
イアウト図。
【図７】図６の部分拡大レイアウト図。
【図８】従来の半導体集積回路装置の第２の例を示す部
分的レイアウト図。
分的レイアウト図。
１００ ゲートアレイチップ １０１ 内部セル領域 １０２ パッド １０３，１０４ パッド−バッファ間接続線 ２００，２１０ 入出力バッファ ２０２ ユニットセル ２０８，２０９ ポリシリコンゲート ３０１，３１１，３２１，３３１，４０１，４１１
ウェル ３０２，３１２，３２２，３３２，４０２，４１２
Ｐ型拡散層 ３０３，３１３，３２３，３３３，４０３，４１３
Ｎ型拡散層 ３０４，３１４，３２４，３３４，４０４，４１４
ウェルコン領域 ３０５，３１５，３２５，３３５，４０５，４１５
サブコン領域
ウェル ３０２，３１２，３２２，３３２，４０２，４１２
Ｐ型拡散層 ３０３，３１３，３２３，３３３，４０３，４１３
Ｎ型拡散層 ３０４，３１４，３２４，３３４，４０４，４１４
ウェルコン領域 ３０５，３１５，３２５，３３５，４０５，４１５
サブコン領域
Claims (1)
- 【請求項１】 半導体チップ上に形成した内部セル領域
と、前記内部セル領域の周囲に配置した入出力セル領域
と、前記入出力セル領域の外周に配置したパッドと、前
記入出力セル領域に下地固定して形成したＰ型ＭＯＳト
ランジスタ及びＮ型ＭＯＳトランジスタからなる矩形状
の複数の基本素子と、前記基本素子の中から連続して隣
接する前記基本素子を配線工程で結合して構成した入出
力バッファと、前記パッドと前記入出力バッファを接続
するパッド−バッファ間配線とを有する半導体集積回路
装置において、前記基本素子を構成するトランジスタは
数個づつのＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラ
ンジスタからなり、隣接する前記基本素子の配置間隔が
隣接する前記パッドの配置間隔の整数分の１であり、前
記パッド−バッファ間配線が、前記パッドとこれに接続
する前記入出力バッファの各中心を結ぶ直線に沿って折
れ曲がることなく配線されるように前記入出力バッファ
を配置することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327571A JP2693920B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327571A JP2693920B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186176A JPH08186176A (ja) | 1996-07-16 |
| JP2693920B2 true JP2693920B2 (ja) | 1997-12-24 |
Family
ID=18200558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327571A Expired - Fee Related JP2693920B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693920B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3914649B2 (ja) * | 1999-02-10 | 2007-05-16 | 株式会社東芝 | 半導体装置 |
| US8443323B1 (en) * | 2010-04-12 | 2013-05-14 | Cadence Design Systems, Inc. | Method and system for implementing a structure to implement I/O rings and die area estimations |
| US9135373B1 (en) | 2010-04-12 | 2015-09-15 | Cadence Design Systems, Inc. | Method and system for implementing an interface for I/O rings |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275653A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 半導体装置 |
-
1994
- 1994-12-28 JP JP6327571A patent/JP2693920B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08186176A (ja) | 1996-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3433731B2 (ja) | Ｉ／ｏセル配置方法及び半導体装置 | |
| JPH0520910B2 (ja) | ||
| JPH03165061A (ja) | 半導体集積回路装置 | |
| US4947233A (en) | Semi-custom LSI having input/output cells | |
| JP2001148464A (ja) | 半導体集積回路 | |
| US20090127721A1 (en) | Semiconductor integrated circuit device | |
| US4999698A (en) | Interconnection arrangement for a gate array | |
| US4992845A (en) | Semiconductor integrated circuit device having input/output buffer cells each comprising a plurality of transistor regions arranged in a single line | |
| JP2693920B2 (ja) | 半導体集積回路装置 | |
| JPH1098108A (ja) | 半導体装置 | |
| JP4017060B2 (ja) | 半導体装置 | |
| JP2007235156A (ja) | 半導体装置 | |
| JPH0120536B2 (ja) | ||
| JPS63142656A (ja) | セミカスタム半導体集積回路 | |
| JPH0252428B2 (ja) | ||
| US6492205B1 (en) | Utilization of macro power routing area for buffer insertion | |
| JPS63293941A (ja) | 半導体集積回路装置 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| JP4175155B2 (ja) | 半導体装置 | |
| JPH0371789B2 (ja) | ||
| WO2023248772A1 (ja) | 半導体集積回路装置 | |
| JPH02144936A (ja) | 半導体集積回路装置 | |
| US5966522A (en) | Multi-phase clock distribution method and system for complex integrated-circuit devices | |
| JPH065782A (ja) | 半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置 | |
| JPH0566737B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970812 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |