JP2009070461A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】電流経路が直列接続された複数のメモリセルトランジスタＭＴと、最もドレイン側に位置する前記メモリセルトランジスタＭＴに接続された選択トランジスタＳＴ１と、ビット線ＢＬと、ワード線ＷＬと、前記ワード線ＷＬを選択するロウデコーダ３とを具備し、データの書き込みにおいて、前記選択トランジスタＳＴ１がオン状態とされた状態で、“０”データがプログラムされる前記ビット線ＢＬに第１電圧０Ｖが印加され、“１”データがプログラムされる前記ビット線ＢＬに前記第１電圧より大きい第２電圧Ｖｓが印加された後、前記ビット線ＢＬが電気的にフローティングとされ、且つウェル１２に第３電圧Ｖｓが印加され、前記ウェル１２とのカップリングにより前記ビット線ＢＬの電位が上昇した状態において、前記ワード線ＷＬにプログラム電圧ＶＰＧＭが印加される。
【選択図】図６

Description

この発明は、半導体記憶装置に関する。例えば、ＮＡＮＤ型フラッシュメモリの誤書き込みを防止するための方法に関する。

従来、不揮発性の半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、書き込み禁止セルにおいて、チャネル電位をゲートとのカップリングにより上昇させることにより、電子がフローティングゲートに注入されるのを防止するセルフブースト技術が、広く用いられている。

セルフブースト方式においては、データが書き込まれて閾値の上昇したメモリセルを用いると、ブースト効率が低下することが知られている。そこで、選択メモリセルからソース線側のメモリセルのチャネルをカットオフさせることで、消去セルのみを用いてブースト効率を向上させる手法が提案されている（例えば、特許文献１参照）。

しかしながら上記手法であると、メモリセルの閾値電圧によってはチャネルをカットオフさせることが出来ず、ブースト効率が低下する。その結果、書き込み禁止セルにデータが誤書き込みされるという問題があった。

また、近年のＮＡＮＤフラッシュメモリでは多値（multi-level）化が進んでいる。多値ＮＡＮＤ型フラッシュメモリでは、各データの取り得る閾値電圧の範囲が狭く、retension marginが小さくなる。これを解決するには、ＮＡＮＤ型フラッシュメモリの取り得る閾値電圧を、全体として高電圧側に拡げるか、または低電圧側に拡げることが考え得る。しかし、高電圧側に拡げた場合には、書き込み電圧や読み出し電圧も高くすることが必要となり、誤書き込みや誤読み出しを生じやすくなる。また、低電圧側に拡げた場合には、上記のセルフブーストを行う際にチャネルをカットオフ出来ない問題が顕著となる。
特開平１０−２８３７８８号公報

この発明は、動作信頼性を向上出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、半導体層上に形成され、電荷蓄積層と制御ゲートとを含む積層ゲートを備え、前記電荷蓄積層へ電荷が注入されるか否かによって、“０”データまたは“１”データがプログラムされるメモリセルトランジスタと、複数の前記メモリセルトランジスタの電流経路が直列接続されたメモリセル群と、前記メモリセル群内において最もドレイン側に位置する前記メモリセルトランジスタと電流経路が直列接続された選択トランジスタと、前記メモリセル群及び前記選択トランジスタが複数配置されたメモリセルアレイと、前記選択トランジスタの電流経路を介して、前記メモリセル群において最もドレイン側に位置する前記メモリセルトランジスタのドレインに接続されたビット線と、前記メモリセルトランジスタの制御ゲートに接続されたワード線と、前記ワード線に電圧を印加するロウデコーダとを具備し、前記データの書き込み動作において、前記選択トランジスタがオン状態とされた状態で、“０”データがプログラムされる前記メモリセルトランジスタの接続された前記ビット線に第１電圧が印加され、“１”データがプログラムされる前記メモリセルトランジスタが接続された前記ビット線に前記第１電圧より大きい第２電圧が印加され、前記第１電圧及び前記第２電圧の印加の後、前記ビット線が電気的にフローティングとされ、且つ前記半導体層に第３電圧が印加され、前記半導体層とのカップリングにより前記ビット線の電位が上昇した状態において前記ロウデコーダが、前記データがプログラムされる前記メモリセルトランジスタが接続された前記ワード線にプログラム電圧を印加する。

本発明によれば、動作信頼性を向上出来る半導体記憶装置を提供出来る。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、ソース線ドライバ４、ページバッファ５、制御回路６、電圧発生回路７、及び入出力バッファ８を備えている。

メモリセルアレイ２は、複数のメモリブロック９を備えている。各メモリブロック９は、複数のメモリセルトランジスタを備えている。各メモリセルトランジスタのゲートはワード線に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。また、データの消去はメモリブロック９単位で行われる。すなわち、同一のメモリブロック９内に含まれるメモリセルトランジスタの保持するデータは、一括して消去される。

入出力バッファ８は、外部からコマンド、アドレス、及び書き込みデータを受け取り、またメモリセルアレイ２から読み出した読み出しデータを外部へ出力する。

ロウデコーダ３は、入出力バッファ８から与えられるロウアドレス信号ＲＡに従って、メモリセルアレイ２のロウ方向を選択する。すなわち、ワード線を選択する。

ソース線ドライバ４は、ソース線に電圧を印加する。

ページバッファ５はセンスアンプを備える。そして、データの読み出し時においては、メモリセルトランジスタから読み出したデータをセンス・増幅する。また、書き込み時においては書き込みデータを保持し、書き込みデータに応じた電圧をビット線に与える。

電圧発生回路７は、制御回路７の命令に従って電圧を発生する。電圧発生回路７で発生された電圧は、ロウデコーダ３、ソース線ドライバ４、及びページバッファ５等に与えられる。

制御回路７は、入出力バッファ８から与えられるコマンドに従って、データの書き込み時には書き込みシーケンスを実行し、また電圧発生回路８の動作を制御する。

次に、図２を用いてメモリセルアレイ２の保持するメモリブロック９の詳細について説明する。図２は、メモリブロック９の回路図である。

図示するようにメモリブロック９は、複数のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を区別しない場合には、単にメモリセルトランジスタＭＴと呼ぶことがある。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。すなわちＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２と、これらの間に直列接続された複数のメモリセルトランジスタＭＴを含むメモリセル群とを備えてなる。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイ２において同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｍ（ｍは自然数）のいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。

上記構成のメモリセルアレイ２において、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには、一括してデータが書き込まれる。このデータが書き込まれる単位を「ページ」と呼ぶ。本実施形態では、同一のワード線に接続された（ｍ＋１）個のメモリセルトランジスタＭＴのうち、偶数ビット線（ＢＬ０、ＢＬ２、ＢＬ４、…）に接続されたメモリセルトランジスタＭＴ毎、及び奇数ビット線（ＢＬ１、ＢＬ３、ＢＬ５、…）に接続されたメモリセルトランジスタＭＴ毎に、一括してデータが書き込まれる。また、データの読み出しも書き込みと同じ単位により行われるものとする。

次に、上記構成のＮＡＮＤセルの断面構成について図３を用いて説明する。図３は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１が形成され、ｎ型ウェル領域１１の表面領域内にｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、及びゲート間絶縁膜１５上に形成された多結晶シリコン層１６を有している。ゲート間絶縁膜１５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は電荷蓄積層（ＦＧ）として機能する。他方、多結晶シリコン層１６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲートゲート（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１４、１６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１４、１６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置するｐ型ウェル領域１２表面内には、ｎ^＋型不純物拡散層１７が形成されている。不純物拡散層１７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。

ｐ型ウェル領域１２上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１８が形成されている。層間絶縁膜１８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜１８上には、コンタクトプラグＣＰ１に接続される金属配線層１９が形成されている。金属配線層１９はソース線ＳＬとして機能する。また層間絶縁膜１８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１８上に、コンタクトプラグＣＰ２に接続される金属配線層２０が形成されている。

層間絶縁膜１８上には、金属配線層１９、２０を被覆するようにして、層間絶縁膜２１が形成されている。そして層間絶縁膜２１中に、金属配線層２０に達するコンタクトプラグＣＰ３が形成されている。層間絶縁膜２１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２２が形成されている。金属配線層２２はビット線ＢＬとして機能する。

次に、上記メモリセルトランジスタＭＴの閾値分布について図４を用いて説明する。図４は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは２値（2-levels）のデータ（１ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“１”及び“０”の２種のデータを保持出来る。

メモリセルトランジスタＭＴにおける“１”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“０”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１である。このようにメモリセルトランジスタＭＴは、閾値電圧に応じて“０”データ及び“１”データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。

また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。この場合の閾値分布について図５を用いて説明する。図５は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは１６値（16-levels）のデータ（４ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“９”、“Ａ”、“Ｂ”、…“Ｆ”の１６種のデータを保持出来る。メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７＜Ｖ７８である。“８”データの閾値電圧Ｖth８は、Ｖ７８＜Ｖth８＜Ｖ８９である。“９”データの閾値電圧Ｖth９は、Ｖ８９＜Ｖth９＜Ｖ９Ａである。“Ａ”データの閾値電圧ＶthＡは、Ｖ９Ａ＜ＶthＡ＜ＶＡＢである。“Ｂ”データの閾値電圧ＶthＢは、ＶＡＢ＜ＶthＢ＜ＶＢＣである。“Ｃ”データの閾値電圧ＶthＣは、ＶＢＣ＜ＶthＣ＜ＶＣＤである。“Ｄ”データの閾値電圧ＶthＤは、ＶＣＤ＜ＶthＤ＜ＶＤＥである。“Ｅ”データの閾値電圧ＶthＥは、ＶＤＥ＜ＶthＥ＜ＶＥＦである。“Ｆ”データの閾値電圧ＶthＦは、ＶＥＦ＜ＶthＦである。

図５のようにメモリセルトランジスタＭＴが複数ビットのデータを保持する場合には、データの書き込みは１ビットずつ行われる。つまり、例えば３ビットデータを保持する場合には、“０”データまたは“１”データのプログラム動作を３回行うことにより、書き込み動作が実行される。

以下では、メモリセルトランジスタＭＴが２値データを保持する場合と多値（multi-bit）データを保持する場合とに関わらず、電荷蓄積層に電荷を注入して閾値電圧を上昇させる場合を“０”プログラムと呼ぶ。他方、電荷蓄積層に電荷を注入せず（換言すれば、保持データが別のレベルに遷移しない程度の電荷注入に抑え）、閾値電圧を変化させない場合を“１”プログラムと呼ぶことにする。

次に、上記構成のＮＡＮＤ型フラッシュメモリの書き込み動作について、図６を用いて説明する。図６は、書き込み動作のフローチャートである。本フローチャートに沿った書き込みシーケンスは、外部から書き込みコマンドを受け取った制御回路６によって実行される。

前述の通り、データの書き込みは偶数ビット線単位、または奇数ビット線単位で行われる。以下、偶数ビット線と奇数ビット線のうち、データの書き込み対象とされたビット線を選択ビット線と呼び、書き込み対象とされなかったビット線を非選択ビット線と呼ぶ。また、データを書き込むべきメモリセルトランジスタが接続されたワード線を選択ワード線と呼び、その他のワード線を非選択ワード線と呼ぶ。また、データの書き込みは、セレクトゲート線ＳＧＳに近いものから順に行われる。

データの書き込み動作は、大まかには第１の書き込みステップ、第２の書き込みステップ、及び第３の書き込みステップの３つのステップに分けられる。第１の書き込みステップでは、選択ワード線よりもドレイン側（選択トランジスタＳＴ１に近い側）のメモリセルトランジスタのチャネルに電圧を転送する。引き続き第２の書き込みステップでは、選択ビット線をフローティングとし、カップリングにより非選択ビット線の電位を上昇させる。そして最後に第３の書き込みステップでは、非選択ビット線の電位を上昇させた状態で、選択ワード線にプログラム電圧を印加することにより、データのプログラムが行われる。以下、図面を参照しつつ詳細を説明する。

図６に示すように、まず第１の書き込みステップが行われる。すなわち、ページバッファ５によって、“０”プログラムを行うメモリセルトランジスタが接続された選択ビット線に書き込み電圧（例えば０Ｖ）が印加される。更にページバッファ５は、“１”プログラムを行うメモリセルトランジスタが接続された選択ビット線、及び非選択ビット線に、書き込み禁止電圧（例えばＶｄｄ＝３Ｖ）を印加する（ステップＳ１０）。

また、ソース線ドライバ４はソース線に電圧Ｖｄｄを印加する。更にロウデコーダ３は、セレクトゲート線ＳＧＳに０Ｖを印加し、セレクトゲート線ＳＧＤに電圧ＶＨを印加し、全ワード線ＷＬに０Ｖを印加し、更にｐ型ウェル領域１２（ｐ型ウェル領域１２の電位をＶＰＷと表記する）に０Ｖを印加する（ステップＳ１１）。電圧ＶＨは、選択トランジスタＳＴ１に対して、電圧Ｖｄｄ、及び電圧Ｖｄｄと後述する電圧Ｖｓとの和（Ｖｄｄ＋Ｖｓ）を通過させることを可能とする電圧である。また、電圧Ｖｄｄ、ＶＨは、制御回路６の制御により電圧発生回路７で発生される。

セレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ電圧ＶＨ、０Ｖが印加されることで、選択トランジスタＳＴ１はオン状態とされ、選択トランジスタＳＴ２はカットオフとされる。また、全ワード線ＷＬに０Ｖが印加されることで、少なくとも選択ワード線と、それよりドレイン側の非選択ワード線に接続されたメモリセルトランジスタＭＴがオン状態となる。その他のメモリセルトランジスタＭＴは、保持するデータによってオン状態またはオフ状態となる。その結果、少なくとも選択ワード線と、それよりドレイン側の非選択ワード線に接続されたメモリセルトランジスタＭＴにチャネルが形成され、このチャネルに、対応するビット線の電位が転送される。

次に第２の書き込みステップが行われる。すなわち、例えばページバッファ５は選択ビット線を電気的にフローティングの状態とする。更にページバッファ５は、非選択ビット線に電圧（Ｖｄｄ＋Ｖｓ）を印加する。また、ソース線ドライバ４はソース線に電圧（Ｖｄｄ＋Ｖｓ）を印加し、ロウデコーダ３はｐ型ウェル領域１２に電圧Ｖｓを印加する（ステップＳ１２）。電圧Ｖｓは正の電圧であり、例えば電圧発生回路７によって発生される。

ステップＳ１２の結果、フローティング状態にある選択ビット線の電位が、非選択ビット線、ソース線ＳＬ、及びｐ型ウェル領域１２とのカップリングにより上昇する（ステップＳ１３）。すなわち、“０”プログラムを行うメモリセルトランジスタが接続された選択ビット線の電位は、０ＶからほぼＶｓに上昇する。他方、“１”プログラムを行うメモリセルトランジスタが接続された選択ビット線の電位は、Ｖｄｄからほぼ（Ｖｄｄ＋Ｖｓ）に上昇する。この際のセレクトゲート線ＳＧＤの電位はＶＨである。

次に第３の書き込みステップが行われる。すなわち、ロウデコーダ３がセレクトゲート線ＳＧＤに電圧ＶＬを印加し、選択ワード線ＷＬｎ（ｎは自然数）にプログラム電圧ＶＰＧＭ（例えば２０Ｖ）を印加し、非選択ワード線ＷＬｎ−１に中間電圧ＶＧＰ（例えば３Ｖ＋Ｖｓ）、非選択ワード線ＷＬｎ−２に０Ｖを印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する（ステップＳ１４）。電圧ＶＰＧＭ、ＶＧＰ、ＶＰＡＳＳ、ＶＬは、制御回路６の制御に従って電圧発生回路７で発生される。電圧ＶＬは、選択トランジスタＳＴ１に対して、電圧Ｖｓを通過させることを可能とするが、電圧（Ｖｄｄ＋Ｖｓ）を通過させない電圧である。すなわち、ビット線の電圧が（Ｖｄｄ＋Ｖｓ）の場合、選択トランジスタＳＴ１はカットオフとされる。また電圧ＶＰＡＳＳは、保持するデータに関わらず、メモリセルトランジスタＭＴをオン状態とさせることが出来る電圧である。

ステップＳ１４により、選択ワード線と選択ビット線に接続されたメモリセルトランジスタＭＴのうち、“０”プログラムされるべきものについては、ゲートの電位がＶＰＧＭ、チャネルの電位がＶｓとなり、電荷が電荷蓄積層１４にトラップされる。その結果、メモリセルトランジスタＭＴの閾値電圧が上昇し、“０”プログラムが行われる。

他方、“１”プログラムされるべきものについては、チャネルの電位がゲートとのカップリングにより上昇するため、電荷は電荷蓄積層１４にトラップされず（“０”プログラムされるほどにはトラップされず）、“１”プログラムが行われる。つまり、“１”プログラムされるべきメモリセルトランジスタＭＴを含むＮＡＮＤセルでは、選択トランジスタＳＴ１、ＳＴ２がカットオフ状態となり、それらの間にあるメモリセル群のチャネルは電気的にフローティングとされる。その状態で、ワード線ＷＬにＶＰＧＭやＶＰＡＳＳが印加されるため、これらとのカップリングによりチャネルの電位が上昇し、ゲートとチャネル間の電界が緩和される。非選択ビット線に接続されたメモリセルトランジスタＭＴについても同様である。

上記書き込み動作の具体例について、以下、図７乃至図１０を用いて説明する。図７乃至図１０は、メモリブロック９の回路図である。なお、説明の簡単化のために、図１０に示すように、ビット線ＢＬの本数が３本（ＢＬ０〜ＢＬ２）の場合について説明する。また、データの書き込みは偶数ビット線ＢＬ０、ＢＬ２とワード線ＷＬ２９（ＷＬｎ＝ＷＬ２９）に接続されたメモリセルトランジスタＭＴ２９に対して行われ、且つビット線ＢＬ０、ＢＬ２に接続されたメモリセルトランジスタＭＴ２９に対して、それぞれ“０”プログラム及び“１”プログラムが行われる場合について説明する。また必要に応じて、ビット線ＢＬ０〜ＢＬ２に接続された選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴ０〜ＭＴ３１を、それぞれ選択トランジスタＳＴ１−０〜ＳＴ１−２、ＳＴ２−０〜ＳＴ２−２、メモリセルトランジスタＭＴ０−０〜ＭＴ３１−０、ＭＴ０−１〜ＭＴ３１−１、ＭＴ０−２〜ＭＴ３１−２と呼ぶことにする。

まず、第１の書き込みステップにおいて、ステップＳ１０、Ｓ１１の処理が行われる。この際の様子を示しているのが図８である。図示するように、選択ビット線ＢＬ０に書き込み電圧０Ｖが印加され、選択ビット線ＢＬ２及び非選択ビット線ＢＬ２に書き込み禁止電圧Ｖｄｄが印加される（ステップＳ１０）。またロウデコーダ３は、セレクトゲート線ＳＧＤ、ＳＧＳにＶＨ、０Ｖをそれぞれ印加し、全ワード線ＷＬ０〜ＷＬ３１に０Ｖを印加する。

これにより、選択トランジスタＳＴ１−０〜ＳＴ１−２はオン状態となり、選択トランジスタＳＴ２−０〜ＳＴ２−２はカットオフ状態となる。また、メモリセルトランジスタＭＴ２９の書き込みの時点では、それよりもセレクトゲート線ＳＧＤ寄りのワード線ＷＬ３０、ＷＬ３１に接続されたメモリセルトランジスタＭＴ３０、ＭＴ３１は消去状態である。従って、メモリセルトランジスタＭＴ２９〜ＭＴ３１はオン状態となり、チャネルが形成される。つまり、ビット線ＢＬから選択トランジスタＳＴ１を介して、少なくともメモリセルトランジスタＭＴ２９のチャネルまでが導通する。この様子を、図８では斜線で示した領域で示している。よって、メモリセルトランジスタＭＴ２９−０〜３１−０のチャネル電位Ｖchは、ビット線ＢＬ０と同じく０Ｖとなり、メモリセルトランジスタＭＴ２９−１〜ＭＴ３１−１及びＭＴ２９−２〜ＭＴ３１−２のチャネル電位Ｖchは、ビット線ＢＬ１、ＢＬ２と同じくＶｄｄとなる。

またこの際、ワード線ＷＬ０〜ＷＬ２８に接続されたメモリセルトランジスタＭＴ０〜ＭＴ２８には、既にデータがプログラムされている。従って、既にプログラムされたデータによっては、オン状態とされるメモリセルトランジスタＭＴも存在する。そして、そのメモリセルトランジスタＭＴがメモリセルトランジスタＭＴ２９と導通状態にあれば、そのチャネル電位Ｖchも０ＶまたはＶｄｄとされる。

次に第２の書き込みステップにおいて、ステップＳ１２、Ｓ１３の処理が行われる。この様子を示しているのが図９である。図示するように、ページバッファ５によって、選択ビット線ＢＬ０、ＢＬ２の電位はそれぞれ０Ｖ、Ｖｄｄでフローティングとされる。更に、非選択ビット線ＢＬ１、ソース線ＳＬ、及びｐ型ウェル領域１２の電位がＶｓだけ上昇される。

その結果、選択ビット線ＢＬ０、ＢＬ２の電位はカップリングにより、それぞれ０ＶからＶｓへ、及びＶｄｄから（Ｖｄｄ＋Ｖｓ）へ上昇する。セレクトゲート線ＳＧＤにはＶＨが印加されているので、選択トランジスタＳＴ１−０〜ＳＴ１−２はオン状態を維持する。

その結果、メモリセルトランジスタＭＴ２９−０〜ＭＴ３１−０のチャネルには、ビット線ＢＬ０の電位が転送され、その電位Ｖchは０ＶからＶｓに上昇する。メモリセルトランジスタＭＴ０−０〜ＭＴ２８−０も、保持するデータによってはＶch＝Ｖｓとなる。

メモリセルトランジスタＭＴ２９−１〜ＭＴ３１−１、ＭＴ２９−２〜ＭＴ−２についても同様である。すなわち、メモリセルトランジスタＭＴ２９−１〜ＭＴ３１−１、ＭＴ２９−２〜ＭＴ−２のチャネルには、それぞれビット線ＢＬ１、ＢＬ２の電位が転送され、その電位ＶchはＶｄｄから（Ｖｄｄ＋Ｖｓ）に上昇する。この際、ワード線ＷＬ０〜ＷＬ２８に接続されたメモリセルトランジスタＭＴ０〜ＭＴ２８に関しても、既にプログラムされたデータによっては、そのチャネル電位ＶchもＶｓだけ上昇する。

そして第３の書き込みステップにおいて、ステップＳ１４の処理が行われる。この様子を示しているのが図１０である。図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれＶＬ、０Ｖを印加し、選択ワード線ＷＬ２９にプログラム電圧ＶＰＧＭを印加し、非選択ワード線ＷＬ２８に中間電圧ＶＧＰを印加し、非選択ワード線ＷＬ２７に０Ｖを印加し、その他の非選択ワード線ＷＬ０〜ＷＬ２６、ＷＬ３０、ＷＬ３１に電圧ＶＰＡＳＳを印加する。その結果、ワード線ＷＬ２７以外のワード線ＷＬ０〜ＷＬ２６、ＷＬ２８〜ＷＬ３１に接続されたメモリセルトランジスタＭＴにチャネルが形成される。

選択ビット線ＢＬ０に接続されたＮＡＮＤセルにおいては、メモリセルトランジスタＭＴ２９−０において、チャネルと選択ワード線ＷＬ２９との電位差によって、電荷が電荷蓄積層１４に注入される。すなわち、“０”プログラムが行われる。

また選択ビット線ＢＬ２及び非選択ビット線ＢＬ１に接続されたＮＡＮＤセルにおいては、セレクトゲート線ＳＧＤの電位がＶＬ、ビット線ＢＬ１、ＢＬ２の電位が（Ｖｄｄ＋Ｖｓ）であるので、選択トランジスタＳＴ１、ＳＴ２がカットオフ状態となる。そのため、これらのＮＡＮＤセル内のチャネルはフローティングとなる。そしてフローティングとされたチャネルの電位は、ワード線とのカップリングにより上昇する。この際、ワード線ＷＬ２７に接続されたメモリセルトランジスタ２７−１、２７−２はカットオフ状態とされる。従って、選択ワード線ＷＬ２９に接続されたメモリセルトランジスタＭＴ２９−１のチャネル電位は、メモリセルトランジスタＭＴ３０−１、３１−１を使用したセルフブーストによって上昇し、メモリセルトランジスタＭＴ２９−２のチャネル電位は、メモリセルトランジスタＭＴ３０−２、３１−２を使用したセルフブーストによって上昇する。従って、メモリセルトランジスタＭＴ２９−１、ＭＴ２９−２の電荷蓄積層１４には電荷は注入されず、メモリセルトランジスタＭＴ２９−２に対しては“１”プログラムが行われる。

以上のように、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記の（１）の効果が得られる。
（１）ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
上記構成であると、選択ワード線に接続され且つデータを書き込むべきでないメモリセルトランジスタＭＴへのデータの誤書き込みを防止出来、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果について以下説明する。

ＮＡＮＤ型フラッシュメモリに代表される不揮発性半導体メモリでは、ゲートとチャネルとの間に高電界をかけ、電荷を電荷蓄積層にトラップさせることでメモリセルの閾値電圧を変動させ、データをプログラムする。

この際、“１”プログラムを行うメモリセルトランジスタＭＴを含むＮＡＮＤセルでは、選択トランジスタＳＴ１、ＳＴ２をカットオフさせ、メモリセル群のチャネルをフローティングとする。そして、これらのチャネルの電位を、ワード線とのカップリングにより上昇させることで、ゲートとチャネル間の電界を緩和する。これにより、電荷が電荷蓄積層にトラップされず、“１”プログラムが行われる。非選択ビット線に接続されたＮＡＮＤセルでも同様である。これが、従来より知られるセルフブースト方式である。

ＮＡＮＤ型フラッシュメモリでは、データのプログラムはセレクトゲート線ＳＧＳに近いメモリセルトランジスタＭＴから順に行われる。つまり、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴから順にプログラムが行われる。すると、ワード線ＷＬ０、ＷＬ１等に接続されたメモリセルトランジスタＭＴのプログラム時には、ＮＡＮＤセルに含まれるメモリセルトランジスタＭＴの殆どは消去状態であるので、ブースト効率が良い。すなわち、チャネルの電位を効率的に上昇させることが出来るため、“１”プログラムすべきメモリセルトランジスタＭＴ及び非選択のメモリセルトランジスタＭＴに対して、誤って“０”プログラムがなされる頻度が少ない。

しかし、セレクトゲート線ＳＧＤに近いワード線ＷＬ３０、ＷＬ３１等に接続されたメモリセルトランジスタＭＴのプログラム時には、ＮＡＮＤセルに含まれるメモリセルトランジスタＭＴの殆どは既にデータがプログラムされた状態にある。従って、ブースト効率が悪化し、誤って“０”プログラムがなされる恐れがある。勿論、電圧ＶＰＡＳＳを高くして十分にブーストを図る手法も考え得るが、この場合には選択ビット線に接続された非選択メモリセルトランジスタに誤書き込みが発生する恐れがある。

上記問題を解決するために、選択ワード線ＷＬｎよりもセレクトゲート線ＳＧＳ寄りの非選択ワード線ＷＬｎ−１に中間電圧ＶＧＰを印加し、ＷＬｎ−２に０Ｖを印加する手法がある。本手法によれば、選択メモリセルトランジスタとそれよりもセレクトゲート線ＳＧＤ側の非選択メモリセルトランジスタのチャネルは、既にデータがプログラムされたメモリセルトランジスタ（選択メモリセルトランジスタよりもセレクトゲート線ＳＧＳ寄りのメモリセルトランジスタ）のチャネルと電気的に分離される。これにより、消去状態のメモリセルトランジスタＭＴのみを使用してセルフブーストを行うことが出来、ブースト効率を向上出来る。

しかし、この場合にも、非選択ワード線ＷＬｎ−２に接続されたメモリセルトランジスタＭＴｎ−２を確実にカットオフさせることが困難な場合があった。すなわち、このメモリセルトランジスタＭＴｎ−２の保持するデータによっては、閾値電圧がほぼ消去状態と同じである場合がある。すると、非選択ワード線ＷＬｎ−２に０Ｖを印加しても、メモリセルトランジスタＭＴｎ−２はオン状態となってしまう。その結果、ブースト効率は低下する。

しかし、本実施形態に係る構成であると、非選択メモリセルトランジスタＭＴｎ−２をより確実にカットオフさせることが出来る。そのため、消去状態のメモリセルトランジスタＭＴのみを用いたセルフブーストを行うことが出来、ブースト効率が向上する。その結果、非選択のメモリセルトランジスタＭＴに対して誤書き込みが発生することを抑制し、書き込み信頼性を向上出来る。本効果につき、以下説明する。

本実施形態に係る書き込み動作であると、第２の書き込みステップ（図６のステップＳ１２、Ｓ１３）において、フローティング状態とした選択ビット線ＢＬの電位を、ソース線ＳＬ、非選択ビット線ＢＬ、及びウェル領域１２とのカップリングにより、Ｖｓだけ上昇させている。この際の様子を図１１に示す。図１１は、選択ワード線ＷＬｎよりもセレクトゲート線ＳＧＳ寄りの非選択ワード線ＷＬｎ−２、ＷＬｎ−３に接続されたメモリセルトランジスタＭＴｎ−２、ＭＴｎ−３の断面図である。図７の例であると、メモリセルトランジスタＭＴ２６、ＭＴ２７の断面図である。図１１では、ワード線ＷＬｎ−２に０Ｖを印加した際に、メモリセルトランジスタＭＴｎ−２、ＭＴｎ−３がカットオフとならない場合について示している。

図示するように、メモリセルトランジスタＭＴｎ−２、ＭＴｎ−３がカットオフとならない場合、メモリセルトランジスタＭＴｎ−２、ＭＴｎ−３にはチャネル３０が形成される。本実施形態の場合、チャネル３０の電位Ｖchは（Ｖｄｄ＋Ｖｓ）である。従って、メモリセルトランジスタＭＴｎ−２のソース領域１７の電位も（Ｖｄｄ＋Ｖｓ）である。この状態の後、第３の書き込みステップでセルフブーストが行われる。つまり、図１１において、ワード線ＷＬｎ−２に０Ｖが印加され、ＷＬｎ−３にＶＰＡＳＳが印加される。これにより、メモリセルトランジスタＭＴｎ−３のチャネル電位Ｖchは、ＶＰＡＳＳとのカップリングにより上昇し、それに伴ってメモリセルトランジスタＭＴｎ−２のソース領域１７の電位も上昇する。

この際、メモリセルトランジスタＭＴｎ−３のチャネル電位は、（Ｖｄｄ＋Ｖｓ）からセルフブーストによって上昇する。つまり、セルフブーストを行う際のチャネル３０の初期電位が、（Ｖｄｄ＋Ｖｓ）である。この点、第２の書き込みステップを経ない場合には、初期電位はＶｄｄである。従って、第２の書き込みステップを経ない場合に比べて、メモリセルトランジスタＭＴｎ−３のチャネル電位を、セルフブーストによってより高めることが出来る。その結果、メモリセルトランジスタＭＴｎ−２におけるゲート・ソース間電圧ＶＧＳが小さくなり、メモリセルトランジスタＭＴｎ−２はカットオフされやすくなる。従って、消去状態のメモリセルトランジスタＭＴのみを用いたセルフブーストを行うことが出来る。

本効果は、多値ＮＡＮＤ型フラッシュメモリにおいてはより顕著となる。背景技術で述べたように、多値ＮＡＮＤ型フラッシュメモリでは、retension marginを確保することが困難となっている。しかし、本実施形態に係る構成であると、データの書き込み時にメモリセルトランジスタＭＴｎ−２をカットオフ出来るため、データの閾値分布を全体として負電圧側に拡げることができるようになる。従って、動作信頼性を確保しつつ、retension marginを確保することも可能となり、従来の背反する問題を解決出来る。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明した第２の書き込みステップにおいて、ＮＡＮＤセル内のメモリセルトランジスタＭＴを導通状態とさせるものである。本実施形態に係るＮＡＮＤ型フラッシュメモリの構成は、上記第１の実施形態と同様であるので説明は省略する。図１２は、本実施形態に係るデータの書き込み動作のフローチャートである。以下では、第１の実施形態と異なる点についてのみ説明する。

図示するように、まず第１の実施形態と同様にして、第１の書き込みステップにおいてステップＳ１０、Ｓ１１の処理が行われる。引き続き第２の書き込みステップにおいてステップＳ１２、Ｓ１３の処理が行われる。すなわち、選択ビット線ＢＬがフローティングとされ、フローティングとされた選択ビット線ＢＬの電位が、非選択ビット線ＢＬ、ソース線ＳＬ、及びｐ型ウェル領域１２とのカップリングにより上昇する。

この際、ロウデコーダ３は、セレクトゲート線ＳＧＤ及び全ワード線ＷＬに、電圧ＶＲＥＡＤＳＬを印加する（ステップＳ２０）。電圧ＶＲＥＡＤＳＬは電圧発生回路７によって発生され、選択トランジスタＳＴ１に対して、電圧（Ｖｄｄ＋Ｖｓ）を通過させることを可能とする電圧であり、且つ保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とさせる電圧である。この結果、全ＮＡＮＤセル内において、全てのメモリセルトランジスタＭＴがオン状態とされてチャネルが形成され、また全ての選択トランジスタＳＴ１がオン状態となる。つまり、ＮＡＮＤセル内のメモリセル群のチャネルは導通状態となり、且つ対応するビット線ＢＬに電気的に接続される（ステップＳ２１）。

その後、第３の書き込みステップにおいて、第１の実施形態で説明したステップＳ１４の処理が行われ、データのプログラムが行われる。

本実施形態に係る上記書き込み動作の具体例について、以下説明する。第１の実施形態と同様に、図７を用いて説明した条件において、データのプログラムが行われるものとする。

まず、第１の実施形態で説明したステップＳ１０〜Ｓ１３の処理により、メモリブロック９は第１の実施形態で説明した図９の状態となる。次にステップＳ２０の処理が行われる。この際の様子を示しているのが図１３である。図１３はメモリブロック９の回路図である。

図示するように、セレクトゲート線ＳＧＤ及び全ワード線ＷＬ０〜ＷＬ３１に、電圧ＶＲＥＡＤＳＬが与えられる。従って、選択トランジスタＳＴ１−０〜ＳＴ１−２、メモリセルトランジスタＭＴ０−０〜ＭＴ３１−０、ＭＴ０−１〜ＭＴ３１−１、ＭＴ０−２〜ＭＴ３１−２はオン状態となる。つまり、各ＮＡＮＤセル内において全メモリセルトランジスタＭＴにはチャネルが形成され、このチャネル電位Ｖchは、対応するビット線ＢＬと同電位となる。すなわち、ビット線ＢＬ０に接続されたＮＡＮＤセルのチャネル電位ＶchはＶｓであり、ビット線ＢＬ１、ＢＬ２に接続されたＮＡＮＤセルのチャネル電位Ｖｃｈは（Ｖｄｄ＋Ｖｓ）である。その後、第１の実施形態で説明した図１０に示すように、データのプログラムが行われる。

上記のように、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果が得られる。
（２）ＮＡＮＤ型フラッシュメモリの動作信頼性をより向上出来る（その１）。
本実施形態に係るデータ書き込み方法であると、第２の書き込みステップにおいて、全セレクトゲート線ＳＧＤ及び全ワード線ＷＬに電圧ＶＲＥＡＤＳＬを印加することによって、全メモリセルトランジスタＭＴにチャネルを形成し、このチャネルをビット線ＢＬに接続している。

従って、非選択ワード線ＷＬｎ−２、ＷＬｎ−３に接続されたメモリセルトランジスタＭＴｎ−２、ＭＴｎ−３も必ずオン状態となり、そのチャネル電位Ｖchは、対応するビット線ＢＬと同電位となる。すなわち、“１”プログラムを行うべきＮＡＮＤセル、及び非選択ビット線に接続されたＮＡＮＤセルにおけるメモリセルトランジスタＭＴｎ−２、ＭＴｎ−３は、必ず図１１の状態となる。つまり、ステップＳ２０の処理を行うことで、メモリセルトランジスタＭＴｎ−３におけるセルフブーストの初期電位を、その保持するデータに関わらず、確実に（Ｖｄｄ＋Ｖｓ）とすることが出来る。従って、より確実にメモリセルトランジスタＭＴｎ−２をカットオフさせることが出来、ＮＡＮＤ型フラッシュメモリの動作信頼性をより向上出来る。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態とは異なる方法により、ソース側に位置するメモリセルトランジスタの初期電位を上昇させる方法に関するものである。本実施形態に係るＮＡＮＤ型フラッシュメモリの構成は、上記第１の実施形態と同様であるので説明は省略する。図１４は、本実施形態に係るデータの書き込み動作のフローチャートである。以下では、第１の実施形態と異なる点についてのみ説明する。

図示するように、まず第１の実施形態と同様にして、第１の書き込みステップにおいてステップＳ１０、Ｓ１１の処理が行われる。引き続き第２の書き込みステップにおいてステップＳ１２、Ｓ１３の処理が行われる。すなわち、選択ビット線ＢＬがフローティングとされ、フローティングとされた選択ビット線ＢＬの電位が、非選択ビット線ＢＬ、ソース線ＳＬ、及びｐ型ウェル領域１２とのカップリングにより上昇する。

次に第３の書き込みステップを行う前に、本実施形態では第４の書き込みステップが行われる。まずロウデコーダ３は、セレクトゲート線ＳＧＤに印加する電圧をＶＨからＶＬに変更する。更にロウデコーダ３は、非選択ワード線ＷＬｎ−１に電圧ＶＧＰを印加し、非選択ワード線ＷＬｎ−２に０Ｖを印加し、非選択ワード線ＷＬ０〜ＷＬｎ−３に電圧ＶＰＡＳＳを印加する（ステップＳ３０）。その他のワード線ＷＬの電圧は不変である。すると、非選択ワード線ＷＬ０〜ＷＬｎ−３に接続されたメモリセルトランジスタＭＴにチャネルが形成され、そのチャネル電位Ｖchはワード線とのカップリングによりほぼＶＰＡＳＳまで上昇する（ステップＳ４０）。

その後、第３の書き込みステップにおいて、第１の実施形態で説明ステップＳ１４の処理が行われ、データのプログラムが行われる。

本実施形態に係る上記書き込み動作の具体例について、以下説明する。第１の実施形態と同様に、図７を用いて説明した条件において、データのプログラムが行われるものとする。

まず、第１の実施形態で説明したステップＳ１０〜Ｓ１３の処理により、メモリブロック９は第１の実施形態で説明した図９の状態となる。次にステップＳ３０の処理が行われる。この際の様子を示しているのが図１５である。図１５はメモリブロック９の回路図である。

図示するように、セレクトゲート線ＳＧＤに電圧ＶＬが印加され、選択トランジスタＳＴ１−１、ＳＴ１−２はカットオフ状態となる。選択トランジスタＳＴ１−０は、オン状態を維持する。また非選択ワード線ＷＬ２８にＶＧＰが与えられ、非選択ワード線ＷＬ２７に０Ｖが与えられ、非選択ワード線ＷＬ０〜ＷＬ２６にＶＰＡＳＳが与えられる。すると、メモリセルトランジスタＭＴ０〜ＭＴ２６にはチャネルが形成される。このチャネル電位は、ワード線ＷＬ０〜ＷＬ２６とのカップリングにより上昇する。その後、第１の実施形態で説明した図１０に示すように、データのプログラムが行われる。

上記のように、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、第１の実施形態で説明した（１）の効果に加えて、下記（３）の効果が得られる。
（３）ＮＡＮＤ型フラッシュメモリの動作信頼性をより向上出来る（その２）。
本実施形態に係るデータ書き込み方法であると、第２の書き込みステップの後、第４の書き込みステップにおいて、選択ワード線ＷＬｎよりもセレクトゲート線ＳＧＳよりの非選択ワード線ＷＬ０〜ＷＬｎ−３に対して電圧ＶＰＡＳＳを印加している。すなわち、第３の書き込みステップにおけるデータのプログラムより前に、選択ワード線よりもセレクトゲート線ＳＧＳ寄りの非選択ワード線についてのセルフブーストを予め行っている。

従って、第３の書き込みステップの時点では、既にメモリセルトランジスタＭＴｎ−２のソース電位はほぼＶＰＡＳＳまで上昇しているので、メモリセルトランジスタＭＴｎ−２をより確実にカットオフ出来る。この様子を図１６に示す。図１６は、非選択ワード線ＷＬｎ−２、ＷＬｎ−３に接続されたメモリセルトランジスタＭＴｎ−２、ＭＴｎ−３の断面図である。図７の例であると、メモリセルトランジスタＭＴ２６、ＭＴ２７の断面図に相当する。

図示するように、第４の書き込みステップにおいて、メモリセルトランジスタＭＴｎ−３にはチャネル３０が形成され、そのチャネル電位ＶchはほぼＶＰＡＳＳである。つまり、メモリセルトランジスタＭＴｎ−２のソース領域１７の電位もほぼＶＰＡＳＳである。そしてメモリセルトランジスタＭＴｎ−２のゲートには０Ｖが印加されている。従って、例えメモリセルトランジスタＭＴｎ−２が消去状態であったとしても、メモリセルトランジスタＭＴｎ−２をカットオフさせることが出来る。従って、ＮＡＮＤ型フラッシュメモリの動作信頼性をより向上出来る。

上記のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置であると、データの書き込み動作において、選択トランジスタがオン状態とされた状態で、“０”プログラムを行う選択ビット線に書き込み電圧を印加し、“１”プログラムを行う選択ビット線及び非選択ビット線に書き込み禁止電圧Ｖｄｄを印加した後、選択ビット線をフローティングの状態としている。そして、非選択ビット線、ソース線、及びｐ型ウェル領域１２に電圧Ｖｓを印加することにより、これらとのカップリングにより選択ビット線の電位を上昇させる。その後、選択ビット線の電位が上昇した状態において、選択ワード線にプログラム電圧ＶＰＧＭを与えると共に、セルフブーストを行って、選択されたメモリセルトランジスタＭＴに対してデータのプログラムを行っている。従って、セルフブーストによって上昇される非選択のメモリセルトランジスタＭＴのチャネルの初期電位を、従来に比べてＶｓだけ高く出来る。その結果、選択ワード線ＷＬよりもセレクトゲート線ＳＧＳ側に位置する非選択ワード線ＷＬｎ−２に接続されたメモリセルトランジスタＭＴｎ−２のカットオフ特性を向上出来る。そのため、ブースト効率を向上でき、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。

また第２の実施形態では、ロウデコーダはプログラム電圧の印加前に、データがプログラムされるメモリセルトランジスタを含むＮＡＮＤセル内の全ワード線にＶＲＥＡＤＳＬを印加することで、ＮＡＮＤセル内の全メモリセルトランジスタをオン状態とさせている。これにより、メモリセルトランジスタＭＴｎ−３のチャネルに確実に（Ｖｄｄ＋Ｖｓ）を与えることが出来る。

更に第３の実施形態では、ロウデコーダはプログラム電圧の印加前に、選択されたメモリセルトランジスタよりもソース側に位置するメモリセルトランジスタが接続された非選択ワード線にＶＰＡＳＳを印加する。つまり、選択されたメモリセルトランジスタよりもソース側に位置するメモリセルトランジスタについて、ドレイン側に位置するメモリセルトランジスタよりも先にセルフブーストを行う。これにより、メモリセルトランジスタＭＴｎ−３のチャネルに確実に上昇させることが出来る。

なお上記実施形態では、データのプログラムが偶数ビット線単位、または奇数ビット線単位で行われる場合を例に挙げて説明した。しかし、ビット線の分割の仕方は偶数／奇数に限定されるものでは無く、全ビット線のうちの一部ずつについてプログラムが行われる場合であっても良い。また、全ビット線につき一括してデータが書き込まれても良い。つまり、同一のワード線に接続された全メモリセルトランジスタに対して、一括してデータがプログラムされても良い。この場合には、ステップＳ１２における選択ビット線は、ソース線ＳＬとｐ型ウェル領域１２とのカップリングにより上昇する。

また、ステップＳ１２では、非選択ビット線、ソース線ＳＬ、及びｐ型ウェル領域１２に対して電圧Ｖｓが印加される場合について説明した。しかし、ソース線ＳＬ、及びｐ型ウェル領域１２に対して印加される電圧は同じ値で無くとも良い。また、これら全てにＶｓが印加されなくても良い。すなわち、これらのうちの一部にのみＶｓが印加されても良い。つまり、例えばｐ型ウェル領域１２にのみＶｓが印加される場合であっても良い。しかし、選択ビット線の電位を効率的に上昇させるという観点からは、ソース線ＳＬ、及びｐ型ウェル領域１２の全てに対してＶｓを印加することが望ましい。

また、上記実施形態ではデータのプログラム時に、ワード線ＷＬｎ−２に接続されたメモリセルトランジスタＭＴｎ−２をカットオフさせる場合を例に説明した。しかしメモリセルトランジスタＭＴｎ−２に限らず、選択ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴｎよりもソース側に位置するメモリセルトランジスタＭＴであれば良い。つまり、メモリセルトランジスタＭＴｎ−１、ＭＴｎ−３、ＭＴｎ−４などであっても良い。第３の実施形態においては、例えばメモリセルトランジスタＭＴｎ−１がカットオフされる場合には、ワード線ＷＬ０〜ＷＬｎ−２にＶＰＡＳＳが印加される。またメモリセルトランジスタＭＴｎ−３がカットオフされる場合には、ワード線ＷＬ０〜ＷＬｎ−４にＶＰＡＳＳが印加される。

また、上記実施形態において、第１の書き込みステップにおけるステップＳ１０とステップＳ１１とは異なるステップとして記載したが、勿論同時に行われても良い。また、第２の実施形態におけるステップＳ１２〜Ｓ２１も、同時に行われても良い。更に、上記実施形態で用いるプログラム電圧ＶＰＧＭ及び電圧ＶＰＡＳＳは、従来使用されるこれらの電圧に比べて、Ｖｓだけ高くすることが望ましい。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るフラッシュメモリのブロック図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの、書き込み動作のフローチャート。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの一部領域の断面図。 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの、書き込み動作のフローチャート。 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの、書き込み動作のフローチャート。 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの一部領域の断面図。

符号の説明

１…フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…ソース線ドライバ、５…ページバッファ、６…制御回路、７…電圧発生回路、８…入出力バッファ、９…メモリブロック、１０…半導体基板、１１、１２…ウェル領域、１３…ゲート絶縁膜、１４、１６…多結晶シリコン層、１５…ゲート間絶縁膜、１７…不純物拡散層、１８、２１…層間絶縁膜、１９、２０、２２…金属配線層、３０…チャネル

Claims (5)

1. 半導体層上に形成され、電荷蓄積層と制御ゲートとを含む積層ゲートを備え、前記電荷蓄積層へ電荷が注入されるか否かによって、“０”データまたは“１”データがプログラムされるメモリセルトランジスタと、
   複数の前記メモリセルトランジスタの電流経路が直列接続されたメモリセル群と、
   前記メモリセル群内において最もドレイン側に位置する前記メモリセルトランジスタと電流経路が直列接続された選択トランジスタと、
   前記メモリセル群及び前記選択トランジスタが複数配置されたメモリセルアレイと、
   前記選択トランジスタの電流経路を介して、前記メモリセル群において最もドレイン側に位置する前記メモリセルトランジスタのドレインに接続されたビット線と、
   前記メモリセルトランジスタの制御ゲートに接続されたワード線と、
   前記ワード線に電圧を印加するロウデコーダと
   を具備し、前記データの書き込み動作において、前記選択トランジスタがオン状態とされた状態で、“０”データがプログラムされる前記メモリセルトランジスタの接続された前記ビット線に第１電圧が印加され、“１”データがプログラムされる前記メモリセルトランジスタが接続された前記ビット線に前記第１電圧より大きい第２電圧が印加され、
   前記第１電圧及び前記第２電圧の印加の後、前記ビット線が電気的にフローティングとされ、且つ前記半導体層に第３電圧が印加され、
   前記半導体層とのカップリングにより前記ビット線の電位が上昇した状態において前記ロウデコーダが、前記データがプログラムされる前記メモリセルトランジスタが接続された前記ワード線にプログラム電圧を印加する
   ことを特徴とする半導体記憶装置。
2. 前記ロウデコーダは前記プログラム電圧の印加前に、前記データがプログラムされる前記メモリセルトランジスタよりもソース側に位置する前記メモリセルトランジスタをカットオフさせる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ロウデコーダは前記プログラム電圧の印加前に、前記データがプログラムされる前記メモリセルトランジスタを含む前記メモリセル群に接続される前記ワード線の全てに電圧を印加することにより、前記メモリセル群内の前記メモリセルトランジスタの全てをオン状態とさせる
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記ロウデコーダは前記プログラム電圧の印加前に、前記データがプログラムされる前記メモリセルトランジスタよりもソース側に位置する前記メモリセルトランジスタが接続された前記ワード線に、前記プログラム電圧よりも小さい第４電圧を印加した後、前記データがプログラムされる前記メモリセルトランジスタよりもドレイン側に位置する前記メモリセルトランジスタが接続された前記ワード線に前記第４電圧を印加する
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記データは、前記ビット線のうち選択された一部の選択ビット線に接続された前記メモリセルトランジスタに対して一括して書き込まれ、
   前記データの書き込み動作において、前記選択トランジスタがオン状態とされた状態で、前記選択ビット線に前記第１電圧及び前記第２電圧が印加される際、非選択ビット線に対しても前記第２電圧が印加され、
   前記ビット線が電気的にフローティングとされた際には、前記非選択ビット線に対して第４電圧が印加され、
   前記選択ビット線の電位は、前記半導体層及び前記非選択ビット線とのカップリングにより上昇される
   ことを特徴とする請求項１記載の半導体記憶装置。

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