JP2013503413A - ビットラインをフロートさせる不揮発性メモリの中速及び全速プログラム - Google Patents
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Abstract
Description
パターン: 全速プログラム 中速プログラム 禁止
BL Vss Vblc_qpw Vddsa
FLG 高 高 低
LAT 低 高 高
パターン 全速プログラム 中速プログラム 禁止
LAT 高 高 低
INV 低 低 高
パターン 全速プログラム 中速プログラム 禁止
LAT 高 低 低
INV 低 高 高
Claims (15)
- 不揮発性記憶システムを動作させるための方法であって、
一組の不揮発性記憶素子(100、102、104、106)のための複数反復型のプログラム動作の一の反復処理の実行を備え、前記一組の不揮発性記憶素子は少なくとも第1、第2及び第3の不揮発性記憶素子のストリング(450)を含み、前記第1、第2及び第3の不揮発性記憶素子は、それぞれ第1、第2及び第3のビットライン(BLinhibit、BLprogram−中速、BLprogram−全速)に接続されており、
一の反復処理の実行は、
(a)第1の期間(t1からt3)に、前記第2及び第3のビットライン(Vss)の電位を固定しながら、前記第1のビットラインの電位を第1のレベル(Vddsa−ΔV)へプレチャージすること、
(b)前記第1の期間後の第2の期間(t3からt5)の少なくとも一部(t4からt5)に、前記第2のビットラインを第2のレベル(Vbl_qpw)にプレチャージするとともに、前記第3のビットライン(Vss)の前記電位を固定すること、及び
(c)前記第2の期間後の第3の期間(t5からt8)に、前記第2及び第3のビットラインをフロートさせつつ、前記第1のストリングの不揮発性記憶素子、前記第2のストリングの不揮発性記憶素子及び前記第3のストリングの不揮発性記憶素子にプログラム電圧(Vpgm)を印加しながら、前記第1のビットラインの前記電位を前記第1のレベル(Vddsa−ΔV)よりも高い第3のレベル(Vddsa)に駆動すること、
を含む方法。 - 前記第1のビットラインは、前記第2のビットラインに隣接しており、
前記第3の期間に、前記第2のビットラインの前記電位が、前記第1のビットラインを前記第3のレベルに駆動することからの容量結合(907)によって、結合されて高くなる、請求項1に記載の方法。 - 前記第1のビットラインは、前記第3のビットラインに隣接しており、
前記第3の期間に、前記第3のビットラインの前記電位が、前記第1のビットラインを前記第3のレベルに駆動することからの容量結合(905)によって、結合されて高くなる、請求項1又は2に記載の方法。 - 前記第2の期間に、前記第1のビットラインの前記電位がフロートして高くなり、前記方法は、その電位が前記第2の期間内で前記第1のレベルに減衰して戻るように、前記第1のビットラインを放電することをさらに含む、請求項1から3のいずれか一項に記載の方法。
- 前記第3の期間に、前記第2のビットラインの前記電位(Vbl_qpw+ΔVxCR2)が前記第3のレベル(Vddsa)よりも低く、前記第3のビットラインの前記電位(ΔVxCR1)が前記第2のビットラインの前記電位よりも低い、請求項1から4のいずれか一項に記載の方法。
- 前記第1及び前記第2の期間に、前記第3のビットラインの前記電位が0Vに固定される、請求項1に記載の方法。
- 前記第1の及び前記第2の期間に前記第3のビットラインの前記電位が0Vに固定され、前記第1の期間に、前記第2のビットラインの前記電位が0Vに固定される、請求項1に記載の方法。
- 前記第2の期間の最後(t4−t5)に、前記第1のビットラインが前記第1のプレチャージレベル(Vddsa−ΔV)で駆動される、請求項1から7のいずれか一項に記載の方法。
- 前記第3の期間に、前記第1のビットラインの前記電位が、前記第1のストリングの前記不揮発性記憶素子のプログラミングを禁止し、前記第2のビットラインの前記電位が、前記第2のストリングの前記不揮発性記憶素子の減速された速度でのプログラミングを可能にし、前記第3のビットラインの前記電位が、前記第3のストリングの前記不揮発性記憶素子の全速でのプログラミングを生じさせる、請求項1から8のいずれか一項に記載の方法。
- 前記一の反復処理の実行は、前記第3の期間後の第4の期間に、前記第2のストリングの前記不揮発性記憶素子を、データ状態の上位検証レベル(VvaH、VvbH、VvcH)との対照によって検証するとともに、前記第3のストリングの前記不揮発性記憶素子を、前記データ状態の下位検証レベル(VvaL、VvbL、VvcL)との対照によって検証する、検証動作を実行することを含む、
請求項9に記載の方法。 - 基板(144)上の一組の不揮発性記憶素子であって、少なくとも第1、第2及び第3の不揮発性記憶素子(100、102、104、106)のストリング(450)を含む一組の不揮発性記憶素子と、
それぞれ前記第1、第2及び第3のストリングに接続された第1、第2及び第3のビットライン(BLinhibit、BLprogram−中速、BLprogram−全速)と、
前記一組の不揮発性記憶素子並びに前記第1、第2及び前記第3のビットラインに接続された少なくとも一つの回路(510、540、522)であって、前記一組の不揮発性記憶素子のための複数反復型のプログラム動作の一の反復処理を実行するために、(a)第1の期間(t1からt3)に、前記第2及び第3のビットライン(Vss)の電位を固定しながら、前記第1のビットラインの電位を第1のレベル(Vddsa−ΔV)へプレチャージし、(b)前記第1の期間後の第2の期間(t3からt5)の少なくとも一部(t4からt5)に、前記第2のビットラインを第2のレベル(Vbl_qpw)にプレチャージしつつ、前記第3のビットライン(Vss)の前記電位を固定し、(c)前記第2の期間後の第3の期間(t5からt8)に、前記第1のビットラインの前記電位を前記第1のレベル(Vddsa−ΔV)よりも高い第3のレベル(Vddsa)に駆動しつつ前記第2及び第3のビットラインをフロートさせるとともに、前記第1のストリングの不揮発性記憶素子、前記第2のストリングの不揮発性記憶素子及び前記第3のストリングの不揮発性記憶素子にプログラム電圧(Vpgm)を印加する、一つの回路と、
を備える不揮発性記憶システム。 - 前記第3の期間に、前記第1のビットラインの前記電位が、前記第1のストリングの前記不揮発性記憶素子のプログラミングを禁止し、前記第2のビットラインの前記電位が、前記第2のストリングの前記不揮発性記憶素子の減速された速度でのプログラミングを可能にし、前記第3のビットラインの前記電位が、前記第3のストリングの前記不揮発性記憶素子の全速でのプログラミングを生じさせる、請求項11に記載の不揮発性記憶システム。
- 前記第1のビットラインは、前記第2のビットラインに隣接しており、
前記第3の期間に、前記第2のビットラインの前記電位が、前記第1のビットラインを前記第3のレベルに駆動することからの容量結合(907)によって、結合されて高くなる、請求項11又は12に記載の不揮発性記憶システム。 - 前記第1のビットラインは、前記第3のビットラインに隣接しており、
前記第3の期間に、前記第3のビットラインの前記電位が、前記第1のビットラインを前記第3のレベルに駆動することからの容量結合(905)によって、結合されて高くなる、請求項11から13のいずれか一項に記載の不揮発性記憶システム。 - 前記第1、第2及び第3の不揮発性記憶素子のストリングは、それぞれのNANDストリングを備え、前記少なくとも1つの回路は、前記第1のストリングの前記不揮発性記憶素子、前記第2のストリングの前記不揮発性記憶素子及び前記第3のストリングの前記不揮発性記憶素子に、共通ワードライン(WL)を介して前記プログラム電圧を印加する、請求項11から14のいずれか一項に記載の不揮発性記憶システム。
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