JPH11284153A - 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 - Google Patents
不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法Info
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- JPH11284153A JPH11284153A JP8342198A JP8342198A JPH11284153A JP H11284153 A JPH11284153 A JP H11284153A JP 8342198 A JP8342198 A JP 8342198A JP 8342198 A JP8342198 A JP 8342198A JP H11284153 A JPH11284153 A JP H11284153A
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Abstract
必要がなく、メモリ素子へのデータ書き込みに際してチ
ャネル形成領域における電位を確実に制御し得る不揮発
性半導体メモリセルを提供する。 【解決手段】不揮発性半導体メモリセルは、電気的書き
換えが可能なメモリ素子、ワード線、及びビット線21
を有し、メモリ素子へのデータ書き込みに際して、基体
11を介してビット線21に電荷を充電するための充電
手段33、メモリ素子へのデータの書き込みの可否に応
じてビット線21に充電された電荷の放電を制御するた
めの放電制御手段TS、並びに、ビット線21とメモリ
素子を構成するソース/ドレイン領域12との間の導通
・非導通を制御するための導通制御手段Dを備えてい
る。
Description
御ゲートを有する、電気的書き換えが可能なメモリ素子
から構成された不揮発性半導体メモリセル、及びかかる
不揮発性半導体メモリセルにおけるデータ書き込み方法
に関する。
性半導体メモリセルの一種に、高集積化が可能なNAN
Dストリング型不揮発性半導体メモリセル(以下、NA
NDストリングと略称する)がある。NANDストリン
グを構成する各メモリ素子は、基体(より具体的には、
p型半導体基板内、若しくは、p型ウエル内)に形成さ
れており、ソース/ドレイン領域、チャネル形成領域、
浮遊ゲート(フローティングゲートあるいは電荷蓄積電
極とも呼ばれる)、及び制御ゲート(コントロールゲー
トあるいは制御電極とも呼ばれる)を有する。そして、
NANDストリングにおいては、メモリ素子の一方のソ
ース/ドレイン領域を、隣接するメモリ素子の他方のソ
ース/ドレイン領域と共有化させることによって、複数
のメモリ素子が直列接続されている。また、NANDス
トリングの一端のメモリ素子は、第1の選択トランジス
タを介してビット線に接続されており、NANDストリ
ングの他端のメモリ素子は、第2の選択トランジスタを
介して共通ソース線に接続されている。尚、複数のNA
NDストリングが列方向に配設され、制御ゲートは、行
方向に配設されたワード線に接続されている。
素子へのデータ書き込み動作の概要を、以下、説明す
る。
ビット線から最も離れた位置に位置するメモリ素子から
順に書き込まれる。データ書き込み動作においては、デ
ータを書き込むべきメモリ素子(以下、便宜上、選択メ
モリ素子と呼ぶ)の制御ゲートに高電位VPP(例えば約
20ボルト)を印加する。かかるメモリ素子以外のメモ
リ素子(以下、便宜上、非選択メモリ素子と呼ぶ)の制
御ゲートには中間電位VPPm(例えば約10ボルト)を
印加する。一方、ビット線に、例えば0ボルトを印加す
る。そして、第1の選択トランジスタを導通させ、第2
の選択トランジスタを非導通状態とすると、ビット線の
電位はメモリ素子のソース/ドレイン領域へと転送され
る。そして、選択メモリ素子においては、制御電極とチ
ャネル形成領域との間の電位差に基づき、チャネル形成
領域から浮遊ゲートへの電子の注入が生じる。その結
果、選択メモリ素子の閾値電圧が当初の負から正方向に
シフトし、データが選択メモリ素子に書き込まれる。一
方、非選択メモリ素子においては、制御電極とチャネル
形成領域との間には大きな電位差が生ぜず、チャネル形
成領域から浮遊ゲートへの電子の注入は生じない。その
結果、選択メモリ素子の閾値電圧が当初の値から変化せ
ず、当初のデータが非選択メモリ素子に保持される。
化されている。従って、選択メモリ素子の制御ゲートに
接続されたワード線に接続された他のNANDストリン
グ(以下、このようなNANDストリングを、他のNA
NDストリングと呼ぶ)におけるメモリ素子(以下、こ
のようなメモリ素子を、他の選択メモリ素子と呼ぶ)の
制御ゲートにも、高電位VPPが印加される。かかる他の
選択メモリ素子にデータを書き込んではならない場合に
は、他のNANDストリングに接続されているビット線
に中間電位Vm(例えば約10ボルト)を印加する。こ
れによって、他の選択メモリ素子においては、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
チャネル形成領域から浮遊ゲートへの電子の注入が生じ
ない。従って、他の選択メモリ素子にデータが書き込ま
れず、当初のデータが保持される。
いて、第1及び第2の選択トランジスタを非導通状態と
して、NANDストリングをビット線から切り離し(即
ち、浮遊状態とし)、チャネル結合容量を介して、ワー
ド線に印加された高電位VPPによってチャネル形成領域
における電位を上昇させる方法も知られている。尚、こ
のような方法はセルフ・ブースト法とも呼ばれている。
これによって、他の選択メモリ素子において、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
他の選択メモリ素子にはデータが書き込まれない。
mを印加する従来の方法においては、各ビット線毎に設
けられ、センスアンプ等から構成されたコラム回路によ
ってビット線に印加すべき中間電位Vmを供給する必要
があり、そのために、コラム回路には高耐圧のトランジ
スタを用いなければならない。然るに、このような高耐
圧のトランジスタを設けるためには広い面積が必要とさ
れ、不揮発性半導体メモリセルの面積縮小化を図ること
が困難である。
ード線の電位とチャネル形成領域の電位との比は、メモ
リ素子構造によって決定されるチャネル結合容量や、N
ANDストリングを構成する他のメモリ素子の閾値電圧
に依存する。それ故、チャネル形成領域における電位の
制御が難しく、ディスターブ耐性の劣化が生じ易いとい
った問題がある。
耐圧のトランジスタで構成する必要がなく、回路面積の
縮小化を図ることができ、しかも、メモリ素子構造や、
例えばNANDストリングを構成する他のメモリ素子の
閾値電圧に依存することなく、メモリ素子へのデータ書
き込みに際してチャネル形成領域における電位を確実に
制御し得る不揮発性半導体メモリセル、及びかかる不揮
発性半導体メモリセルにおけるデータ書き込み方法を提
供することにある。
めの本発明の不揮発性半導体メモリセルは、(イ)基体
に形成され、ソース/ドレイン領域、チャネル形成領
域、浮遊ゲート、及び制御ゲートを有する、電気的書き
換えが可能なメモリ素子、(ロ)該制御ゲートに接続さ
れたワード線、並びに、(ハ)一方のソース/ドレイン
領域に接続されたビット線、を有する不揮発性半導体メ
モリセルであって、(ニ)メモリ素子へのデータ書き込
みに際して、基体を介してビット線に電荷を充電するた
めの充電手段、(ホ)メモリ素子へのデータの書き込み
の可否に応じてビット線に充電された電荷の放電を制御
するための放電制御手段、並びに、(ヘ)ビット線と一
方のソース/ドレイン領域との間の導通・非導通を制御
するための導通制御手段、を備えていることを特徴とす
る。
発性半導体メモリセルにおけるデータ書き込み方法は、
(イ)基体に形成され、ソース/ドレイン領域、チャネ
ル形成領域、浮遊ゲート、及び制御ゲートを有する、電
気的書き換えが可能なメモリ素子、(ロ)該制御ゲート
に接続されたワード線、(ハ)一方のソース/ドレイン
領域に接続されたビット線、(ニ)メモリ素子へのデー
タ書き込みに際して、基体を介してビット線に電荷を充
電するための充電手段、(ホ)メモリ素子へのデータの
書き込みの可否に応じてビット線に充電された電荷の放
電を制御するための放電制御手段、並びに、(ヘ)ビッ
ト線と一方のソース/ドレイン領域との間の導通・非導
通を制御するための導通制御手段、を有する不揮発性半
導体メモリセルにおけるデータ書き込み方法であって、
(A)メモリ素子へのデータ書き込みに際して、導通制
御手段及び放電制御手段の作動に基づきビット線とメモ
リ素子とを非導通とした状態で、充電手段によって基体
を介してビット線に電荷を充電し、(B)次いで、導通
制御手段及び放電制御手段の作動に基づき、メモリ素子
へのデータの書き込みを行う場合にはビット線に充電さ
れた電荷を放電した後、ビット線とメモリ素子とを導通
させて、ビット線を介してソース/ドレイン領域に所定
の電位を印加し、メモリ素子へのデータの書き込みを行
わない場合にはビット線に充電された電荷を放電しない
状態で、ビット線とメモリ素子とを導通させて、電荷の
充電によるビット線の電位に基づく電位をソース/ドレ
イン領域に印加し、(C)その後、ワード線に所定の書
き込み電位を印加することを特徴とする。
は不揮発性半導体メモリセルにおけるデータ書き込み方
法(以下、これらを総称して、単に、本発明と呼ぶ場合
がある)においては、充電手段は、基体を昇圧する昇圧
回路と、基体の表面領域に形成され、一端がビット線に
接続されたダイオードから成り、放電制御手段はビット
線に設けられたスイッチ用トランジスタから成り、導通
制御手段は一方のソース/ドレイン領域とビット線との
間に設けられた選択トランジスタから成る構成とするこ
とができる。この場合、昇圧回路は、基体を昇圧するこ
とによってメモリ素子に記憶されたデータを消去するた
めの回路を兼用しており、該回路は、メモリ素子へのデ
ータ書き込みに際して基体を介してビット線に電荷を充
電するために基体に印加すべき電位と、メモリ素子から
のデータの消去に際して基体に印加すべき電位とを切り
替えるための切替手段を備えている構成とすることが、
回路構成の簡素化の面から好ましい。
電は、ビット線、ワード線、及びビット線とワード線と
の間に形成された絶縁層によって形成されたキャパシタ
に基づき行われる構成とすることができ、あるいは又、
ビット線の上方に第2の絶縁層を介して電極が形成され
ており、ビット線への電荷の充電は、ビット線、電極、
及び第2の絶縁層によって形成されたキャパシタに基づ
き行われる構成とすることもできる。
基板、若しくは、p型ウエルを挙げることができる。
尚、p型ウエルは、n型半導体基板内に形成されていて
もよいし、p型半導体基板内に形成されたn型ウエル内
に形成されていてもよい。また、不揮発性半導体メモリ
セルの全てが1つのp型ウエル内に形成されていてもよ
いし、複数のp型ウエル内に複数の不揮発性半導体メモ
リセルを形成してもよい。
の構造として、EEPROMの一種であるDINOR型
やAND型、あるいはNAND型不揮発性半導体メモリ
セルを挙げることができる。NAND型不揮発性半導体
メモリセルの場合、複数のメモリ素子が直列接続された
NANDストリングが構成され、NANDストリングの
一端のメモリ素子の一方のソース/ドレイン領域は、前
記導通制御手段を介してビット線に接続されている。ま
た、NAND型不揮発性半導体メモリセルの場合、浮遊
ゲートへの電子の注入、浮遊ゲートからの電子の引き抜
きにより、データの書き込み、消去が行われ、データ書
き込み動作及び消去動作はファウラー・ノルドハイム
(Fowler-Nordheim)・トンネル現象に基づき行われ
る。尚、データ消去動作とは、複数のメモリ素子の閾値
電圧を一括して所定の状態に変えることを意味し、デー
タ書き込み動作とは、選択メモリ素子の閾値電圧をもう
1つの所定の状態に変えることを意味する。
書き込みに際して、基体を介してビット線に電荷を充電
し、必要に応じて、かかる電荷の充電によるビット線の
電位に基づく電位をソース/ドレイン領域に印加するの
で、コラム回路に高耐圧のトランジスタを用いる必要が
ないし、メモリ素子構造等に依存することなくチャネル
形成領域における電位を確実に制御することができる。
施の形態(以下、実施の形態と略称する)に基づき本発
明を説明する。
明の不揮発性半導体メモリセルの模式的な一部断面図を
図1に示し、原理的な等価回路図を図2に示す。この不
揮発性半導体メモリセルは、複数のメモリ素子(M0〜
M7)が直列接続されたNANDストリングから構成さ
れている。尚、複数のNANDストリングが、列方向
(紙面の垂直方向)に配設されている。各メモリ素子
(M0〜M7)は、基体(より具体的には、p型シリコン
半導体基板10に設けられたn型ウエル内に形成された
p型ウエル11内)に形成されており、ソース/ドレイ
ン領域12、チャネル形成領域13、浮遊ゲート14、
及び制御ゲート15を有する。尚、メモリ素子の一方の
ソース/ドレイン領域を、隣接するメモリ素子の他方の
ソース/ドレイン領域と共有化させることによって、複
数のメモリ素子(M0〜M7)が直列接続されている。ま
た、NANDストリングの一端のメモリ素子M7は、第
1の選択トランジスタDSGを介してビット線21に接
続されており、NANDストリングの他端のメモリ素子
M0は、第2の選択トランジスタSSGを介して共通ソ
ース線24に接続されている。更には、制御ゲート15
は、行方向に配設されたワード線20に接続されてい
る。尚、具体的には、制御ゲート15とワード線20と
は共通である。制御ゲート15は、例えばSiO2から
成る絶縁層16で覆われており、この絶縁層16の上に
ビット線21が設けられている。複数のワード線20と
複数のビット線21とは絶縁層16を介して格子状に交
差している。尚、第1の選択トランジスタDSG及び第
2の選択トランジスタSSGは、通常のMOS FET
から構成されている。浮遊ゲート14及び制御ゲート1
5は、例えば、不純物を含有したポリシリコン層から構
成すればよい。また、ビット線21は、アルミニウムや
アルミニウム合金等の配線材料から構成すればよい。
においては、更に、メモリ素子へのデータ書き込みに際
して、基体であるp型ウエル11を介してビット線21
に電荷を充電するための充電手段、メモリ素子M0〜M7
へのデータの書き込みの可否に応じてビット線21に充
電された電荷の放電を制御するための放電制御手段、並
びに、ビット線21と一方のソース/ドレイン領域との
間の導通・非導通を制御するための導通制御手段が備え
られている。尚、導通制御手段は、第1の選択トランジ
スタDSGから構成されている。また、放電制御手段
は、ビット線21に設けられたスイッチ用トランジスタ
TSから構成されている。更には、充電手段は、基体で
あるp型ウエル11を昇圧する昇圧回路と、基体である
p型ウエル11の表面領域に形成され、一端がビット線
21に接続されたダイオードDから構成されている。ダ
イオードDは、具体的には、ビット線と第1の選択トラ
ンジスタDSGとを接続するためのコンタクト部22の
底部に位置するp型ウエル11の表面領域に形成された
n+型不純物領域23と、p型ウエル11とから成るp
n接合ダイオードから構成されている。尚、n+型不純
物領域23は第1の選択トランジスタDSGの一方のソ
ース/ドレイン領域に相当する。
TSを介してコラム回路31に接続されており、ワード
線20はロウ回路30に接続されており、ソース線24
はソース回路32に接続されている。また、基体11
(更には、ダイオードDの他端)は、充電手段を構成す
る昇圧回路に相当するウエル回路33に接続されてい
る。ウエル回路33は、基体であるp型ウエル11を昇
圧することによってメモリ素子に記憶されたデータを消
去するための回路を兼用しており、この回路は、メモリ
素子へのデータ書き込みに際してp型ウエル11を介し
てビット線21に電荷を充電するためにp型ウエル11
に印加すべき電位と、メモリ素子からのデータの消去に
際してp型ウエル11に印加すべき電位とを切り替える
ための切替手段を備えている。
容量を意味する。このキャパシタCの詳細に関しては後
述する。
図3及び図4に示す動作タイミング図を参照して、以
下、実施の形態1の不揮発性半導体メモリセルの書き込
み動作(プログラム動作)及び(ベリファイ)リード動
作を説明する。尚、図3は、データを書き込むべきメモ
リ素子を含むNANDストリングにおける動作タイミン
グ図を示し、図4図は、データを書き込むべきメモリ素
子の制御ゲートに接続されたワード線に接続された他の
NANDストリングにおける動作タイミング図を示す。
また、図2、図3及び図4にて用いた記号の意味は、以
下の表1のとおりである。
11)に印加される制御パルス φDSG :第1の選択トランジスタDSGに印加される制
御パルス φSSG :第2の選択トランジスタSSGに印加される制
御パルス φCG_A:非選択メモリ素子の制御ゲートに印加される制
御パルス φCG_B:選択メモリ素子の制御ゲートに印加される制御
パルス φTS :スイッチ用トランジスタTSに印加される制御
パルス VW :p型ウエル11に印加される電位 Vpass:第1の選択トランジスタDSGに印加されるゲ
ート電圧、あるいは非選択メモリ素子の制御ゲートに印
加される電位 Vpgm :選択メモリ素子及び他の選択メモリ素子の制御
ゲートに印加される電位 Vd :データ書き込み時、コラム回路から出力される
電位の総称 Vcc :データ書き込み時、メモリ素子にデータを書き
込まない場合にコラム回路から出力される電位 Vprog:データ書き込み時、メモリ素子にデータを書き
込む場合にコラム回路から出力される電位 Vb :メモリ素子へのデータ書き込み時のビット線の
電位 Vr :(ベリファイ)リードセットアップ時に印加さ
れる電位の総称 Vref :(ベリファイ)リードセットアップ時にコラム
回路から出力される電位
して、導通制御手段及び放電制御手段の作動に基づきビ
ット線とメモリ素子とを非導通状態とする。即ち、プロ
グラムセットアップ時、導通制御手段に相当する第1の
選択トランジスタDSG及び放電制御手段に相当するス
イッチ用トランジスタTSをオフ状態とし、且つ、ビッ
ト線21とメモリ素子(M0〜M7)とを非導通状態と
し、ビット線21を浮遊状態とする。尚、第2の選択ト
ランジスタSSGもオフ状態とする。
成するウエル回路33からの制御パルスφWELLの電位を
基準電位(例えば0ボルト)から電位VWにすることに
よってp型ウエル11の電位をVWとする。ウエル回路
33の作動は、時刻t2まで継続される。p型ウエル1
1はダイオードDを介してビット線21に接続されてい
る。また、ビット線21は浮遊状態にある。従って、ダ
イオードDの順方向導通電圧をVON(例えば約0.7ボ
ルト)とすれば、(VW−VON)>0であれば、ダイオ
ードDが導通する。その結果、ウエル回路33から基体
であるp型ウエルを介してビット線21に電荷が充電さ
れ、ビット線21の電位Vbは(VW−VON)となり、時
刻t2まで保持される。
いてデータセットがなされる。即ち、コラム回路から出
力される電位Vdは、メモリ素子にデータを書き込まな
い場合には電位Vccとされ、メモリ素子にデータを書き
込む場合には電位Vprog(例えば0ボルト)とされる。
いて、ウエル回路33からの制御パルスφWELLの電位を
基準電位(例えば、0ボルト)に戻す。その結果、ダイ
オードDは非導通状態となる。そして、ビット線21の
電位が下降し、容量Caを有するキャパシタC以外のビ
ット線21と結合する容量をCbとしたとき、ビット線
21の電位Vpは以下のとおりとなる。尚、Vpが例えば
約10ボルトとなるように、不揮発性半導体メモリセル
の構造や構成、印加すべき電位VWを設計すればよい。 Vp=(VW−VON)Ca/(Ca+Cb)
作動に基づき、メモリ素子へのデータの書き込みを行う
場合にはビット線に充電された電荷を放電する。即ち、
図3に示すように、プログラムセットアップ時の時刻t
3において、スイッチ用トランジスタTSに制御パルスφ
TSを印加し、スイッチ用トランジスタTSをオン状態に
する。その結果、ビット線21に充電された電荷は放電
され、ビット線21の電位VbはVdと等しくなる。即
ち、Vprog(例えば0ボルト)となる。
行わない場合には、ビット線21に充電された電荷を放
電しない状態とする。即ち、図4に示すように、スイッ
チ用トランジスタTSをオフ状態のままとする。これに
よって、ビット線21の電位VbはVpに保持される。
て、第1の選択トランジスタDSGに制御パルスφDSG
を印加する。これによって、ビット線21とメモリ素子
(M0〜M7)とが導通する。メモリ素子へのデータの書
き込みを行う場合には、ビット線21の電位はVprogと
なっているので、ビット線21を介してソース/ドレイ
ン領域12に所定の電位(Vprog)が印加される。一
方、メモリ素子へのデータの書き込みを行わない場合に
は、ビット線21の電位はVpとなっているので、電荷
の充電によるビット線21の電位Vb(=Vp)に基づく
電位Vinhがソース/ドレイン領域12に印加される。
尚、メモリ素子のチャネル形成領域に結合した容量と比
較して、キャパシタCの容量が十分大きいので、電位V
inhはVpと略等しい。
CG_AあるいはφCG_B)を印加する。即ち、ワード線20
の電位を所定の書き込み電位(Vpass若しくはVpgm)
とする。尚、Vpassを例えば約10ボルト、Vpgmを例
えば約20ボルトとすればよい。選択メモリ素子を含む
NANDストリングにおいて、選択メモリ素子の制御ゲ
ート15とチャネル形成領域13との間の電位差は、概
ね、(Vpgm−Vprog)となり(例えば、約20ボル
ト)、チャネル形成領域13から浮遊ゲート14への電
子の注入が生じる。これによって、選択メモリ素子の閾
値電圧は当初の負から正方向にシフトし、データが選択
メモリ素子に書き込まれる。また、非選択メモリ素子の
制御ゲート15とチャネル形成領域13との間の電位差
は、概ね、(Vpass−Vprog)となり(例えば、約10
ボルト)、チャネル形成領域13から浮遊ゲート14へ
の電子の注入は生じない。これによって、非選択メモリ
素子の閾値電圧は当初のままを保持する。
他の選択メモリ素子の制御ゲート15とチャネル形成領
域13との間の電位差は、概ね、(Vpgm−Vp)となり
(例えば、約10ボルト)、また、他のNANDストリ
ングにおける非選択メモリ素子の制御ゲート15とチャ
ネル形成領域13との間の電位差は、概ね、(Vpass−
Vp)となる(例えば、約0ボルト)。その結果、チャ
ネル形成領域13から浮遊ゲート14への電子の注入が
生じない。これによって、他のNANDストリングの全
てのメモリ素子の閾値電圧は当初のままを保持する。
択トランジスタDSG及び各メモリ素子(M0〜M7)を
オフ状態とする。
ット線21の電位VbをVprog(例えば、0ボルト)に
リセットし、次いで、時刻t6において、コラム回路3
1からの出力電位VdをVccとし、ビット線21の全て
を(Vcc−Vth)に充電する。ここで、Vthはメモリ素
子の閾値電圧である。そして、(ベリファイ)リードの
開始である時刻t7において、第1の選択トランジスタ
DSG及び第2の選択トランジスタSSGをオン状態と
し、(ベリファイ)リードを行うべきメモリ素子に接続
されたワード線にはVrefを印加し、(ベリファイ)リ
ードを行わないメモリ素子に接続されたワード線にはV
rを印加する。(ベリファイ)リードを行うべきメモリ
素子は、その閾値電圧Vthとワード線20に印加された
電位Vrefとの関係によりオン状態あるいはオフ状態と
なる。そして、オン状態の場合にはビット線21に充電
された電荷がメモリ素子を介して放電され、ビット線2
1の電位が低下する。一方、オフ状態の場合にはビット
線21に充電された電荷がメモリ素子を介して放電され
ず、ビット線21の電位は保持される。従って、コラム
回路31への入力電位Vdは、(ベリファイ)リードを
行うべきメモリ素子のオン/オフ状態に対応したビット
線21の電位を反映した値となる。この値をコラム回路
31で検出することによって、(ベリファイ)リードを
行うべきメモリ素子のデータ保持状態を検知することが
できる。
リセルのデータ書き込み動作(プログラム動作)及び
(ベリファイ)リード動作を行うことによって、データ
を書き込むべきメモリ素子の閾値を所望の値(Vref)
に一致させるように制御することができ、また、データ
を書き込んではならないメモリ素子の閾値に変動が生じ
ないように制御することができる。
面図を図1に示し、等価回路図を図5に示すように、ビ
ット線とワード線との間に絶縁層16が形成されてお
り、ビット線21、ワード線20、及びビット線21と
ワード線30とで挟まれた絶縁層16の部分からキャパ
シタC0〜C7が形成されている。ビット線21への電荷
の充電は、これらのキャパシタC0〜C7に基づき行われ
る。上述のキャパシタCの容量Caは、1本のビット線
21と複数のワード線20と絶縁層16とから構成され
たキャパシタの容量の総和に等しい。充電手段によって
基体を介してビット線21に電荷を充電する際には、ワ
ード線20の電位を基準電位(例えば、0ボルト)とし
ておけばよい。尚、かかる基準電位を変えることによっ
て、ソース/ドレイン領域12に印加される電位Vinh
の値を所望の電位とすることができる。
を図6に示す。昇圧回路は、例えば、キャパシタ、トラ
ンスファトランジスタから成るN段のステージ、それに
入力される連続した相補的な2つのクロック、及びリミ
ッタ回路から構成された公知の昇圧回路とすることがで
きる。切替手段は、抵抗R0,RP,RE、スイッチ用ト
ランジスタTP,TE、及び演算増幅器から構成されてお
り、演算増幅器の出力に応じて、入力クロックの周期制
御を行う。メモリ素子からのデータの消去に際しては、
スイッチ用トランジスタTEに信号φEを入力し、スイッ
チ用トランジスタTEをオン状態とする。一方、メモリ
素子へのデータ書き込みに際して基体を介してビット線
に電荷を充電するときには、スイッチ用トランジスタT
Pに信号φPを入力し、スイッチ用トランジスタTPをオ
ン状態とする。これによって、昇圧回路の出力V
OUTは、メモリ素子へのデータ書き込みに際して基体を
介してビット線に電荷を充電するために基体に印加すべ
き電位VWと、メモリ素子からのデータの消去に際して
基体に印加すべき電位とに切り換えられる。
形態1にて説明した本発明の不揮発性半導体メモリセル
の変形である。実施の形態2の不揮発性半導体メモリセ
ルが実施の形態1の不揮発性半導体メモリセルと相違す
る点は、模式的な一部断面図を図7に示し、等価回路図
を図8に示すように、ビット線21の上方に、例えばS
iO2から成る第2の絶縁層17を介して電極25が形
成されている点にある。電極25はビット線21と対向
して平行に配設されており、例えば、金属配線材料から
構成されている。そして、ビット線21への電荷の充電
は、ビット線21、電極25、及び第2の絶縁層17に
よって形成されたキャパシタCに基づき行われる。電極
25には、例えば0ボルトの基準電位を印加しておけば
よい。あるいは又、かかる基準電位を変えることによっ
て、ソース/ドレイン領域12に印加される電位Vin h
の値を所望の電位とすることができる。
は、ビット線21、電極25、及び第2の絶縁層17に
よってキャパシタCが形成されるだけでなく、ビット線
21,ワード線20、及びビット線21とワード線30
とで挟まれた絶縁層16の部分からキャパシタC0〜C7
が形成されている構成とすることもできる。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性半導体メモ
リセルの構造、あるいは、印加すべき電位の値は例示で
あり、適宜変更することができる。発明の実施の形態に
おいては、ダイオードDを、ビット線と第1の選択トラ
ンジスタDSGとを接続するためのコンタクト部22の
底部に位置するp型ウエル11の表面領域に形成された
n+型不純物領域23と、p型ウエル11とから成るp
n接合ダイオードから構成したが、このような形態に限
定されない。例えば、ダイオードDを、コンタクト部2
2の底部以外に位置する基体(p型半導体基板、若しく
は、p型ウエル)においてコンタクト部22とは別個、
独立して形成してもよいし、更には、メモリ素子が形成
される基体とは異なるp型半導体基板やp型ウエルの領
域に形成してもよい。また、ダイオードDは、pn接合
ダイオードに限定されない。p型ウエル11の表面領域
に例えばシリサイド層を設けることによって形成された
ショットキダイオードからダイオードDを構成すること
もできる。あるいは又、ビット線21を形成する際、通
常、例えば、チタンシリサイドやTiNから成るバリア
層やグルーレイヤーを形成するが、かかるバリア層やグ
ルーレイヤーをp型ウエル11の表面にも形成する。こ
れによって、ビット線21の一部分(より具体的には、
バリア層やグルーレイヤーの一部分)と共通である導電
性領域をp型ウエル11の表面領域に形成することもで
きる。
トランジスタで構成する必要がない。従って、回路面積
の縮小化を図ることができる。しかも、メモリ素子構造
や、例えばNANDストリングを構成する他のメモリ素
子の閾値電圧に依存することなく、メモリ素子へのデー
タ書き込みに際してチャネル形成領域における電位を確
実に制御することができ、良好なるディスターブ耐性を
有する不揮発性半導体メモリセルを得ることが可能とな
る。
導体メモリセルの模式的な一部断面図である。
等価回路図である。
ミングを示す図である。
ミングを示す図である。
導体メモリセルの等価回路図である。
である。
導体メモリセルの模式的な一部断面図である。
導体メモリセルの等価回路図である。
板、11・・・p型ウエル、12・・・ソース/ドレイ
ン領域、13・・・チャネル形成領域、14・・・浮遊
ゲート、15・・・制御ゲート、16・・・絶縁層、1
7・・・第2の絶縁層、20・・・ワード線、21・・
・ビット線、22・・・コンタクト部、23・・・n+
型不純物領域、24・・・ソース線、25・・・電極、
30・・・ロウ回路、31・・・コラム回路、32・・
・ソース回路、33・・・ウエル回路、DSG・・・第
1の選択トランジスタ、SSG・・・第2の選択トラン
ジスタ、TS・・・スイッチ用トランジスタ、D・・・
ダイオード、C,C0〜C7・・・キャパシタ
Claims (12)
- 【請求項1】(イ)基体に形成され、ソース/ドレイン
領域、チャネル形成領域、浮遊ゲート、及び制御ゲート
を有する、電気的書き換えが可能なメモリ素子、 (ロ)該制御ゲートに接続されたワード線、並びに、 (ハ)一方のソース/ドレイン領域に接続されたビット
線、を有する不揮発性半導体メモリセルであって、 (ニ)メモリ素子へのデータ書き込みに際して、基体を
介してビット線に電荷を充電するための充電手段、 (ホ)メモリ素子へのデータの書き込みの可否に応じて
ビット線に充電された電荷の放電を制御するための放電
制御手段、並びに、 (ヘ)ビット線と一方のソース/ドレイン領域との間の
導通・非導通を制御するための導通制御手段、を備えて
いることを特徴とする不揮発性半導体メモリセル。 - 【請求項2】前記充電手段は、基体を昇圧する昇圧回路
と、基体の表面領域に形成され、一端がビット線に接続
されたダイオードから成り、 放電制御手段は、ビット線に設けられたスイッチ用トラ
ンジスタから成り、 導通制御手段は、一方のソース/ドレイン領域とビット
線との間に設けられた選択トランジスタから成ることを
特徴とする請求項1に記載の不揮発性半導体メモリセ
ル。 - 【請求項3】昇圧回路は、基体を昇圧することによって
メモリ素子に記憶されたデータを消去するための回路を
兼用しており、 該回路は、メモリ素子へのデータ書き込みに際して基体
を介してビット線に電荷を充電するために基体に印加す
べき電位と、メモリ素子からのデータの消去に際して基
体に印加すべき電位とを切り替えるための切替手段を備
えていることを特徴とする請求項2に記載の不揮発性半
導体メモリセル。 - 【請求項4】ビット線への電荷の充電は、ビット線、ワ
ード線、及びビット線とワード線との間に形成された絶
縁層によって形成されたキャパシタに基づき行われるこ
とを特徴とする請求項1に記載の不揮発性半導体メモリ
セル。 - 【請求項5】ビット線の上方には、第2の絶縁層を介し
て電極が形成されており、ビット線への電荷の充電は、
ビット線、電極、及び第2の絶縁層によって形成された
キャパシタに基づき行われることを特徴とする請求項1
に記載の不揮発性半導体メモリセル。 - 【請求項6】複数のメモリ素子が直列接続されたNAN
Dストリングが構成され、NANDストリングの一端の
メモリ素子の一方のソース/ドレイン領域は、前記導通
制御手段を介してビット線に接続されていることを特徴
とする請求項1に記載の不揮発性半導体メモリセル。 - 【請求項7】(イ)基体に形成され、ソース/ドレイン
領域、チャネル形成領域、浮遊ゲート、及び制御ゲート
を有する、電気的書き換えが可能なメモリ素子、 (ロ)該制御ゲートに接続されたワード線、 (ハ)一方のソース/ドレイン領域に接続されたビット
線、 (ニ)メモリ素子へのデータ書き込みに際して、基体を
介してビット線に電荷を充電するための充電手段、 (ホ)メモリ素子へのデータの書き込みの可否に応じて
ビット線に充電された電荷の放電を制御するための放電
制御手段、並びに、 (ヘ)ビット線と一方のソース/ドレイン領域との間の
導通・非導通を制御するための導通制御手段、を有する
不揮発性半導体メモリセルにおけるデータ書き込み方法
であって、 (A)メモリ素子へのデータ書き込みに際して、導通制
御手段及び放電制御手段の作動に基づきビット線とメモ
リ素子とを非導通とした状態で、充電手段によって基体
を介してビット線に電荷を充電し、 (B)次いで、導通制御手段及び放電制御手段の作動に
基づき、メモリ素子へのデータの書き込みを行う場合に
はビット線に充電された電荷を放電した後、ビット線と
メモリ素子とを導通させて、ビット線を介してソース/
ドレイン領域に所定の電位を印加し、メモリ素子へのデ
ータの書き込みを行わない場合にはビット線に充電され
た電荷を放電しない状態で、ビット線とメモリ素子とを
導通させて、電荷の充電によるビット線の電位に基づく
電位をソース/ドレイン領域に印加し、 (C)その後、ワード線に所定の書き込み電位を印加す
ることを特徴とする不揮発性半導体メモリセルにおける
データ書き込み方法。 - 【請求項8】前記充電手段は、基体を昇圧する昇圧回路
と、基体の表面領域に形成され、一端がビット線に接続
されたダイオードから成り、 放電制御手段は、ビット線に設けられたスイッチ用トラ
ンジスタから成り、 導通制御手段は、一方のソース/ドレイン領域とビット
線との間に設けられた選択トランジスタから成ることを
特徴とする請求項7に記載の不揮発性半導体メモリセル
におけるデータ書き込み方法。 - 【請求項9】昇圧回路は、基体を昇圧することによって
メモリ素子に記憶されたデータを消去するための回路を
兼用しており、 該回路は、メモリ素子へのデータ書き込みに際して基体
を介してビット線に電荷を充電するために基体に印加す
べき電位と、メモリ素子からのデータの消去に際して基
体に印加すべき電位とを切り替えるための切替手段を備
えていることを特徴とする請求項8に記載の不揮発性半
導体メモリセルにおけるデータ書き込み方法。 - 【請求項10】不揮発性半導体メモリセルは、ワード線
とビット線との間に形成された絶縁層を更に備え、 ビット線への電荷の充電は、ビット線、ワード線、及び
ビット線とワード線との間に形成された該絶縁層によっ
て形成されたキャパシタに基づき行われることを特徴と
する請求項7に記載の不揮発性半導体メモリセルにおけ
るデータ書き込み方法。 - 【請求項11】不揮発性半導体メモリセルは、ビット線
上に形成された第2の絶縁層、及び該第2の絶縁層上に
形成された電極を更に備え、 ビット線への電荷の充電は、ビット線、該電極、及び該
第2の絶縁層によって形成されたキャパシタに基づき行
われることを特徴とする請求項7に記載の不揮発性半導
体メモリセルにおけるデータ書き込み方法。 - 【請求項12】複数のメモリ素子が直列接続されたNA
NDストリングが構成され、NANDストリングの一端
のメモリ素子は、前記導通制御手段を介してビット線に
接続されていることを特徴とする請求項7に記載の不揮
発性半導体メモリセルにおけるデータ書き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8342198A JP4403318B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
---|---|
JPH11284153A true JPH11284153A (ja) | 1999-10-15 |
JP4403318B2 JP4403318B2 (ja) | 2010-01-27 |
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JP8342198A Expired - Fee Related JP4403318B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 |
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Country | Link |
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JP (1) | JP4403318B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008234820A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 半導体記憶装置 |
JP2009070461A (ja) * | 2007-09-12 | 2009-04-02 | Toshiba Corp | 半導体記憶装置 |
JP2010118110A (ja) * | 2008-11-12 | 2010-05-27 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-03-30 JP JP8342198A patent/JP4403318B2/ja not_active Expired - Fee Related
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US7751243B2 (en) | 2007-09-12 | 2010-07-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device provided with MOS transistor having charge accumulation layer and control gate and data write method of NAND flash memory |
JP2010118110A (ja) * | 2008-11-12 | 2010-05-27 | Toshiba Corp | 半導体記憶装置 |
US8416629B2 (en) | 2008-11-12 | 2013-04-09 | Kabushiki Kaisha Toshiba | Semiconductor storage device adapted to prevent erroneous writing to non-selected memory cells |
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