JPH11284153A - 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 - Google Patents
不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法Info
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- JPH11284153A JPH11284153A JP8342198A JP8342198A JPH11284153A JP H11284153 A JPH11284153 A JP H11284153A JP 8342198 A JP8342198 A JP 8342198A JP 8342198 A JP8342198 A JP 8342198A JP H11284153 A JPH11284153 A JP H11284153A
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Abstract
(57)【要約】
【課題】コラム回路を高耐圧のトランジスタで構成する
必要がなく、メモリ素子へのデータ書き込みに際してチ
ャネル形成領域における電位を確実に制御し得る不揮発
性半導体メモリセルを提供する。 【解決手段】不揮発性半導体メモリセルは、電気的書き
換えが可能なメモリ素子、ワード線、及びビット線２１
を有し、メモリ素子へのデータ書き込みに際して、基体
１１を介してビット線２１に電荷を充電するための充電
手段３３、メモリ素子へのデータの書き込みの可否に応
じてビット線２１に充電された電荷の放電を制御するた
めの放電制御手段ＴS、並びに、ビット線２１とメモリ
素子を構成するソース／ドレイン領域１２との間の導通
・非導通を制御するための導通制御手段Ｄを備えてい
る。
必要がなく、メモリ素子へのデータ書き込みに際してチ
ャネル形成領域における電位を確実に制御し得る不揮発
性半導体メモリセルを提供する。 【解決手段】不揮発性半導体メモリセルは、電気的書き
換えが可能なメモリ素子、ワード線、及びビット線２１
を有し、メモリ素子へのデータ書き込みに際して、基体
１１を介してビット線２１に電荷を充電するための充電
手段３３、メモリ素子へのデータの書き込みの可否に応
じてビット線２１に充電された電荷の放電を制御するた
めの放電制御手段ＴS、並びに、ビット線２１とメモリ
素子を構成するソース／ドレイン領域１２との間の導通
・非導通を制御するための導通制御手段Ｄを備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲート及び制
御ゲートを有する、電気的書き換えが可能なメモリ素子
から構成された不揮発性半導体メモリセル、及びかかる
不揮発性半導体メモリセルにおけるデータ書き込み方法
に関する。
御ゲートを有する、電気的書き換えが可能なメモリ素子
から構成された不揮発性半導体メモリセル、及びかかる
不揮発性半導体メモリセルにおけるデータ書き込み方法
に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭとして知られている不揮発
性半導体メモリセルの一種に、高集積化が可能なＮＡＮ
Ｄストリング型不揮発性半導体メモリセル（以下、ＮＡ
ＮＤストリングと略称する）がある。ＮＡＮＤストリン
グを構成する各メモリ素子は、基体（より具体的には、
ｐ型半導体基板内、若しくは、ｐ型ウエル内）に形成さ
れており、ソース／ドレイン領域、チャネル形成領域、
浮遊ゲート（フローティングゲートあるいは電荷蓄積電
極とも呼ばれる）、及び制御ゲート（コントロールゲー
トあるいは制御電極とも呼ばれる）を有する。そして、
ＮＡＮＤストリングにおいては、メモリ素子の一方のソ
ース／ドレイン領域を、隣接するメモリ素子の他方のソ
ース／ドレイン領域と共有化させることによって、複数
のメモリ素子が直列接続されている。また、ＮＡＮＤス
トリングの一端のメモリ素子は、第１の選択トランジス
タを介してビット線に接続されており、ＮＡＮＤストリ
ングの他端のメモリ素子は、第２の選択トランジスタを
介して共通ソース線に接続されている。尚、複数のＮＡ
ＮＤストリングが列方向に配設され、制御ゲートは、行
方向に配設されたワード線に接続されている。
性半導体メモリセルの一種に、高集積化が可能なＮＡＮ
Ｄストリング型不揮発性半導体メモリセル（以下、ＮＡ
ＮＤストリングと略称する）がある。ＮＡＮＤストリン
グを構成する各メモリ素子は、基体（より具体的には、
ｐ型半導体基板内、若しくは、ｐ型ウエル内）に形成さ
れており、ソース／ドレイン領域、チャネル形成領域、
浮遊ゲート（フローティングゲートあるいは電荷蓄積電
極とも呼ばれる）、及び制御ゲート（コントロールゲー
トあるいは制御電極とも呼ばれる）を有する。そして、
ＮＡＮＤストリングにおいては、メモリ素子の一方のソ
ース／ドレイン領域を、隣接するメモリ素子の他方のソ
ース／ドレイン領域と共有化させることによって、複数
のメモリ素子が直列接続されている。また、ＮＡＮＤス
トリングの一端のメモリ素子は、第１の選択トランジス
タを介してビット線に接続されており、ＮＡＮＤストリ
ングの他端のメモリ素子は、第２の選択トランジスタを
介して共通ソース線に接続されている。尚、複数のＮＡ
ＮＤストリングが列方向に配設され、制御ゲートは、行
方向に配設されたワード線に接続されている。
【０００３】従来のＮＡＮＤストリングにおけるメモリ
素子へのデータ書き込み動作の概要を、以下、説明す
る。
素子へのデータ書き込み動作の概要を、以下、説明す
る。
【０００４】ＮＡＮＤストリングにおいて、データは、
ビット線から最も離れた位置に位置するメモリ素子から
順に書き込まれる。データ書き込み動作においては、デ
ータを書き込むべきメモリ素子（以下、便宜上、選択メ
モリ素子と呼ぶ）の制御ゲートに高電位ＶPP（例えば約
２０ボルト）を印加する。かかるメモリ素子以外のメモ
リ素子（以下、便宜上、非選択メモリ素子と呼ぶ）の制
御ゲートには中間電位ＶPPm（例えば約１０ボルト）を
印加する。一方、ビット線に、例えば０ボルトを印加す
る。そして、第１の選択トランジスタを導通させ、第２
の選択トランジスタを非導通状態とすると、ビット線の
電位はメモリ素子のソース／ドレイン領域へと転送され
る。そして、選択メモリ素子においては、制御電極とチ
ャネル形成領域との間の電位差に基づき、チャネル形成
領域から浮遊ゲートへの電子の注入が生じる。その結
果、選択メモリ素子の閾値電圧が当初の負から正方向に
シフトし、データが選択メモリ素子に書き込まれる。一
方、非選択メモリ素子においては、制御電極とチャネル
形成領域との間には大きな電位差が生ぜず、チャネル形
成領域から浮遊ゲートへの電子の注入は生じない。その
結果、選択メモリ素子の閾値電圧が当初の値から変化せ
ず、当初のデータが非選択メモリ素子に保持される。
ビット線から最も離れた位置に位置するメモリ素子から
順に書き込まれる。データ書き込み動作においては、デ
ータを書き込むべきメモリ素子（以下、便宜上、選択メ
モリ素子と呼ぶ）の制御ゲートに高電位ＶPP（例えば約
２０ボルト）を印加する。かかるメモリ素子以外のメモ
リ素子（以下、便宜上、非選択メモリ素子と呼ぶ）の制
御ゲートには中間電位ＶPPm（例えば約１０ボルト）を
印加する。一方、ビット線に、例えば０ボルトを印加す
る。そして、第１の選択トランジスタを導通させ、第２
の選択トランジスタを非導通状態とすると、ビット線の
電位はメモリ素子のソース／ドレイン領域へと転送され
る。そして、選択メモリ素子においては、制御電極とチ
ャネル形成領域との間の電位差に基づき、チャネル形成
領域から浮遊ゲートへの電子の注入が生じる。その結
果、選択メモリ素子の閾値電圧が当初の負から正方向に
シフトし、データが選択メモリ素子に書き込まれる。一
方、非選択メモリ素子においては、制御電極とチャネル
形成領域との間には大きな電位差が生ぜず、チャネル形
成領域から浮遊ゲートへの電子の注入は生じない。その
結果、選択メモリ素子の閾値電圧が当初の値から変化せ
ず、当初のデータが非選択メモリ素子に保持される。
【０００５】ワード線は他のＮＡＮＤストリングと共通
化されている。従って、選択メモリ素子の制御ゲートに
接続されたワード線に接続された他のＮＡＮＤストリン
グ（以下、このようなＮＡＮＤストリングを、他のＮＡ
ＮＤストリングと呼ぶ）におけるメモリ素子（以下、こ
のようなメモリ素子を、他の選択メモリ素子と呼ぶ）の
制御ゲートにも、高電位ＶPPが印加される。かかる他の
選択メモリ素子にデータを書き込んではならない場合に
は、他のＮＡＮＤストリングに接続されているビット線
に中間電位Ｖm（例えば約１０ボルト）を印加する。こ
れによって、他の選択メモリ素子においては、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
チャネル形成領域から浮遊ゲートへの電子の注入が生じ
ない。従って、他の選択メモリ素子にデータが書き込ま
れず、当初のデータが保持される。
化されている。従って、選択メモリ素子の制御ゲートに
接続されたワード線に接続された他のＮＡＮＤストリン
グ（以下、このようなＮＡＮＤストリングを、他のＮＡ
ＮＤストリングと呼ぶ）におけるメモリ素子（以下、こ
のようなメモリ素子を、他の選択メモリ素子と呼ぶ）の
制御ゲートにも、高電位ＶPPが印加される。かかる他の
選択メモリ素子にデータを書き込んではならない場合に
は、他のＮＡＮＤストリングに接続されているビット線
に中間電位Ｖm（例えば約１０ボルト）を印加する。こ
れによって、他の選択メモリ素子においては、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
チャネル形成領域から浮遊ゲートへの電子の注入が生じ
ない。従って、他の選択メモリ素子にデータが書き込ま
れず、当初のデータが保持される。
【０００６】あるいは又、他のＮＡＮＤストリングにお
いて、第１及び第２の選択トランジスタを非導通状態と
して、ＮＡＮＤストリングをビット線から切り離し（即
ち、浮遊状態とし）、チャネル結合容量を介して、ワー
ド線に印加された高電位ＶPPによってチャネル形成領域
における電位を上昇させる方法も知られている。尚、こ
のような方法はセルフ・ブースト法とも呼ばれている。
これによって、他の選択メモリ素子において、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
他の選択メモリ素子にはデータが書き込まれない。
いて、第１及び第２の選択トランジスタを非導通状態と
して、ＮＡＮＤストリングをビット線から切り離し（即
ち、浮遊状態とし）、チャネル結合容量を介して、ワー
ド線に印加された高電位ＶPPによってチャネル形成領域
における電位を上昇させる方法も知られている。尚、こ
のような方法はセルフ・ブースト法とも呼ばれている。
これによって、他の選択メモリ素子において、制御電極
とチャネル形成領域との間には大きな電位差が生ぜず、
他の選択メモリ素子にはデータが書き込まれない。
【０００７】
【発明が解決しようとする課題】ビット線に中間電位Ｖ
mを印加する従来の方法においては、各ビット線毎に設
けられ、センスアンプ等から構成されたコラム回路によ
ってビット線に印加すべき中間電位Ｖmを供給する必要
があり、そのために、コラム回路には高耐圧のトランジ
スタを用いなければならない。然るに、このような高耐
圧のトランジスタを設けるためには広い面積が必要とさ
れ、不揮発性半導体メモリセルの面積縮小化を図ること
が困難である。
mを印加する従来の方法においては、各ビット線毎に設
けられ、センスアンプ等から構成されたコラム回路によ
ってビット線に印加すべき中間電位Ｖmを供給する必要
があり、そのために、コラム回路には高耐圧のトランジ
スタを用いなければならない。然るに、このような高耐
圧のトランジスタを設けるためには広い面積が必要とさ
れ、不揮発性半導体メモリセルの面積縮小化を図ること
が困難である。
【０００８】一方、セルフ・ブースト法においては、ワ
ード線の電位とチャネル形成領域の電位との比は、メモ
リ素子構造によって決定されるチャネル結合容量や、Ｎ
ＡＮＤストリングを構成する他のメモリ素子の閾値電圧
に依存する。それ故、チャネル形成領域における電位の
制御が難しく、ディスターブ耐性の劣化が生じ易いとい
った問題がある。
ード線の電位とチャネル形成領域の電位との比は、メモ
リ素子構造によって決定されるチャネル結合容量や、Ｎ
ＡＮＤストリングを構成する他のメモリ素子の閾値電圧
に依存する。それ故、チャネル形成領域における電位の
制御が難しく、ディスターブ耐性の劣化が生じ易いとい
った問題がある。
【０００９】従って、本発明の目的は、コラム回路を高
耐圧のトランジスタで構成する必要がなく、回路面積の
縮小化を図ることができ、しかも、メモリ素子構造や、
例えばＮＡＮＤストリングを構成する他のメモリ素子の
閾値電圧に依存することなく、メモリ素子へのデータ書
き込みに際してチャネル形成領域における電位を確実に
制御し得る不揮発性半導体メモリセル、及びかかる不揮
発性半導体メモリセルにおけるデータ書き込み方法を提
供することにある。
耐圧のトランジスタで構成する必要がなく、回路面積の
縮小化を図ることができ、しかも、メモリ素子構造や、
例えばＮＡＮＤストリングを構成する他のメモリ素子の
閾値電圧に依存することなく、メモリ素子へのデータ書
き込みに際してチャネル形成領域における電位を確実に
制御し得る不揮発性半導体メモリセル、及びかかる不揮
発性半導体メモリセルにおけるデータ書き込み方法を提
供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性半導体メモリセルは、（イ）基体
に形成され、ソース／ドレイン領域、チャネル形成領
域、浮遊ゲート、及び制御ゲートを有する、電気的書き
換えが可能なメモリ素子、（ロ）該制御ゲートに接続さ
れたワード線、並びに、（ハ）一方のソース／ドレイン
領域に接続されたビット線、を有する不揮発性半導体メ
モリセルであって、（ニ）メモリ素子へのデータ書き込
みに際して、基体を介してビット線に電荷を充電するた
めの充電手段、（ホ）メモリ素子へのデータの書き込み
の可否に応じてビット線に充電された電荷の放電を制御
するための放電制御手段、並びに、（ヘ）ビット線と一
方のソース／ドレイン領域との間の導通・非導通を制御
するための導通制御手段、を備えていることを特徴とす
る。
めの本発明の不揮発性半導体メモリセルは、（イ）基体
に形成され、ソース／ドレイン領域、チャネル形成領
域、浮遊ゲート、及び制御ゲートを有する、電気的書き
換えが可能なメモリ素子、（ロ）該制御ゲートに接続さ
れたワード線、並びに、（ハ）一方のソース／ドレイン
領域に接続されたビット線、を有する不揮発性半導体メ
モリセルであって、（ニ）メモリ素子へのデータ書き込
みに際して、基体を介してビット線に電荷を充電するた
めの充電手段、（ホ）メモリ素子へのデータの書き込み
の可否に応じてビット線に充電された電荷の放電を制御
するための放電制御手段、並びに、（ヘ）ビット線と一
方のソース／ドレイン領域との間の導通・非導通を制御
するための導通制御手段、を備えていることを特徴とす
る。
【００１１】上記の目的を達成するための本発明の不揮
発性半導体メモリセルにおけるデータ書き込み方法は、
（イ）基体に形成され、ソース／ドレイン領域、チャネ
ル形成領域、浮遊ゲート、及び制御ゲートを有する、電
気的書き換えが可能なメモリ素子、（ロ）該制御ゲート
に接続されたワード線、（ハ）一方のソース／ドレイン
領域に接続されたビット線、（ニ）メモリ素子へのデー
タ書き込みに際して、基体を介してビット線に電荷を充
電するための充電手段、（ホ）メモリ素子へのデータの
書き込みの可否に応じてビット線に充電された電荷の放
電を制御するための放電制御手段、並びに、（ヘ）ビッ
ト線と一方のソース／ドレイン領域との間の導通・非導
通を制御するための導通制御手段、を有する不揮発性半
導体メモリセルにおけるデータ書き込み方法であって、
（Ａ）メモリ素子へのデータ書き込みに際して、導通制
御手段及び放電制御手段の作動に基づきビット線とメモ
リ素子とを非導通とした状態で、充電手段によって基体
を介してビット線に電荷を充電し、（Ｂ）次いで、導通
制御手段及び放電制御手段の作動に基づき、メモリ素子
へのデータの書き込みを行う場合にはビット線に充電さ
れた電荷を放電した後、ビット線とメモリ素子とを導通
させて、ビット線を介してソース／ドレイン領域に所定
の電位を印加し、メモリ素子へのデータの書き込みを行
わない場合にはビット線に充電された電荷を放電しない
状態で、ビット線とメモリ素子とを導通させて、電荷の
充電によるビット線の電位に基づく電位をソース／ドレ
イン領域に印加し、（Ｃ）その後、ワード線に所定の書
き込み電位を印加することを特徴とする。
発性半導体メモリセルにおけるデータ書き込み方法は、
（イ）基体に形成され、ソース／ドレイン領域、チャネ
ル形成領域、浮遊ゲート、及び制御ゲートを有する、電
気的書き換えが可能なメモリ素子、（ロ）該制御ゲート
に接続されたワード線、（ハ）一方のソース／ドレイン
領域に接続されたビット線、（ニ）メモリ素子へのデー
タ書き込みに際して、基体を介してビット線に電荷を充
電するための充電手段、（ホ）メモリ素子へのデータの
書き込みの可否に応じてビット線に充電された電荷の放
電を制御するための放電制御手段、並びに、（ヘ）ビッ
ト線と一方のソース／ドレイン領域との間の導通・非導
通を制御するための導通制御手段、を有する不揮発性半
導体メモリセルにおけるデータ書き込み方法であって、
（Ａ）メモリ素子へのデータ書き込みに際して、導通制
御手段及び放電制御手段の作動に基づきビット線とメモ
リ素子とを非導通とした状態で、充電手段によって基体
を介してビット線に電荷を充電し、（Ｂ）次いで、導通
制御手段及び放電制御手段の作動に基づき、メモリ素子
へのデータの書き込みを行う場合にはビット線に充電さ
れた電荷を放電した後、ビット線とメモリ素子とを導通
させて、ビット線を介してソース／ドレイン領域に所定
の電位を印加し、メモリ素子へのデータの書き込みを行
わない場合にはビット線に充電された電荷を放電しない
状態で、ビット線とメモリ素子とを導通させて、電荷の
充電によるビット線の電位に基づく電位をソース／ドレ
イン領域に印加し、（Ｃ）その後、ワード線に所定の書
き込み電位を印加することを特徴とする。
【００１２】本発明の不揮発性半導体メモリセルあるい
は不揮発性半導体メモリセルにおけるデータ書き込み方
法（以下、これらを総称して、単に、本発明と呼ぶ場合
がある）においては、充電手段は、基体を昇圧する昇圧
回路と、基体の表面領域に形成され、一端がビット線に
接続されたダイオードから成り、放電制御手段はビット
線に設けられたスイッチ用トランジスタから成り、導通
制御手段は一方のソース／ドレイン領域とビット線との
間に設けられた選択トランジスタから成る構成とするこ
とができる。この場合、昇圧回路は、基体を昇圧するこ
とによってメモリ素子に記憶されたデータを消去するた
めの回路を兼用しており、該回路は、メモリ素子へのデ
ータ書き込みに際して基体を介してビット線に電荷を充
電するために基体に印加すべき電位と、メモリ素子から
のデータの消去に際して基体に印加すべき電位とを切り
替えるための切替手段を備えている構成とすることが、
回路構成の簡素化の面から好ましい。
は不揮発性半導体メモリセルにおけるデータ書き込み方
法（以下、これらを総称して、単に、本発明と呼ぶ場合
がある）においては、充電手段は、基体を昇圧する昇圧
回路と、基体の表面領域に形成され、一端がビット線に
接続されたダイオードから成り、放電制御手段はビット
線に設けられたスイッチ用トランジスタから成り、導通
制御手段は一方のソース／ドレイン領域とビット線との
間に設けられた選択トランジスタから成る構成とするこ
とができる。この場合、昇圧回路は、基体を昇圧するこ
とによってメモリ素子に記憶されたデータを消去するた
めの回路を兼用しており、該回路は、メモリ素子へのデ
ータ書き込みに際して基体を介してビット線に電荷を充
電するために基体に印加すべき電位と、メモリ素子から
のデータの消去に際して基体に印加すべき電位とを切り
替えるための切替手段を備えている構成とすることが、
回路構成の簡素化の面から好ましい。
【００１３】本発明においては、ビット線への電荷の充
電は、ビット線、ワード線、及びビット線とワード線と
の間に形成された絶縁層によって形成されたキャパシタ
に基づき行われる構成とすることができ、あるいは又、
ビット線の上方に第２の絶縁層を介して電極が形成され
ており、ビット線への電荷の充電は、ビット線、電極、
及び第２の絶縁層によって形成されたキャパシタに基づ
き行われる構成とすることもできる。
電は、ビット線、ワード線、及びビット線とワード線と
の間に形成された絶縁層によって形成されたキャパシタ
に基づき行われる構成とすることができ、あるいは又、
ビット線の上方に第２の絶縁層を介して電極が形成され
ており、ビット線への電荷の充電は、ビット線、電極、
及び第２の絶縁層によって形成されたキャパシタに基づ
き行われる構成とすることもできる。
【００１４】本発明における基体としては、ｐ型半導体
基板、若しくは、ｐ型ウエルを挙げることができる。
尚、ｐ型ウエルは、ｎ型半導体基板内に形成されていて
もよいし、ｐ型半導体基板内に形成されたｎ型ウエル内
に形成されていてもよい。また、不揮発性半導体メモリ
セルの全てが１つのｐ型ウエル内に形成されていてもよ
いし、複数のｐ型ウエル内に複数の不揮発性半導体メモ
リセルを形成してもよい。
基板、若しくは、ｐ型ウエルを挙げることができる。
尚、ｐ型ウエルは、ｎ型半導体基板内に形成されていて
もよいし、ｐ型半導体基板内に形成されたｎ型ウエル内
に形成されていてもよい。また、不揮発性半導体メモリ
セルの全てが１つのｐ型ウエル内に形成されていてもよ
いし、複数のｐ型ウエル内に複数の不揮発性半導体メモ
リセルを形成してもよい。
【００１５】本発明における不揮発性半導体メモリセル
の構造として、ＥＥＰＲＯＭの一種であるＤＩＮＯＲ型
やＡＮＤ型、あるいはＮＡＮＤ型不揮発性半導体メモリ
セルを挙げることができる。ＮＡＮＤ型不揮発性半導体
メモリセルの場合、複数のメモリ素子が直列接続された
ＮＡＮＤストリングが構成され、ＮＡＮＤストリングの
一端のメモリ素子の一方のソース／ドレイン領域は、前
記導通制御手段を介してビット線に接続されている。ま
た、ＮＡＮＤ型不揮発性半導体メモリセルの場合、浮遊
ゲートへの電子の注入、浮遊ゲートからの電子の引き抜
きにより、データの書き込み、消去が行われ、データ書
き込み動作及び消去動作はファウラー・ノルドハイム
（Fowler-Nordheim）・トンネル現象に基づき行われ
る。尚、データ消去動作とは、複数のメモリ素子の閾値
電圧を一括して所定の状態に変えることを意味し、デー
タ書き込み動作とは、選択メモリ素子の閾値電圧をもう
１つの所定の状態に変えることを意味する。
の構造として、ＥＥＰＲＯＭの一種であるＤＩＮＯＲ型
やＡＮＤ型、あるいはＮＡＮＤ型不揮発性半導体メモリ
セルを挙げることができる。ＮＡＮＤ型不揮発性半導体
メモリセルの場合、複数のメモリ素子が直列接続された
ＮＡＮＤストリングが構成され、ＮＡＮＤストリングの
一端のメモリ素子の一方のソース／ドレイン領域は、前
記導通制御手段を介してビット線に接続されている。ま
た、ＮＡＮＤ型不揮発性半導体メモリセルの場合、浮遊
ゲートへの電子の注入、浮遊ゲートからの電子の引き抜
きにより、データの書き込み、消去が行われ、データ書
き込み動作及び消去動作はファウラー・ノルドハイム
（Fowler-Nordheim）・トンネル現象に基づき行われ
る。尚、データ消去動作とは、複数のメモリ素子の閾値
電圧を一括して所定の状態に変えることを意味し、デー
タ書き込み動作とは、選択メモリ素子の閾値電圧をもう
１つの所定の状態に変えることを意味する。
【００１６】本発明においては、メモリ素子へのデータ
書き込みに際して、基体を介してビット線に電荷を充電
し、必要に応じて、かかる電荷の充電によるビット線の
電位に基づく電位をソース／ドレイン領域に印加するの
で、コラム回路に高耐圧のトランジスタを用いる必要が
ないし、メモリ素子構造等に依存することなくチャネル
形成領域における電位を確実に制御することができる。
書き込みに際して、基体を介してビット線に電荷を充電
し、必要に応じて、かかる電荷の充電によるビット線の
電位に基づく電位をソース／ドレイン領域に印加するの
で、コラム回路に高耐圧のトランジスタを用いる必要が
ないし、メモリ素子構造等に依存することなくチャネル
形成領域における電位を確実に制御することができる。
【００１７】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００１８】（実施の形態１）実施の形態１に係る本発
明の不揮発性半導体メモリセルの模式的な一部断面図を
図１に示し、原理的な等価回路図を図２に示す。この不
揮発性半導体メモリセルは、複数のメモリ素子（Ｍ0〜
Ｍ7）が直列接続されたＮＡＮＤストリングから構成さ
れている。尚、複数のＮＡＮＤストリングが、列方向
（紙面の垂直方向）に配設されている。各メモリ素子
（Ｍ0〜Ｍ7）は、基体（より具体的には、ｐ型シリコン
半導体基板１０に設けられたｎ型ウエル内に形成された
ｐ型ウエル１１内）に形成されており、ソース／ドレイ
ン領域１２、チャネル形成領域１３、浮遊ゲート１４、
及び制御ゲート１５を有する。尚、メモリ素子の一方の
ソース／ドレイン領域を、隣接するメモリ素子の他方の
ソース／ドレイン領域と共有化させることによって、複
数のメモリ素子（Ｍ0〜Ｍ7）が直列接続されている。ま
た、ＮＡＮＤストリングの一端のメモリ素子Ｍ7は、第
１の選択トランジスタＤＳＧを介してビット線２１に接
続されており、ＮＡＮＤストリングの他端のメモリ素子
Ｍ0は、第２の選択トランジスタＳＳＧを介して共通ソ
ース線２４に接続されている。更には、制御ゲート１５
は、行方向に配設されたワード線２０に接続されてい
る。尚、具体的には、制御ゲート１５とワード線２０と
は共通である。制御ゲート１５は、例えばＳｉＯ2から
成る絶縁層１６で覆われており、この絶縁層１６の上に
ビット線２１が設けられている。複数のワード線２０と
複数のビット線２１とは絶縁層１６を介して格子状に交
差している。尚、第１の選択トランジスタＤＳＧ及び第
２の選択トランジスタＳＳＧは、通常のＭＯＳ ＦＥＴ
から構成されている。浮遊ゲート１４及び制御ゲート１
５は、例えば、不純物を含有したポリシリコン層から構
成すればよい。また、ビット線２１は、アルミニウムや
アルミニウム合金等の配線材料から構成すればよい。
明の不揮発性半導体メモリセルの模式的な一部断面図を
図１に示し、原理的な等価回路図を図２に示す。この不
揮発性半導体メモリセルは、複数のメモリ素子（Ｍ0〜
Ｍ7）が直列接続されたＮＡＮＤストリングから構成さ
れている。尚、複数のＮＡＮＤストリングが、列方向
（紙面の垂直方向）に配設されている。各メモリ素子
（Ｍ0〜Ｍ7）は、基体（より具体的には、ｐ型シリコン
半導体基板１０に設けられたｎ型ウエル内に形成された
ｐ型ウエル１１内）に形成されており、ソース／ドレイ
ン領域１２、チャネル形成領域１３、浮遊ゲート１４、
及び制御ゲート１５を有する。尚、メモリ素子の一方の
ソース／ドレイン領域を、隣接するメモリ素子の他方の
ソース／ドレイン領域と共有化させることによって、複
数のメモリ素子（Ｍ0〜Ｍ7）が直列接続されている。ま
た、ＮＡＮＤストリングの一端のメモリ素子Ｍ7は、第
１の選択トランジスタＤＳＧを介してビット線２１に接
続されており、ＮＡＮＤストリングの他端のメモリ素子
Ｍ0は、第２の選択トランジスタＳＳＧを介して共通ソ
ース線２４に接続されている。更には、制御ゲート１５
は、行方向に配設されたワード線２０に接続されてい
る。尚、具体的には、制御ゲート１５とワード線２０と
は共通である。制御ゲート１５は、例えばＳｉＯ2から
成る絶縁層１６で覆われており、この絶縁層１６の上に
ビット線２１が設けられている。複数のワード線２０と
複数のビット線２１とは絶縁層１６を介して格子状に交
差している。尚、第１の選択トランジスタＤＳＧ及び第
２の選択トランジスタＳＳＧは、通常のＭＯＳ ＦＥＴ
から構成されている。浮遊ゲート１４及び制御ゲート１
５は、例えば、不純物を含有したポリシリコン層から構
成すればよい。また、ビット線２１は、アルミニウムや
アルミニウム合金等の配線材料から構成すればよい。
【００１９】実施の形態１の不揮発性半導体メモリセル
においては、更に、メモリ素子へのデータ書き込みに際
して、基体であるｐ型ウエル１１を介してビット線２１
に電荷を充電するための充電手段、メモリ素子Ｍ0〜Ｍ7
へのデータの書き込みの可否に応じてビット線２１に充
電された電荷の放電を制御するための放電制御手段、並
びに、ビット線２１と一方のソース／ドレイン領域との
間の導通・非導通を制御するための導通制御手段が備え
られている。尚、導通制御手段は、第１の選択トランジ
スタＤＳＧから構成されている。また、放電制御手段
は、ビット線２１に設けられたスイッチ用トランジスタ
ＴSから構成されている。更には、充電手段は、基体で
あるｐ型ウエル１１を昇圧する昇圧回路と、基体である
ｐ型ウエル１１の表面領域に形成され、一端がビット線
２１に接続されたダイオードＤから構成されている。ダ
イオードＤは、具体的には、ビット線と第１の選択トラ
ンジスタＤＳＧとを接続するためのコンタクト部２２の
底部に位置するｐ型ウエル１１の表面領域に形成された
ｎ+型不純物領域２３と、ｐ型ウエル１１とから成るｐ
ｎ接合ダイオードから構成されている。尚、ｎ+型不純
物領域２３は第１の選択トランジスタＤＳＧの一方のソ
ース／ドレイン領域に相当する。
においては、更に、メモリ素子へのデータ書き込みに際
して、基体であるｐ型ウエル１１を介してビット線２１
に電荷を充電するための充電手段、メモリ素子Ｍ0〜Ｍ7
へのデータの書き込みの可否に応じてビット線２１に充
電された電荷の放電を制御するための放電制御手段、並
びに、ビット線２１と一方のソース／ドレイン領域との
間の導通・非導通を制御するための導通制御手段が備え
られている。尚、導通制御手段は、第１の選択トランジ
スタＤＳＧから構成されている。また、放電制御手段
は、ビット線２１に設けられたスイッチ用トランジスタ
ＴSから構成されている。更には、充電手段は、基体で
あるｐ型ウエル１１を昇圧する昇圧回路と、基体である
ｐ型ウエル１１の表面領域に形成され、一端がビット線
２１に接続されたダイオードＤから構成されている。ダ
イオードＤは、具体的には、ビット線と第１の選択トラ
ンジスタＤＳＧとを接続するためのコンタクト部２２の
底部に位置するｐ型ウエル１１の表面領域に形成された
ｎ+型不純物領域２３と、ｐ型ウエル１１とから成るｐ
ｎ接合ダイオードから構成されている。尚、ｎ+型不純
物領域２３は第１の選択トランジスタＤＳＧの一方のソ
ース／ドレイン領域に相当する。
【００２０】ビット線２１は、スイッチ用トランジスタ
ＴSを介してコラム回路３１に接続されており、ワード
線２０はロウ回路３０に接続されており、ソース線２４
はソース回路３２に接続されている。また、基体１１
（更には、ダイオードＤの他端）は、充電手段を構成す
る昇圧回路に相当するウエル回路３３に接続されてい
る。ウエル回路３３は、基体であるｐ型ウエル１１を昇
圧することによってメモリ素子に記憶されたデータを消
去するための回路を兼用しており、この回路は、メモリ
素子へのデータ書き込みに際してｐ型ウエル１１を介し
てビット線２１に電荷を充電するためにｐ型ウエル１１
に印加すべき電位と、メモリ素子からのデータの消去に
際してｐ型ウエル１１に印加すべき電位とを切り替える
ための切替手段を備えている。
ＴSを介してコラム回路３１に接続されており、ワード
線２０はロウ回路３０に接続されており、ソース線２４
はソース回路３２に接続されている。また、基体１１
（更には、ダイオードＤの他端）は、充電手段を構成す
る昇圧回路に相当するウエル回路３３に接続されてい
る。ウエル回路３３は、基体であるｐ型ウエル１１を昇
圧することによってメモリ素子に記憶されたデータを消
去するための回路を兼用しており、この回路は、メモリ
素子へのデータ書き込みに際してｐ型ウエル１１を介し
てビット線２１に電荷を充電するためにｐ型ウエル１１
に印加すべき電位と、メモリ素子からのデータの消去に
際してｐ型ウエル１１に印加すべき電位とを切り替える
ための切替手段を備えている。
【００２１】図２中、記号「Ｃa」は、キャパシタＣの
容量を意味する。このキャパシタＣの詳細に関しては後
述する。
容量を意味する。このキャパシタＣの詳細に関しては後
述する。
【００２２】以下、図２に示した等価回路図、並びに、
図３及び図４に示す動作タイミング図を参照して、以
下、実施の形態１の不揮発性半導体メモリセルの書き込
み動作（プログラム動作）及び（ベリファイ）リード動
作を説明する。尚、図３は、データを書き込むべきメモ
リ素子を含むＮＡＮＤストリングにおける動作タイミン
グ図を示し、図４図は、データを書き込むべきメモリ素
子の制御ゲートに接続されたワード線に接続された他の
ＮＡＮＤストリングにおける動作タイミング図を示す。
また、図２、図３及び図４にて用いた記号の意味は、以
下の表１のとおりである。
図３及び図４に示す動作タイミング図を参照して、以
下、実施の形態１の不揮発性半導体メモリセルの書き込
み動作（プログラム動作）及び（ベリファイ）リード動
作を説明する。尚、図３は、データを書き込むべきメモ
リ素子を含むＮＡＮＤストリングにおける動作タイミン
グ図を示し、図４図は、データを書き込むべきメモリ素
子の制御ゲートに接続されたワード線に接続された他の
ＮＡＮＤストリングにおける動作タイミング図を示す。
また、図２、図３及び図４にて用いた記号の意味は、以
下の表１のとおりである。
【００２３】
【表１】φWELL：ダイオードＤのアノード（ｐ型ウエル
１１）に印加される制御パルス φDSG ：第１の選択トランジスタＤＳＧに印加される制
御パルス φSSG ：第２の選択トランジスタＳＳＧに印加される制
御パルス φCG_A：非選択メモリ素子の制御ゲートに印加される制
御パルス φCG_B：選択メモリ素子の制御ゲートに印加される制御
パルス φTS ：スイッチ用トランジスタＴSに印加される制御
パルス ＶW ：ｐ型ウエル１１に印加される電位 Ｖpass：第１の選択トランジスタＤＳＧに印加されるゲ
ート電圧、あるいは非選択メモリ素子の制御ゲートに印
加される電位 Ｖpgm ：選択メモリ素子及び他の選択メモリ素子の制御
ゲートに印加される電位 Ｖd ：データ書き込み時、コラム回路から出力される
電位の総称 Ｖcc ：データ書き込み時、メモリ素子にデータを書き
込まない場合にコラム回路から出力される電位 Ｖprog：データ書き込み時、メモリ素子にデータを書き
込む場合にコラム回路から出力される電位 Ｖb ：メモリ素子へのデータ書き込み時のビット線の
電位 Ｖr ：（ベリファイ）リードセットアップ時に印加さ
れる電位の総称 Ｖref ：（ベリファイ）リードセットアップ時にコラム
回路から出力される電位
１１）に印加される制御パルス φDSG ：第１の選択トランジスタＤＳＧに印加される制
御パルス φSSG ：第２の選択トランジスタＳＳＧに印加される制
御パルス φCG_A：非選択メモリ素子の制御ゲートに印加される制
御パルス φCG_B：選択メモリ素子の制御ゲートに印加される制御
パルス φTS ：スイッチ用トランジスタＴSに印加される制御
パルス ＶW ：ｐ型ウエル１１に印加される電位 Ｖpass：第１の選択トランジスタＤＳＧに印加されるゲ
ート電圧、あるいは非選択メモリ素子の制御ゲートに印
加される電位 Ｖpgm ：選択メモリ素子及び他の選択メモリ素子の制御
ゲートに印加される電位 Ｖd ：データ書き込み時、コラム回路から出力される
電位の総称 Ｖcc ：データ書き込み時、メモリ素子にデータを書き
込まない場合にコラム回路から出力される電位 Ｖprog：データ書き込み時、メモリ素子にデータを書き
込む場合にコラム回路から出力される電位 Ｖb ：メモリ素子へのデータ書き込み時のビット線の
電位 Ｖr ：（ベリファイ）リードセットアップ時に印加さ
れる電位の総称 Ｖref ：（ベリファイ）リードセットアップ時にコラム
回路から出力される電位
【００２４】先ず、メモリ素子へのデータ書き込みに際
して、導通制御手段及び放電制御手段の作動に基づきビ
ット線とメモリ素子とを非導通状態とする。即ち、プロ
グラムセットアップ時、導通制御手段に相当する第１の
選択トランジスタＤＳＧ及び放電制御手段に相当するス
イッチ用トランジスタＴSをオフ状態とし、且つ、ビッ
ト線２１とメモリ素子（Ｍ0〜Ｍ7）とを非導通状態と
し、ビット線２１を浮遊状態とする。尚、第２の選択ト
ランジスタＳＳＧもオフ状態とする。
して、導通制御手段及び放電制御手段の作動に基づきビ
ット線とメモリ素子とを非導通状態とする。即ち、プロ
グラムセットアップ時、導通制御手段に相当する第１の
選択トランジスタＤＳＧ及び放電制御手段に相当するス
イッチ用トランジスタＴSをオフ状態とし、且つ、ビッ
ト線２１とメモリ素子（Ｍ0〜Ｍ7）とを非導通状態と
し、ビット線２１を浮遊状態とする。尚、第２の選択ト
ランジスタＳＳＧもオフ状態とする。
【００２５】そして、時刻ｔ0において、充電手段を構
成するウエル回路３３からの制御パルスφWELLの電位を
基準電位（例えば０ボルト）から電位ＶWにすることに
よってｐ型ウエル１１の電位をＶWとする。ウエル回路
３３の作動は、時刻ｔ2まで継続される。ｐ型ウエル１
１はダイオードＤを介してビット線２１に接続されてい
る。また、ビット線２１は浮遊状態にある。従って、ダ
イオードＤの順方向導通電圧をＶON（例えば約０．７ボ
ルト）とすれば、（ＶW−ＶON）＞０であれば、ダイオ
ードＤが導通する。その結果、ウエル回路３３から基体
であるｐ型ウエルを介してビット線２１に電荷が充電さ
れ、ビット線２１の電位Ｖbは（ＶW−ＶON）となり、時
刻ｔ2まで保持される。
成するウエル回路３３からの制御パルスφWELLの電位を
基準電位（例えば０ボルト）から電位ＶWにすることに
よってｐ型ウエル１１の電位をＶWとする。ウエル回路
３３の作動は、時刻ｔ2まで継続される。ｐ型ウエル１
１はダイオードＤを介してビット線２１に接続されてい
る。また、ビット線２１は浮遊状態にある。従って、ダ
イオードＤの順方向導通電圧をＶON（例えば約０．７ボ
ルト）とすれば、（ＶW−ＶON）＞０であれば、ダイオ
ードＤが導通する。その結果、ウエル回路３３から基体
であるｐ型ウエルを介してビット線２１に電荷が充電さ
れ、ビット線２１の電位Ｖbは（ＶW−ＶON）となり、時
刻ｔ2まで保持される。
【００２６】プログラムセットアップ時の時刻ｔ1にお
いてデータセットがなされる。即ち、コラム回路から出
力される電位Ｖdは、メモリ素子にデータを書き込まな
い場合には電位Ｖccとされ、メモリ素子にデータを書き
込む場合には電位Ｖprog（例えば０ボルト）とされる。
いてデータセットがなされる。即ち、コラム回路から出
力される電位Ｖdは、メモリ素子にデータを書き込まな
い場合には電位Ｖccとされ、メモリ素子にデータを書き
込む場合には電位Ｖprog（例えば０ボルト）とされる。
【００２７】プログラムセットアップ時の時刻ｔ2にお
いて、ウエル回路３３からの制御パルスφWELLの電位を
基準電位（例えば、０ボルト）に戻す。その結果、ダイ
オードＤは非導通状態となる。そして、ビット線２１の
電位が下降し、容量Ｃaを有するキャパシタＣ以外のビ
ット線２１と結合する容量をＣbとしたとき、ビット線
２１の電位Ｖpは以下のとおりとなる。尚、Ｖpが例えば
約１０ボルトとなるように、不揮発性半導体メモリセル
の構造や構成、印加すべき電位ＶWを設計すればよい。 Ｖp＝（ＶW−ＶON）Ｃa／（Ｃa＋Ｃb）
いて、ウエル回路３３からの制御パルスφWELLの電位を
基準電位（例えば、０ボルト）に戻す。その結果、ダイ
オードＤは非導通状態となる。そして、ビット線２１の
電位が下降し、容量Ｃaを有するキャパシタＣ以外のビ
ット線２１と結合する容量をＣbとしたとき、ビット線
２１の電位Ｖpは以下のとおりとなる。尚、Ｖpが例えば
約１０ボルトとなるように、不揮発性半導体メモリセル
の構造や構成、印加すべき電位ＶWを設計すればよい。 Ｖp＝（ＶW−ＶON）Ｃa／（Ｃa＋Ｃb）
【００２８】次いで、導通制御手段及び放電制御手段の
作動に基づき、メモリ素子へのデータの書き込みを行う
場合にはビット線に充電された電荷を放電する。即ち、
図３に示すように、プログラムセットアップ時の時刻ｔ
3において、スイッチ用トランジスタＴSに制御パルスφ
TSを印加し、スイッチ用トランジスタＴSをオン状態に
する。その結果、ビット線２１に充電された電荷は放電
され、ビット線２１の電位ＶbはＶdと等しくなる。即
ち、Ｖprog（例えば０ボルト）となる。
作動に基づき、メモリ素子へのデータの書き込みを行う
場合にはビット線に充電された電荷を放電する。即ち、
図３に示すように、プログラムセットアップ時の時刻ｔ
3において、スイッチ用トランジスタＴSに制御パルスφ
TSを印加し、スイッチ用トランジスタＴSをオン状態に
する。その結果、ビット線２１に充電された電荷は放電
され、ビット線２１の電位ＶbはＶdと等しくなる。即
ち、Ｖprog（例えば０ボルト）となる。
【００２９】一方、メモリ素子へのデータの書き込みを
行わない場合には、ビット線２１に充電された電荷を放
電しない状態とする。即ち、図４に示すように、スイッ
チ用トランジスタＴSをオフ状態のままとする。これに
よって、ビット線２１の電位ＶbはＶpに保持される。
行わない場合には、ビット線２１に充電された電荷を放
電しない状態とする。即ち、図４に示すように、スイッ
チ用トランジスタＴSをオフ状態のままとする。これに
よって、ビット線２１の電位ＶbはＶpに保持される。
【００３０】次いで、プログラム時、時刻ｔ4におい
て、第１の選択トランジスタＤＳＧに制御パルスφDSG
を印加する。これによって、ビット線２１とメモリ素子
（Ｍ0〜Ｍ7）とが導通する。メモリ素子へのデータの書
き込みを行う場合には、ビット線２１の電位はＶprogと
なっているので、ビット線２１を介してソース／ドレイ
ン領域１２に所定の電位（Ｖprog）が印加される。一
方、メモリ素子へのデータの書き込みを行わない場合に
は、ビット線２１の電位はＶpとなっているので、電荷
の充電によるビット線２１の電位Ｖb（＝Ｖp）に基づく
電位Ｖinhがソース／ドレイン領域１２に印加される。
尚、メモリ素子のチャネル形成領域に結合した容量と比
較して、キャパシタＣの容量が十分大きいので、電位Ｖ
inhはＶpと略等しい。
て、第１の選択トランジスタＤＳＧに制御パルスφDSG
を印加する。これによって、ビット線２１とメモリ素子
（Ｍ0〜Ｍ7）とが導通する。メモリ素子へのデータの書
き込みを行う場合には、ビット線２１の電位はＶprogと
なっているので、ビット線２１を介してソース／ドレイ
ン領域１２に所定の電位（Ｖprog）が印加される。一
方、メモリ素子へのデータの書き込みを行わない場合に
は、ビット線２１の電位はＶpとなっているので、電荷
の充電によるビット線２１の電位Ｖb（＝Ｖp）に基づく
電位Ｖinhがソース／ドレイン領域１２に印加される。
尚、メモリ素子のチャネル形成領域に結合した容量と比
較して、キャパシタＣの容量が十分大きいので、電位Ｖ
inhはＶpと略等しい。
【００３１】そして、ワード線２０に制御パルス（φ
CG_AあるいはφCG_B）を印加する。即ち、ワード線２０
の電位を所定の書き込み電位（Ｖpass若しくはＶpgm）
とする。尚、Ｖpassを例えば約１０ボルト、Ｖpgmを例
えば約２０ボルトとすればよい。選択メモリ素子を含む
ＮＡＮＤストリングにおいて、選択メモリ素子の制御ゲ
ート１５とチャネル形成領域１３との間の電位差は、概
ね、（Ｖpgm−Ｖprog）となり（例えば、約２０ボル
ト）、チャネル形成領域１３から浮遊ゲート１４への電
子の注入が生じる。これによって、選択メモリ素子の閾
値電圧は当初の負から正方向にシフトし、データが選択
メモリ素子に書き込まれる。また、非選択メモリ素子の
制御ゲート１５とチャネル形成領域１３との間の電位差
は、概ね、（Ｖpass−Ｖprog）となり（例えば、約１０
ボルト）、チャネル形成領域１３から浮遊ゲート１４へ
の電子の注入は生じない。これによって、非選択メモリ
素子の閾値電圧は当初のままを保持する。
CG_AあるいはφCG_B）を印加する。即ち、ワード線２０
の電位を所定の書き込み電位（Ｖpass若しくはＶpgm）
とする。尚、Ｖpassを例えば約１０ボルト、Ｖpgmを例
えば約２０ボルトとすればよい。選択メモリ素子を含む
ＮＡＮＤストリングにおいて、選択メモリ素子の制御ゲ
ート１５とチャネル形成領域１３との間の電位差は、概
ね、（Ｖpgm−Ｖprog）となり（例えば、約２０ボル
ト）、チャネル形成領域１３から浮遊ゲート１４への電
子の注入が生じる。これによって、選択メモリ素子の閾
値電圧は当初の負から正方向にシフトし、データが選択
メモリ素子に書き込まれる。また、非選択メモリ素子の
制御ゲート１５とチャネル形成領域１３との間の電位差
は、概ね、（Ｖpass−Ｖprog）となり（例えば、約１０
ボルト）、チャネル形成領域１３から浮遊ゲート１４へ
の電子の注入は生じない。これによって、非選択メモリ
素子の閾値電圧は当初のままを保持する。
【００３２】一方、他のＮＡＮＤストリングにおいて、
他の選択メモリ素子の制御ゲート１５とチャネル形成領
域１３との間の電位差は、概ね、（Ｖpgm−Ｖp）となり
（例えば、約１０ボルト）、また、他のＮＡＮＤストリ
ングにおける非選択メモリ素子の制御ゲート１５とチャ
ネル形成領域１３との間の電位差は、概ね、（Ｖpass−
Ｖp）となる（例えば、約０ボルト）。その結果、チャ
ネル形成領域１３から浮遊ゲート１４への電子の注入が
生じない。これによって、他のＮＡＮＤストリングの全
てのメモリ素子の閾値電圧は当初のままを保持する。
他の選択メモリ素子の制御ゲート１５とチャネル形成領
域１３との間の電位差は、概ね、（Ｖpgm−Ｖp）となり
（例えば、約１０ボルト）、また、他のＮＡＮＤストリ
ングにおける非選択メモリ素子の制御ゲート１５とチャ
ネル形成領域１３との間の電位差は、概ね、（Ｖpass−
Ｖp）となる（例えば、約０ボルト）。その結果、チャ
ネル形成領域１３から浮遊ゲート１４への電子の注入が
生じない。これによって、他のＮＡＮＤストリングの全
てのメモリ素子の閾値電圧は当初のままを保持する。
【００３３】プログラム終了時（時刻ｔ5）、第１の選
択トランジスタＤＳＧ及び各メモリ素子（Ｍ0〜Ｍ7）を
オフ状態とする。
択トランジスタＤＳＧ及び各メモリ素子（Ｍ0〜Ｍ7）を
オフ状態とする。
【００３４】（ベリファイ）リードセットアップ時、ビ
ット線２１の電位ＶbをＶprog（例えば、０ボルト）に
リセットし、次いで、時刻ｔ6において、コラム回路３
１からの出力電位ＶdをＶccとし、ビット線２１の全て
を（Ｖcc−Ｖth）に充電する。ここで、Ｖthはメモリ素
子の閾値電圧である。そして、（ベリファイ）リードの
開始である時刻ｔ7において、第１の選択トランジスタ
ＤＳＧ及び第２の選択トランジスタＳＳＧをオン状態と
し、（ベリファイ）リードを行うべきメモリ素子に接続
されたワード線にはＶrefを印加し、（ベリファイ）リ
ードを行わないメモリ素子に接続されたワード線にはＶ
rを印加する。（ベリファイ）リードを行うべきメモリ
素子は、その閾値電圧Ｖthとワード線２０に印加された
電位Ｖrefとの関係によりオン状態あるいはオフ状態と
なる。そして、オン状態の場合にはビット線２１に充電
された電荷がメモリ素子を介して放電され、ビット線２
１の電位が低下する。一方、オフ状態の場合にはビット
線２１に充電された電荷がメモリ素子を介して放電され
ず、ビット線２１の電位は保持される。従って、コラム
回路３１への入力電位Ｖdは、（ベリファイ）リードを
行うべきメモリ素子のオン／オフ状態に対応したビット
線２１の電位を反映した値となる。この値をコラム回路
３１で検出することによって、（ベリファイ）リードを
行うべきメモリ素子のデータ保持状態を検知することが
できる。
ット線２１の電位ＶbをＶprog（例えば、０ボルト）に
リセットし、次いで、時刻ｔ6において、コラム回路３
１からの出力電位ＶdをＶccとし、ビット線２１の全て
を（Ｖcc−Ｖth）に充電する。ここで、Ｖthはメモリ素
子の閾値電圧である。そして、（ベリファイ）リードの
開始である時刻ｔ7において、第１の選択トランジスタ
ＤＳＧ及び第２の選択トランジスタＳＳＧをオン状態と
し、（ベリファイ）リードを行うべきメモリ素子に接続
されたワード線にはＶrefを印加し、（ベリファイ）リ
ードを行わないメモリ素子に接続されたワード線にはＶ
rを印加する。（ベリファイ）リードを行うべきメモリ
素子は、その閾値電圧Ｖthとワード線２０に印加された
電位Ｖrefとの関係によりオン状態あるいはオフ状態と
なる。そして、オン状態の場合にはビット線２１に充電
された電荷がメモリ素子を介して放電され、ビット線２
１の電位が低下する。一方、オフ状態の場合にはビット
線２１に充電された電荷がメモリ素子を介して放電され
ず、ビット線２１の電位は保持される。従って、コラム
回路３１への入力電位Ｖdは、（ベリファイ）リードを
行うべきメモリ素子のオン／オフ状態に対応したビット
線２１の電位を反映した値となる。この値をコラム回路
３１で検出することによって、（ベリファイ）リードを
行うべきメモリ素子のデータ保持状態を検知することが
できる。
【００３５】以上の手順に基づき、不揮発性半導体メモ
リセルのデータ書き込み動作（プログラム動作）及び
（ベリファイ）リード動作を行うことによって、データ
を書き込むべきメモリ素子の閾値を所望の値（Ｖref）
に一致させるように制御することができ、また、データ
を書き込んではならないメモリ素子の閾値に変動が生じ
ないように制御することができる。
リセルのデータ書き込み動作（プログラム動作）及び
（ベリファイ）リード動作を行うことによって、データ
を書き込むべきメモリ素子の閾値を所望の値（Ｖref）
に一致させるように制御することができ、また、データ
を書き込んではならないメモリ素子の閾値に変動が生じ
ないように制御することができる。
【００３６】実施の形態１においては、模式的な一部断
面図を図１に示し、等価回路図を図５に示すように、ビ
ット線とワード線との間に絶縁層１６が形成されてお
り、ビット線２１、ワード線２０、及びビット線２１と
ワード線３０とで挟まれた絶縁層１６の部分からキャパ
シタＣ0〜Ｃ7が形成されている。ビット線２１への電荷
の充電は、これらのキャパシタＣ0〜Ｃ7に基づき行われ
る。上述のキャパシタＣの容量Ｃaは、１本のビット線
２１と複数のワード線２０と絶縁層１６とから構成され
たキャパシタの容量の総和に等しい。充電手段によって
基体を介してビット線２１に電荷を充電する際には、ワ
ード線２０の電位を基準電位（例えば、０ボルト）とし
ておけばよい。尚、かかる基準電位を変えることによっ
て、ソース／ドレイン領域１２に印加される電位Ｖinh
の値を所望の電位とすることができる。
面図を図１に示し、等価回路図を図５に示すように、ビ
ット線とワード線との間に絶縁層１６が形成されてお
り、ビット線２１、ワード線２０、及びビット線２１と
ワード線３０とで挟まれた絶縁層１６の部分からキャパ
シタＣ0〜Ｃ7が形成されている。ビット線２１への電荷
の充電は、これらのキャパシタＣ0〜Ｃ7に基づき行われ
る。上述のキャパシタＣの容量Ｃaは、１本のビット線
２１と複数のワード線２０と絶縁層１６とから構成され
たキャパシタの容量の総和に等しい。充電手段によって
基体を介してビット線２１に電荷を充電する際には、ワ
ード線２０の電位を基準電位（例えば、０ボルト）とし
ておけばよい。尚、かかる基準電位を変えることによっ
て、ソース／ドレイン領域１２に印加される電位Ｖinh
の値を所望の電位とすることができる。
【００３７】切替手段を備えた昇圧回路の一例の回路図
を図６に示す。昇圧回路は、例えば、キャパシタ、トラ
ンスファトランジスタから成るＮ段のステージ、それに
入力される連続した相補的な２つのクロック、及びリミ
ッタ回路から構成された公知の昇圧回路とすることがで
きる。切替手段は、抵抗Ｒ0，ＲP，ＲE、スイッチ用ト
ランジスタＴP，ＴE、及び演算増幅器から構成されてお
り、演算増幅器の出力に応じて、入力クロックの周期制
御を行う。メモリ素子からのデータの消去に際しては、
スイッチ用トランジスタＴEに信号φEを入力し、スイッ
チ用トランジスタＴEをオン状態とする。一方、メモリ
素子へのデータ書き込みに際して基体を介してビット線
に電荷を充電するときには、スイッチ用トランジスタＴ
Pに信号φPを入力し、スイッチ用トランジスタＴPをオ
ン状態とする。これによって、昇圧回路の出力Ｖ
OUTは、メモリ素子へのデータ書き込みに際して基体を
介してビット線に電荷を充電するために基体に印加すべ
き電位ＶWと、メモリ素子からのデータの消去に際して
基体に印加すべき電位とに切り換えられる。
を図６に示す。昇圧回路は、例えば、キャパシタ、トラ
ンスファトランジスタから成るＮ段のステージ、それに
入力される連続した相補的な２つのクロック、及びリミ
ッタ回路から構成された公知の昇圧回路とすることがで
きる。切替手段は、抵抗Ｒ0，ＲP，ＲE、スイッチ用ト
ランジスタＴP，ＴE、及び演算増幅器から構成されてお
り、演算増幅器の出力に応じて、入力クロックの周期制
御を行う。メモリ素子からのデータの消去に際しては、
スイッチ用トランジスタＴEに信号φEを入力し、スイッ
チ用トランジスタＴEをオン状態とする。一方、メモリ
素子へのデータ書き込みに際して基体を介してビット線
に電荷を充電するときには、スイッチ用トランジスタＴ
Pに信号φPを入力し、スイッチ用トランジスタＴPをオ
ン状態とする。これによって、昇圧回路の出力Ｖ
OUTは、メモリ素子へのデータ書き込みに際して基体を
介してビット線に電荷を充電するために基体に印加すべ
き電位ＶWと、メモリ素子からのデータの消去に際して
基体に印加すべき電位とに切り換えられる。
【００３８】（実施の形態２）実施の形態２は、実施の
形態１にて説明した本発明の不揮発性半導体メモリセル
の変形である。実施の形態２の不揮発性半導体メモリセ
ルが実施の形態１の不揮発性半導体メモリセルと相違す
る点は、模式的な一部断面図を図７に示し、等価回路図
を図８に示すように、ビット線２１の上方に、例えばＳ
ｉＯ2から成る第２の絶縁層１７を介して電極２５が形
成されている点にある。電極２５はビット線２１と対向
して平行に配設されており、例えば、金属配線材料から
構成されている。そして、ビット線２１への電荷の充電
は、ビット線２１、電極２５、及び第２の絶縁層１７に
よって形成されたキャパシタＣに基づき行われる。電極
２５には、例えば０ボルトの基準電位を印加しておけば
よい。あるいは又、かかる基準電位を変えることによっ
て、ソース／ドレイン領域１２に印加される電位Ｖin h
の値を所望の電位とすることができる。
形態１にて説明した本発明の不揮発性半導体メモリセル
の変形である。実施の形態２の不揮発性半導体メモリセ
ルが実施の形態１の不揮発性半導体メモリセルと相違す
る点は、模式的な一部断面図を図７に示し、等価回路図
を図８に示すように、ビット線２１の上方に、例えばＳ
ｉＯ2から成る第２の絶縁層１７を介して電極２５が形
成されている点にある。電極２５はビット線２１と対向
して平行に配設されており、例えば、金属配線材料から
構成されている。そして、ビット線２１への電荷の充電
は、ビット線２１、電極２５、及び第２の絶縁層１７に
よって形成されたキャパシタＣに基づき行われる。電極
２５には、例えば０ボルトの基準電位を印加しておけば
よい。あるいは又、かかる基準電位を変えることによっ
て、ソース／ドレイン領域１２に印加される電位Ｖin h
の値を所望の電位とすることができる。
【００３９】不揮発性半導体メモリセルの構成に依って
は、ビット線２１、電極２５、及び第２の絶縁層１７に
よってキャパシタＣが形成されるだけでなく、ビット線
２１，ワード線２０、及びビット線２１とワード線３０
とで挟まれた絶縁層１６の部分からキャパシタＣ0〜Ｃ7
が形成されている構成とすることもできる。
は、ビット線２１、電極２５、及び第２の絶縁層１７に
よってキャパシタＣが形成されるだけでなく、ビット線
２１，ワード線２０、及びビット線２１とワード線３０
とで挟まれた絶縁層１６の部分からキャパシタＣ0〜Ｃ7
が形成されている構成とすることもできる。
【００４０】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性半導体メモ
リセルの構造、あるいは、印加すべき電位の値は例示で
あり、適宜変更することができる。発明の実施の形態に
おいては、ダイオードＤを、ビット線と第１の選択トラ
ンジスタＤＳＧとを接続するためのコンタクト部２２の
底部に位置するｐ型ウエル１１の表面領域に形成された
ｎ+型不純物領域２３と、ｐ型ウエル１１とから成るｐ
ｎ接合ダイオードから構成したが、このような形態に限
定されない。例えば、ダイオードＤを、コンタクト部２
２の底部以外に位置する基体（ｐ型半導体基板、若しく
は、ｐ型ウエル）においてコンタクト部２２とは別個、
独立して形成してもよいし、更には、メモリ素子が形成
される基体とは異なるｐ型半導体基板やｐ型ウエルの領
域に形成してもよい。また、ダイオードＤは、ｐｎ接合
ダイオードに限定されない。ｐ型ウエル１１の表面領域
に例えばシリサイド層を設けることによって形成された
ショットキダイオードからダイオードＤを構成すること
もできる。あるいは又、ビット線２１を形成する際、通
常、例えば、チタンシリサイドやＴｉＮから成るバリア
層やグルーレイヤーを形成するが、かかるバリア層やグ
ルーレイヤーをｐ型ウエル１１の表面にも形成する。こ
れによって、ビット線２１の一部分（より具体的には、
バリア層やグルーレイヤーの一部分）と共通である導電
性領域をｐ型ウエル１１の表面領域に形成することもで
きる。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性半導体メモ
リセルの構造、あるいは、印加すべき電位の値は例示で
あり、適宜変更することができる。発明の実施の形態に
おいては、ダイオードＤを、ビット線と第１の選択トラ
ンジスタＤＳＧとを接続するためのコンタクト部２２の
底部に位置するｐ型ウエル１１の表面領域に形成された
ｎ+型不純物領域２３と、ｐ型ウエル１１とから成るｐ
ｎ接合ダイオードから構成したが、このような形態に限
定されない。例えば、ダイオードＤを、コンタクト部２
２の底部以外に位置する基体（ｐ型半導体基板、若しく
は、ｐ型ウエル）においてコンタクト部２２とは別個、
独立して形成してもよいし、更には、メモリ素子が形成
される基体とは異なるｐ型半導体基板やｐ型ウエルの領
域に形成してもよい。また、ダイオードＤは、ｐｎ接合
ダイオードに限定されない。ｐ型ウエル１１の表面領域
に例えばシリサイド層を設けることによって形成された
ショットキダイオードからダイオードＤを構成すること
もできる。あるいは又、ビット線２１を形成する際、通
常、例えば、チタンシリサイドやＴｉＮから成るバリア
層やグルーレイヤーを形成するが、かかるバリア層やグ
ルーレイヤーをｐ型ウエル１１の表面にも形成する。こ
れによって、ビット線２１の一部分（より具体的には、
バリア層やグルーレイヤーの一部分）と共通である導電
性領域をｐ型ウエル１１の表面領域に形成することもで
きる。
【００４１】
【発明の効果】本発明によれば、コラム回路を高耐圧の
トランジスタで構成する必要がない。従って、回路面積
の縮小化を図ることができる。しかも、メモリ素子構造
や、例えばＮＡＮＤストリングを構成する他のメモリ素
子の閾値電圧に依存することなく、メモリ素子へのデー
タ書き込みに際してチャネル形成領域における電位を確
実に制御することができ、良好なるディスターブ耐性を
有する不揮発性半導体メモリセルを得ることが可能とな
る。
トランジスタで構成する必要がない。従って、回路面積
の縮小化を図ることができる。しかも、メモリ素子構造
や、例えばＮＡＮＤストリングを構成する他のメモリ素
子の閾値電圧に依存することなく、メモリ素子へのデー
タ書き込みに際してチャネル形成領域における電位を確
実に制御することができ、良好なるディスターブ耐性を
有する不揮発性半導体メモリセルを得ることが可能とな
る。
【図１】発明の実施の形態１に係る本発明の不揮発性半
導体メモリセルの模式的な一部断面図である。
導体メモリセルの模式的な一部断面図である。
【図２】本発明の不揮発性半導体メモリセルの原理的な
等価回路図である。
等価回路図である。
【図３】本発明の不揮発性半導体メモリセルの動作タイ
ミングを示す図である。
ミングを示す図である。
【図４】本発明の不揮発性半導体メモリセルの動作タイ
ミングを示す図である。
ミングを示す図である。
【図５】発明の実施の形態１に係る本発明の不揮発性半
導体メモリセルの等価回路図である。
導体メモリセルの等価回路図である。
【図６】切替手段を備えた昇圧回路の一例を示す回路図
である。
である。
【図７】発明の実施の形態２に係る本発明の不揮発性半
導体メモリセルの模式的な一部断面図である。
導体メモリセルの模式的な一部断面図である。
【図８】発明の実施の形態２に係る本発明の不揮発性半
導体メモリセルの等価回路図である。
導体メモリセルの等価回路図である。
Ｍ0〜Ｍ7・・・メモリ素子、１０・・・ｐ型半導体基
板、１１・・・ｐ型ウエル、１２・・・ソース／ドレイ
ン領域、１３・・・チャネル形成領域、１４・・・浮遊
ゲート、１５・・・制御ゲート、１６・・・絶縁層、１
７・・・第２の絶縁層、２０・・・ワード線、２１・・
・ビット線、２２・・・コンタクト部、２３・・・ｎ+
型不純物領域、２４・・・ソース線、２５・・・電極、
３０・・・ロウ回路、３１・・・コラム回路、３２・・
・ソース回路、３３・・・ウエル回路、ＤＳＧ・・・第
１の選択トランジスタ、ＳＳＧ・・・第２の選択トラン
ジスタ、ＴS・・・スイッチ用トランジスタ、Ｄ・・・
ダイオード、Ｃ，Ｃ0〜Ｃ7・・・キャパシタ
板、１１・・・ｐ型ウエル、１２・・・ソース／ドレイ
ン領域、１３・・・チャネル形成領域、１４・・・浮遊
ゲート、１５・・・制御ゲート、１６・・・絶縁層、１
７・・・第２の絶縁層、２０・・・ワード線、２１・・
・ビット線、２２・・・コンタクト部、２３・・・ｎ+
型不純物領域、２４・・・ソース線、２５・・・電極、
３０・・・ロウ回路、３１・・・コラム回路、３２・・
・ソース回路、３３・・・ウエル回路、ＤＳＧ・・・第
１の選択トランジスタ、ＳＳＧ・・・第２の選択トラン
ジスタ、ＴS・・・スイッチ用トランジスタ、Ｄ・・・
ダイオード、Ｃ，Ｃ0〜Ｃ7・・・キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (12)
- 【請求項１】（イ）基体に形成され、ソース／ドレイン
領域、チャネル形成領域、浮遊ゲート、及び制御ゲート
を有する、電気的書き換えが可能なメモリ素子、 （ロ）該制御ゲートに接続されたワード線、並びに、 （ハ）一方のソース／ドレイン領域に接続されたビット
線、を有する不揮発性半導体メモリセルであって、 （ニ）メモリ素子へのデータ書き込みに際して、基体を
介してビット線に電荷を充電するための充電手段、 （ホ）メモリ素子へのデータの書き込みの可否に応じて
ビット線に充電された電荷の放電を制御するための放電
制御手段、並びに、 （ヘ）ビット線と一方のソース／ドレイン領域との間の
導通・非導通を制御するための導通制御手段、を備えて
いることを特徴とする不揮発性半導体メモリセル。 - 【請求項２】前記充電手段は、基体を昇圧する昇圧回路
と、基体の表面領域に形成され、一端がビット線に接続
されたダイオードから成り、 放電制御手段は、ビット線に設けられたスイッチ用トラ
ンジスタから成り、 導通制御手段は、一方のソース／ドレイン領域とビット
線との間に設けられた選択トランジスタから成ることを
特徴とする請求項１に記載の不揮発性半導体メモリセ
ル。 - 【請求項３】昇圧回路は、基体を昇圧することによって
メモリ素子に記憶されたデータを消去するための回路を
兼用しており、 該回路は、メモリ素子へのデータ書き込みに際して基体
を介してビット線に電荷を充電するために基体に印加す
べき電位と、メモリ素子からのデータの消去に際して基
体に印加すべき電位とを切り替えるための切替手段を備
えていることを特徴とする請求項２に記載の不揮発性半
導体メモリセル。 - 【請求項４】ビット線への電荷の充電は、ビット線、ワ
ード線、及びビット線とワード線との間に形成された絶
縁層によって形成されたキャパシタに基づき行われるこ
とを特徴とする請求項１に記載の不揮発性半導体メモリ
セル。 - 【請求項５】ビット線の上方には、第２の絶縁層を介し
て電極が形成されており、ビット線への電荷の充電は、
ビット線、電極、及び第２の絶縁層によって形成された
キャパシタに基づき行われることを特徴とする請求項１
に記載の不揮発性半導体メモリセル。 - 【請求項６】複数のメモリ素子が直列接続されたＮＡＮ
Ｄストリングが構成され、ＮＡＮＤストリングの一端の
メモリ素子の一方のソース／ドレイン領域は、前記導通
制御手段を介してビット線に接続されていることを特徴
とする請求項１に記載の不揮発性半導体メモリセル。 - 【請求項７】（イ）基体に形成され、ソース／ドレイン
領域、チャネル形成領域、浮遊ゲート、及び制御ゲート
を有する、電気的書き換えが可能なメモリ素子、 （ロ）該制御ゲートに接続されたワード線、 （ハ）一方のソース／ドレイン領域に接続されたビット
線、 （ニ）メモリ素子へのデータ書き込みに際して、基体を
介してビット線に電荷を充電するための充電手段、 （ホ）メモリ素子へのデータの書き込みの可否に応じて
ビット線に充電された電荷の放電を制御するための放電
制御手段、並びに、 （ヘ）ビット線と一方のソース／ドレイン領域との間の
導通・非導通を制御するための導通制御手段、を有する
不揮発性半導体メモリセルにおけるデータ書き込み方法
であって、 （Ａ）メモリ素子へのデータ書き込みに際して、導通制
御手段及び放電制御手段の作動に基づきビット線とメモ
リ素子とを非導通とした状態で、充電手段によって基体
を介してビット線に電荷を充電し、 （Ｂ）次いで、導通制御手段及び放電制御手段の作動に
基づき、メモリ素子へのデータの書き込みを行う場合に
はビット線に充電された電荷を放電した後、ビット線と
メモリ素子とを導通させて、ビット線を介してソース／
ドレイン領域に所定の電位を印加し、メモリ素子へのデ
ータの書き込みを行わない場合にはビット線に充電され
た電荷を放電しない状態で、ビット線とメモリ素子とを
導通させて、電荷の充電によるビット線の電位に基づく
電位をソース／ドレイン領域に印加し、 （Ｃ）その後、ワード線に所定の書き込み電位を印加す
ることを特徴とする不揮発性半導体メモリセルにおける
データ書き込み方法。 - 【請求項８】前記充電手段は、基体を昇圧する昇圧回路
と、基体の表面領域に形成され、一端がビット線に接続
されたダイオードから成り、 放電制御手段は、ビット線に設けられたスイッチ用トラ
ンジスタから成り、 導通制御手段は、一方のソース／ドレイン領域とビット
線との間に設けられた選択トランジスタから成ることを
特徴とする請求項７に記載の不揮発性半導体メモリセル
におけるデータ書き込み方法。 - 【請求項９】昇圧回路は、基体を昇圧することによって
メモリ素子に記憶されたデータを消去するための回路を
兼用しており、 該回路は、メモリ素子へのデータ書き込みに際して基体
を介してビット線に電荷を充電するために基体に印加す
べき電位と、メモリ素子からのデータの消去に際して基
体に印加すべき電位とを切り替えるための切替手段を備
えていることを特徴とする請求項８に記載の不揮発性半
導体メモリセルにおけるデータ書き込み方法。 - 【請求項１０】不揮発性半導体メモリセルは、ワード線
とビット線との間に形成された絶縁層を更に備え、 ビット線への電荷の充電は、ビット線、ワード線、及び
ビット線とワード線との間に形成された該絶縁層によっ
て形成されたキャパシタに基づき行われることを特徴と
する請求項７に記載の不揮発性半導体メモリセルにおけ
るデータ書き込み方法。 - 【請求項１１】不揮発性半導体メモリセルは、ビット線
上に形成された第２の絶縁層、及び該第２の絶縁層上に
形成された電極を更に備え、 ビット線への電荷の充電は、ビット線、該電極、及び該
第２の絶縁層によって形成されたキャパシタに基づき行
われることを特徴とする請求項７に記載の不揮発性半導
体メモリセルにおけるデータ書き込み方法。 - 【請求項１２】複数のメモリ素子が直列接続されたＮＡ
ＮＤストリングが構成され、ＮＡＮＤストリングの一端
のメモリ素子は、前記導通制御手段を介してビット線に
接続されていることを特徴とする請求項７に記載の不揮
発性半導体メモリセルにおけるデータ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8342198A JP4403318B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8342198A JP4403318B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284153A true JPH11284153A (ja) | 1999-10-15 |
| JP4403318B2 JP4403318B2 (ja) | 2010-01-27 |
Family
ID=13801982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8342198A Expired - Fee Related JP4403318B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4403318B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234820A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 半導体記憶装置 |
| JP2009070461A (ja) * | 2007-09-12 | 2009-04-02 | Toshiba Corp | 半導体記憶装置 |
| JP2010118110A (ja) * | 2008-11-12 | 2010-05-27 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-03-30 JP JP8342198A patent/JP4403318B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234820A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 半導体記憶装置 |
| JP2009070461A (ja) * | 2007-09-12 | 2009-04-02 | Toshiba Corp | 半導体記憶装置 |
| US7751243B2 (en) | 2007-09-12 | 2010-07-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device provided with MOS transistor having charge accumulation layer and control gate and data write method of NAND flash memory |
| JP2010118110A (ja) * | 2008-11-12 | 2010-05-27 | Toshiba Corp | 半導体記憶装置 |
| US8416629B2 (en) | 2008-11-12 | 2013-04-09 | Kabushiki Kaisha Toshiba | Semiconductor storage device adapted to prevent erroneous writing to non-selected memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4403318B2 (ja) | 2010-01-27 |
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