JP2011521398A - 不揮発性記憶装置のチャネルブーストを増加させるためのビットラインプレチャージを強化する方式 - Google Patents
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Abstract
Description
別の起こりうる状況としては、ゲート誘導ドレイン漏れ電流(GIDL)または他の漏れメカニズムによってブーストされた電圧が低下することがあり、その結果、同様の問題が発生することがある。(後でプログラムされる他の隣接記憶素子との容量性カップリングによって、電荷記憶素子のVTHが変化するなどの)他の影響もまた、プログラム外乱の原因となりうる。
ソースラインメタライズ層520から付加ビットライン部516および518への電磁結合が発生する。一般的に、ある導体部の電圧または電流が変化すると、他の近接する導体部に電圧または電流を発生させる電磁場をもたらす。このような電磁結合(容量性カップリングまたはRFカップリングとも呼ばれる)の強さは、0から1のカップリング率で定義することができる。カップリング率の0は0%のカップリングを意味し、1は100%のカップリングを意味する。電磁結合の強さは、電圧変化の大きさ、変化のレート、導体部間の距離、導体部のサイズ、方向、材料、および何らかの中間遮断素子の存在、などの要因に基づいている。例えば、2つの導体部が互いに垂直に伸びている場合よりも、2つの導体部がお互いに平行に伸びている場合の方が、より大きな結合が起こる。
Claims (15)
- 複数の不揮発性記憶素子(600)および少なくとも1つの選択ビットラインおよび少なくとも1つの非選択ビットラインを含む複数の関連ビットライン(610)に関するプログラミング処理を実行する方法であって、
第1の期間(t4−t8)中に、少なくとも1つの導体部(520,620,720)から前記少なくとも一つの選択ビットラインおよび前記少なくとも1つの非選択ビットラインへ電圧(VSOURCE)を磁気結合させるとともに、前記少なくとも1つの非選択ビットラインと前記複数の不揮発性記憶素子の関連するチャネル領域との間の連絡を許可しながら、前記少なくとも1つの選択ビットライン(504)および前記少なくとも1つの非選択ビットライン(510)にフロートすることを許可するステップと、
前記第1の期間の後の第2の期間(t10−t15)中に、前記少なくとも1つの非選択ビットラインと前記関連するチャネル領域との間の連絡を禁止しながら、前記少なくとも1つの選択ビットライン(504)および前記少なくとも1つの非選択ビットライン(510)を駆動するステップと、前記少なくとも1つの選択ビットラインに関連する少なくとも1つの前記不揮発性記憶素子にプログラム電圧(VPGM)を印加するステップと、
を備えることを特徴とする方法。 - 前記第1の期間より前の期間(t1−t4)において、前記少なくとも1つの非選択ビットラインと前記関連するチャネル領域との間の連絡を許可しながら、前記少なくとも1つの非選択ビットラインを駆動するステップをさらに備えることを特徴とする請求項1に記載の方法。
- 前記第1の期間より前の前記期間、および前記第2の期間において、前記少なくとも1つの非選択ビットラインおよび前記少なくとも1つの選択ビットラインがそれぞれ同一のレベル(VDD)で駆動されることを特徴とする請求項2に記載の方法。
- 前記連絡を許可するステップは、前記関連するチャネル領域を結果としてブーストし、
前記連絡を許可するステップは、前記少なくとも1つの非選択ビットラインと前記関連チャネル領域との間の電気的なトランジスタ(814)を導通状態にするステップを備えることを特徴とする請求項1に記載の方法。 - 前記第1の期間、および前記第1の期間より前の前記期間は、プログラミング処理のビットラインプレチャージ段階の一部であることを特徴とする請求項1に記載の方法。
- 前記第1の期間での前記磁気結合は、前記関連するチャネル領域を第1のレベルにブーストし、
前記関連するチャネル領域をさらにブーストするための前記第2の期間の少なくとも一部の期間において、パス電圧を他の不揮発性記憶素子に印加するステップをさらに備えることを特徴とする請求項1に記載の方法。 - 少なくとも1つの非選択ビットラインおよび前記少なくとも1つの選択ビットラインは、各々の電圧源を備えるプレチャージ部(802)の各々に関連しており、
前記少なくとも1つの選択ビットラインおよび前記少なくとも1つの非選択ビットラインにフロートすることを許可するステップは、前記少なくとも1つの選択ビットラインおよび前記少なくとも1つの非選択ビットラインを前記電圧源の各々から電気的に切断するステップを備え、
前記少なくとも1つの選択ビットラインおよび前記少なくとも1つの非選択ビットラインを駆動するステップは、前記少なくとも1つの選択ビットラインおよび前記少なくとも1つの非選択ビットラインを前記電圧源の各々に電気的に接続するステップを備えることを特徴とする請求項1に記載の方法。 - 前記複数の不揮発性記憶素子は一体として消去可能であり、
前記複数の不揮発性記憶素子に関連する全てのビットラインは前記第1の期間においてフロートすることが許可されることを特徴とする請求項1に記載の方法。 - 複数の不揮発性記憶素子(500、506)と、
少なくとも1つの選択ビットライン(504)および少なくとも1つの非選択ビットライン(510)を備えている複数の関連ビットラインと、
少なくとも1つの導体部(520,620,720)と、
少なくとも1つの制御部(1210)と、を備え、
前記少なくとも1つの制御部は、
(a)第1の期間(t4−t8)中に、少なくとも1つの導体部(520,620,720)から前記少なくとも一つの選択ビットラインおよび前記少なくとも1つの非選択ビットラインへ電圧(VSOURCE)を磁気結合させながら、前記少なくとも1つの選択ビットライン(504)および前記少なくとも1つの非選択ビットライン(510)にフロートすることを許可し、前記少なくとも1つの非選択ビットラインと前記複数の不揮発性記憶素子の関連するチャネル領域との間の連絡を許可し、
(b)前記第1の期間の後の第2の期間(t10−t15)中に、前記少なくとも1つの選択ビットライン(504)および前記少なくとも1つの非選択ビットライン(510)を駆動し、前記少なくとも1つの非選択ビットラインと前記関連するチャネル領域との間の連絡を禁止し、前記少なくとも1つの選択ビットラインに関連する少なくとも1つの前記不揮発性記憶素子にプログラム電圧(VPGM)を印加することを特徴とする不揮発性記憶システム。 - 前記第1の期間での前記磁気結合は、前記関連するチャネル領域を第1のレベルにブーストし、
前記少なくとも1つの制御部は、前記関連するチャネル領域をさらにブーストするための前記第2の期間の少なくとも一部の期間において、パス電圧を他の不揮発性記憶素子に印加することを特徴とする請求項9に記載の不揮発性記憶システム。 - 前記導体部は、前記複数の不揮発性記憶素子に関連するソースラインを備え、
前記少なくとも1つの制御部は、前記第1の期間中に前記ソースラインの電圧を変化させることを特徴とする請求項9に記載の不揮発性記憶システム。 - 前記導体部は、前記複数の不揮発性記憶素子が形成されている基板のボディへの供給ラインを備え、
前記少なくとも1つの制御部は、前記第1の期間中に前記供給ラインの電圧を変化させることを特徴とする請求項9に記載の不揮発性記憶システム。 - 前記導体部は、前記複数の不揮発性記憶素子に関連する電力供給ラインを備え、
前記少なくとも1つの制御部は、前記第1の期間中に前記電力供給ラインの電圧を変化させることを特徴とする請求項9に記載の不揮発性記憶システム。 - 複数の前記不揮発性記憶素子は、前記複数の関連ビットラインと連絡する複数の異なるNANDストリングに配置されることを特徴とする請求項9に記載の不揮発性記憶システム。
- 前記複数の不揮発性記憶素子は一体として消去可能であり、
前記複数の不揮発性記憶素子に関連する全てのビットラインは前記第1の期間中にフロートすることが許可されることを特徴とする請求項9に記載の不揮発性記憶システム。
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