JP2011521398A - 不揮発性記憶装置のチャネルブーストを増加させるためのビットラインプレチャージを強化する方式 - Google Patents

Abstract

プログラム外乱を減少させるために、不揮発性記憶素子のチャネルブーストを改善する。プレチャージモジュール電圧源は、プログラミング処理中に、ビットラインのプレチャージに使用される。プレチャージモジュール電圧源は、チャネルをブーストするために、ビットラインを介して基板チャネルに結合する。ビットラインおよびチャネルへの導体部から電圧を電磁結合することによって、ブーストの追加源が得られる。これを実現するため、ビットラインを電圧源から切断することで、ビットラインおよびチャネルが一緒にフロートすることが許可される。導体部は、プレチャージ中の増加電圧を受け、かつ、ビットラインに隣接する、例ソースライン、電力供給ラインまたは基板ボディなどとすることができる。

Description

本発明は、不揮発性メモリに関する。

半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。フラッシュメモリに関しては、ある種のＥＥＰＲＯＭもそうであるが、通常のフル装備のＥＥＰＲＯＭとは異なり、全メモリアレイまたは一部分のメモリの内容は、１ステップで消去することができる。

通常のＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。形成されているトランジスタの閾値電圧（Ｖ_ＴＨ）は、フローティングゲート上に保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。

ある種のＥＥＰＲＯＭとフラッシュメモリデバイスは、２つの電荷量範囲を蓄えるために使われるフローティングゲートを備えており、それゆえ、その記憶素子は、２つの状態、即ち、消去状態とプログラムされた状態、の間でプログラム／消去が行われることができる。そのようなフラッシュメモリデバイスは、各記憶素子が１ビットデータを記憶することができるので、バイナリフラッシュメモリデバイスと呼ばれることがある。

マルチステート（マルチレベルとも呼ばれる）フラッシュメモリデバイスは、複数の区別された許可された／有効なプログラム済閾値電圧範囲を特定することによって実現される。夫々の区別された閾値電圧範囲は、メモリデバイス内で符号化される一組のデータビットに対する予め決められた値に対応する。例えば、各記憶素子は、４個の区別された閾値電圧範囲に対応する４個の区別された電荷バンドの中の一つの状態に置かれることによって、２ビットデータを記憶することができる。

通常、プログラム動作において制御ゲートに印加されるプログラム電圧Ｖ_ＰＧＭは、時間の経過に伴って大きさが増大する一連のパルスとして印加される。一つのアプローチとしては、パルスの大きさは、連続するパルスの１つ毎に、例えば０．２−０．４Ｖの既定のステップサイズずつ増加する。Ｖ_ＰＧＭは、フラッシュメモリ素子の制御ゲートに印加される。プログラムパルスの間の期間に検証動作が実行される。即ち、並列にプログラムされている素子グループの各素子のプログラムレベルは、連続するパルスの間に読み出され、素子がプログラムされている検証レベルと等しいか或いはそれ以上であるか否かが判定される。マルチステートフラッシュメモリ素子のアレイでは、素子の各状態毎に検証ステップが実行され、データに対応する検証レベルにその素子が達したか否かが判定される。例えば、４つの状態のいずれかにデータを記憶可能なマルチステート記憶素子では、３つの比較点での検証動作が必要とされる。

さらに、ＥＥＰＲＯＭ、或いは、ＮＡＮＤフラッシュメモリデバイスのようなフラッシュメモリデバイスのＮＡＮＤストリングをプログラミングする場合、通常、制御ゲートにＶ_ＰＧＭが印加されるとともにビットラインが接地され、それによって、セル、或いはメモリ素子、即ち記憶素子のチャネルからフローティングゲートへ電子が注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリ素子の閾値電圧が上昇し、メモリ素子がプログラムされた状態となる。そのようなプログラミングに関するさらなる情報は、「Source Side Self Boosting Technique For Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、及び、「Detecting Over Programmed Memory」と題した２００５年７月１２日発行の米国特許第６，９１７，５４２号に開示されている。両者の文献の内容は、その全体を参照することにより本明細書に組み込まれる。

しかしながら、問題として残り続ける一つの事象として、プログラム外乱がある。プログラム外乱は、他のＮＡＮＤストリングのプログラミング中において、禁止されたＮＡＮＤストリングで発生しうる。また、時として、プログラムされたＮＡＮＤストリング自体で発生しうる。プログラム外乱は、他の不揮発性記憶素子のプログラミングによって、非選択の不揮発性記憶素子の閾値電圧が変わる場合に発生する。プログラム外乱は、以前にプログラムされた記憶素子のほかに、まだプログラムされていない消去された記憶素子にも発生する。一つの方法は、非選択ＮＡＮＤストリングのチャネル領域をブーストするステップを備えている。しかしながら、チャネルのブーストを行うための大きな電圧源の必要性は、記憶装置の寸法をより小さくする必要性と相反する。

本発明は、チャネルブーストを改良する方法を提供することで、不揮発性記憶システムのプログラム外乱を減少させ、上記および他の問題に対処するものである。

一実施形態では、複数の不揮発性記憶素子および少なくとも１つの選択ビットラインおよび少なくとも１つの非選択ビットラインを含む複数の関連ビットラインに関するプログラミング処理を実行する方法が用いられる。当該方法は、第１の期間中に、少なくとも１つの導体部から前記少なくとも一つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインへ電圧を磁気結合させるとともに、前記少なくとも１つの非選択ビットラインと前記複数の不揮発性記憶素子の関連するチャネル領域との間の連絡を許可しながら、前記少なくとも１つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインにフロートすることを許可するステップを備える。当該方法は、前記第１の期間の後の第２の期間中に、前記少なくとも１つの非選択ビットラインと前記関連するチャネル領域との間の連絡を禁止しながら、前記少なくとも１つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインを駆動するステップと、前記少なくとも１つの選択ビットラインに関連する少なくとも１つの前記不揮発性記憶素子にプログラム電圧を印加するステップを、さらに備える。

他の実施形態では、複数の不揮発性記憶素子および複数の関連ビットラインに関するプログラミング処理を実行する方法が用いられる。当該方法は、第１の期間において、複数のビットラインを電圧源の各々に電気的に接続するステップを備える。当該方法は、前記第１の期間に引き続く第２の期間において、複数のビットラインを電圧源の各々から電気的に切断することで、複数のビットラインをフロートさせるステップを備える。当該方法は、前記第２の期間に引き続く第３の期間において、複数のビットラインを電圧源の各々に電気的に再接続するステップと、少なくとも１つの不揮発性記憶素子にプログラム電圧を印加するステップをさらに備える。前記第１、第２および第３の期間は、少なくとも１つの不揮発性記憶素子のプログラム処理の間に発生する。そして、プログラム処理は、不揮発性記憶素子を目標データ状態にプログラムするために繰り返し行われる。

他の実施形態では、複数のＮＡＮＤストリングに関してプログラム処理を実行するための方法が用いられる。当該方法は、（ａ）少なくとも１つの非選択ＮＡＮＤストリングを、前記少なくとも１つのＮＡＮＤストリングに電気的に接続されている導体部を介してプレチャージ電圧で駆動することによって、前記少なくとも１つのＮＡＮＤストリングが形成されている基板のチャネル領域をブーストするステップを備える。当該方法は、さらに、（ｂ）上昇した電圧の一部が前記第１の導体部および少なくとも１つの非選択ＮＡＮＤストリングに磁気結合するように、前記第１の導体および前記少なくとも１つの非選択ＮＡＮＤストリングをフロートさせながら、第１の導体に近接している第２の導体部の電圧を上昇させることで前記チャネル領域の電圧をブーストするステップを備える。当該方法は、さらに、（ｃ）ステップ（ｂ）の後に、前記第１の導体部をフロートさせるステップを終了するステップと、少なくとも１つの非選択ＮＡＮＤストリングと連絡している選択ワードラインにプログラム電圧を印加するステップを備える。

他の実施形態では、不揮発性記憶システムは、複数の不揮発性記憶素子と、少なくとも１つの選択ビットラインおよび少なくとも１つの非選択ビットラインを備えている複数の関連ビットラインと、少なくとも１つの導体部と、少なくとも１つの制御部を備える。前記少なくとも１つの制御部は、（ａ）第１の期間中に、少なくとも１つの導体部から前記少なくとも一つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインへ電圧を磁気結合させながら、前記少なくとも１つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインにフロートすることを許可し、前記少なくとも１つの非選択ビットラインと前記複数の不揮発性記憶素子の関連するチャネル領域との間の連絡を許可する。さらに、前記少なくとも１つの制御部は、（ｂ）前記第１の期間の後の第２の期間中に、前記少なくとも１つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインを駆動し、前記少なくとも１つの非選択ビットラインと前記関連するチャネル領域との間の連絡を禁止し、前記少なくとも１つの選択ビットラインに関連する少なくとも１つの前記不揮発性記憶素子にプログラム電圧を印加する。

ここで提供される方法を実行するための、関連する方法、システム、および、コンピュータまたは処理装置が読み込み可能な記憶媒体が提供されてもよい。

ＮＡＮＤストリングの平面図である。 図１のＮＡＮＤストリングの等価回路図である。 ＮＡＮＤフラッシュ記憶素子のアレイのブロック図である。 基板上に形成されたＮＡＮＤストリングの断面図である。 ソースラインからビットラインへ電磁結合が行われているメモリデバイスの図である。 電力供給ラインからビットラインへ電磁結合が行われているメモリデバイスの図である。 ボディバイアス供給ラインからビットラインへ電磁結合が行われているメモリデバイスの図である。 プレチャージのためのＮＡＮＤストリングおよび部品の構成を示す図である。 プログラミング中にチャネルブーストを強化するために電磁結合を用いる場合の電圧のタイムラインの図である。 チャネルブーストが強化されたプログラミング処理の図である。 ＮＡＮＤフラッシュ記憶素子のアレイのブロック図である。 シングル行／列デコーダと読み出し／書き込み回路を使った不揮発性記憶システムのブロック図である。 デュアル行／列デコーダと読み出し／書き込み回路を使った不揮発性記憶システムのブロック図である。 検出ブロックの一実施形態のブロック図である。 全ビットラインメモリアーキテクチャまたは奇数偶数メモリアーキテクチャのためのブロックへのメモリアレイの編成の一例を示す図である。 シングルパスプログラミングにおける閾値電圧区分の組の一例を示す図である。 マルチパスプログラミングにおける閾値電圧区分の組の一例を示す図である。 種々の閾値電圧区分、及び、不揮発性メモリをプログラミングする処理を説明する図である。 種々の閾値電圧区分、及び、不揮発性メモリをプログラミングする処理を説明する図である。 種々の閾値電圧区分、及び、不揮発性メモリをプログラミングする処理を説明する図である。 不揮発性メモリをプログラミングする処理の一実施形態を説明する図である。 プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列の一例を示す図である。

本発明は、不揮発性記憶システムのプログラム外乱を低減させるためのチャネルブーストを改善するための方法を提供する。

本発明を実装するのに好適なメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を利用するものであり、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ＮＡＮＤストリングのビットライン１２６への接続を開閉する。選択ゲート１２２は、ＮＡＮＤストリングのソースライン１２８への接続を開閉する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を加えることによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており（またはワードラインＷＬ３であり）、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。制御ゲートは、また、ワードラインの一部として提供される。一実施形態では、トランジスタ１００、１０２、１０４、及び、１０６は、夫々が記憶素子であり、メモリセルと呼ばれることがある。他の実施形態では、記憶素子は、複数のトランジスタを含むことがあり、図１や図２に示すものとは異なる場合がある。選択ゲート１２０は、選択ラインＳＧＤに接続されている。選択ゲート１２２は、選択ラインＳＧＳに接続されている。

図３は、３個のＮＡＮＤストリングを示す回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのＮＡＮＤストリングを含む。例えば、３個のＮＡＮＤストリング、３２０、３４０及び３６０が、さらに多くのＮＡＮＤストリングを有するメモリアレイ内に示される。各ＮＡＮＤストリングは、２個の選択ゲートと４つの記憶素子を有している。簡単化のために４個の記憶素子が描かれているが、最近のＮＡＮＤストリングは、例えば最高３２個又は６４個の記憶素子を有する場合がある。

例えば、ＮＡＮＤストリング３２０は選択ゲート３２２と３２７、及び、記憶素子３２３〜３２６を有し、ＮＡＮＤストリング３４０は選択ゲート３４２と３４７、及び、記憶素子３４３〜３４６を有し、ＮＡＮＤストリング３６０は選択ゲート３６２と３６７、及び、記憶素子３６３〜３６６を有する。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７、又は３６７）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。種々のＮＡＮＤストリング３２０、３４０、及び３６０は、選択ゲート３２２、３４２、３６２等の選択トランジスタによって各ビットライン３２１、３４１、及び、３６１に接続されている。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは必ずしもＮＡＮＤストリング間で共通とされている必要はない。すなわち、異なるＮＡＮＤストリングには異なる選択ラインを接続できる。ワードラインＷＬ３は、記憶素子３２３、３４３、及び、３６３のための制御ゲートに接続されている。ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４のための制御ゲートに接続されている。ワードラインＷＬ１は、記憶素子３２５、３４５、及び、３６５のための制御ゲートに接続されている。ワードラインＷＬ０は、記憶素子３２６、３４６、及び、３６６のための制御ゲートに接続されている。つまり、各ビットラインと各ＮＡＮＤストリングは記憶素子のアレイ又はセットの列を含む。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１及びＷＬ０）は、アレイ又はセットの行を含む。各ワードラインは、行において各記憶素子の制御ゲートを接続している。また、制御ゲートはワードライン自体によって提供されてよい。例えば、ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４に制御ゲートを提供する。実際には、１つのワードラインに数千の記憶素子がある場合がある。

各記憶素子はデータを記憶できる。例えば、１ビットのデジタルデータを記憶するときは、記憶素子の可能な閾値電圧（Ｖ_ＴＨ）の範囲は、論理データ「１」と「０」を割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、前記Ｖ_ＴＨは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後の前記Ｖ_ＴＨは正であり、論理「０」として定義される。Ｖ_ＴＨが負であり、読み出しが試行されると、記憶素子がオンして論理「１」が記憶されていることが示される。前記Ｖ_ＴＨが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理「０」が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、Ｖ_ＴＨ値の範囲はデータレベルの数に分割される。例えば、４つのレベルの情報が記憶されている場合には、データ値「１１」、「１０」、「０１」、及び、「００」に割り当てられる４つのＶ_ＴＨ範囲がある。ＮＡＮＤタイプのメモリの一例では、消去動作後の前記Ｖ_ＴＨは負となり、「１１」として定義される。正のＶ_ＴＨ値は「１０」、「０１」及び「００」の状態のために使用される。記憶素子に書き込まれるデータと、素子の閾値電圧範囲との特定な関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両出願の全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許第７，２３７，０７４号が、マルチステートフラッシュ記憶素子のための多様なデータ符号化方式を説明している。

ＮＡＮＤタイプのフラッシュメモリ及びその動作の関連性のある例は、それぞれが参照することにより本明細書に組み込まれる米国特許番号第５，３８６，４２２号、第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号、及び第６，５２２，５８０号に示されている。

フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、記憶素子に接続されているビットラインが接地される。チャネルからの電子はフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶ_ＴＨが上昇する。プログラミング中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードライン上に印加される。上述したように、各ＮＡＮＤストリング中の１つの記憶素子が同じワードラインを共有している。例えば、図３の記憶素子３２４をプログラミングするときには、プログラム電圧は記憶素子３４４と３６４の制御ゲートにも印加される。

プログラム外乱は、他のＮＡＮＤストリングのプログラミング中において、禁止されたＮＡＮＤストリングで発生しうる。また、時として、プログラムされたＮＡＮＤストリング自体で発生しうる。プログラム外乱は、他の不揮発性記憶素子のプログラミングによって、非選択の不揮発性記憶素子の閾値電圧が変わる場合に発生する。プログラム外乱は、以前にプログラムされた記憶素子のほかに、まだプログラムされていない消去された記憶素子にも発生する。様々なプログラム外乱のメカニズムは、ＮＡＮＤフラッシュメモリなどの不揮発性記憶装置の有効な操作ウインドウを制限することがある。

例えば、ＮＡＮＤストリング３２０が禁止され（例えば、ＮＡＮＤストリング３２０が今回プログラムされる記憶素子を含まない非選択ＮＡＮＤストリングである場合）、ＮＡＮＤストリング３４０がプログラムされる場合（例えば、ＮＡＮＤストリング３４０が今回プログラムされる記憶素子を含む選択ＮＡＮＤストリングである場合）、プログラム外乱はＮＡＮＤストリング３２０に発生しうる。例えば、パス電圧ＶＰＡＳＳがローの場合には、禁止ＮＡＮＤストリングのチャネルは十分にブーストされず、非選択ＮＡＮＤストリングの選択ワードラインが意図せずにプログラムされることがある。
別の起こりうる状況としては、ゲート誘導ドレイン漏れ電流（ＧＩＤＬ）または他の漏れメカニズムによってブーストされた電圧が低下することがあり、その結果、同様の問題が発生することがある。（後でプログラムされる他の隣接記憶素子との容量性カップリングによって、電荷記憶素子のＶ_ＴＨが変化するなどの）他の影響もまた、プログラム外乱の原因となりうる。

図４は、基板上に形成されたＮＡＮＤストリングの断面図を示す。図は簡略化されており、縮尺どおりではない。ＮＡＮＤストリング４００は、ソース側選択ゲート４０６と、ドレイン側選択ゲート４２４と、基板４９０上に形成される８個の記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０及び４２２とを有する。複数のソース／ドレイン領域（その一例はソース／ドレイン領域４３０である）が、各記憶素子と選択ゲート４０６及び４２４の両側に形成されている。一つのアプローチでは、基板４９０は、３重ウェル技術を採用しており、ｐ型基板領域４９６の中にｎウェル領域４９４が形成されており、その中にｐウェル領域４９２が形成されている。ＮＡＮＤストリングとその不揮発性記憶素子は、少なくとも部分的には、ｐウェル領域上に形成されている。ビットライン４２６にはＶ_ＢＬの電位が供給されるとともに、ソース供給ライン４０４にはＶ_{ＳＯＵＲＣＥ}の電位が供給される。同様に（ボディバイアス電圧などの）電圧も、端子４０２を介してｐウェル領域４９２に印加することができ、および／または、端子４０３を介してｎウェル領域４９４に印加することができる。

プログラム処理の間、制御ゲート電圧Ｖ_ＰＧＭが、選択ワードライン（この例では、記憶素子４１４に関連するＷＬ３）に供給される。さらに、記憶素子の制御ゲートは、ワードラインの一部として提供され得ることに留意されたい。例えば、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、及びＷＬ７は、それぞれ、記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０、及び４２２の制御ゲートを通じて延設し得る。一つの考えられるブースト方式では、パス電圧であるＶ_ＰＡＳＳが、ＮＡＮＤストリング４００に関連する残りのワードラインに印加される。幾つかのブースト方式では、異なるワードラインに異なるパス電圧を印加する。Ｖ_ＳＧＳおよび Ｖ_ＳＧＤ が、選択ゲート４０６および４２４の各々に印加される。

図５に、ソースラインからビットラインへ電磁結合がもたらされるメモリ装置を示す。メモリ装置は、ビットライン部５０４とソースライン部５０２の間に伸びているＮＡＮＤストリング５００の例と、ビットライン部５１０とソースライン部５０８の間に伸びているＮＡＮＤストリング５０６の例を備えている。追加のＮＡＮＤストリングおよびビットラインを、図示されているワードライン方向に備えることもできる。ソースライン部の各々は、メタライズ層となりうる共通シャント部５１２に接続されている。共通シャント部５１２は、ジャンクション５１４を介してソースラインメタライズ層５２０に接続されている。ビットライン部５０４および５１０は、ビットラインメタライズ層に含まれうる付加ビットライン部５１６および５１８の各々に接続されている。付加ビットライン部５１６、５１８およびソースラインメタライズ層５２０の両方は、図示するように、お互いにビットライン方向に対して略平行となるように伸びている。そして、一つの可能な手法では、付加ビットライン部５１６および５１８およびソースラインメタライズ層５２０は、互いに隣接している。ビットライン部５０４および５１０、ソースライン部５０２および５０８は、シリコン基板と接続するように下方に広がっていてもよい。

この構造では、変化する電圧や電流がソースラインメタライズ層５２０にかかると、
ソースラインメタライズ層５２０から付加ビットライン部５１６および５１８への電磁結合が発生する。一般的に、ある導体部の電圧または電流が変化すると、他の近接する導体部に電圧または電流を発生させる電磁場をもたらす。このような電磁結合（容量性カップリングまたはＲＦカップリングとも呼ばれる）の強さは、０から１のカップリング率で定義することができる。カップリング率の０は０％のカップリングを意味し、１は１００％のカップリングを意味する。電磁結合の強さは、電圧変化の大きさ、変化のレート、導体部間の距離、導体部のサイズ、方向、材料、および何らかの中間遮断素子の存在、などの要因に基づいている。例えば、２つの導体部が互いに垂直に伸びている場合よりも、２つの導体部がお互いに平行に伸びている場合の方が、より大きな結合が起こる。

図５の形状において、ビットライン部５１６および５１８の各々からビットライン部５０４および５１０へ、結合電圧が伝達される。メモリ装置の好適な制御により、プログラミング中に、ＮＡＮＤストリングのブーストチャネル領域およびＮＡＮＤストリング５００および５０６へ、電磁結合を起こさせることができる。異なるメモリ装置では異なる設計がされているが、一般的には、多少の磁気結合が存在しており、その磁気結合を本願の目的に利用することができる。

図６は、電力供給ラインから複数のビットラインへ電磁結合が与えられるメモリ装置を示している。ここで、複数のビットライン６１０は、複数の記憶素子６００に関連している。さらに、電力供給ライン６２０は、複数のビットライン６１０の上方に、ビットライン６１０と交差して伸びている。電力供給ライン６２０は複数のビットライン６１０と接触していないが、複数のビットライン６１０に電磁結合を起こさせることができる程度に十分近づいていてもよい。さらに、各々のビットラインで同量の結合が起こされる。電力供給ライン６２０は、メモリ装置の何れの要素に対しても電力を供給することができる。

図７は、ボディバイアス供給ラインから複数のビットラインへ電磁結合が行われるメモリ装置を示している。ここで、ボディバイアス供給ライン７２０は、複数のビットライン６１０の上方に、ビットライン６１０と交差して伸びている。例えば、図４に関連して前述したように、ボディバイアス電圧は、メモリ装置のｐウェルおよび／またはｎウェルに供給されてもよい。これらのウェルは、複数の不揮発性記憶素子が形成されている基板のボディに存在している。この場合も同様に、ボディバイアス供給ライン７２０は複数のビットラインに垂直に伸びるように示されているが、他の形態を用いてもよい。通常、電磁結合を与える導体部は、複数のビットラインに結合するために、ビットライン部に対して平行、垂直または他の方向に伸びる形態とすることができる。

ソースライン、電力供給ラインまたはボディバイアス供給ラインの使用は、例として示したに過ぎない。メモリ装置の構造に応じて、電圧を伝達する他の導体部を用いることもできる。さらに、２つ以上の起点から、電磁結合を行うことが可能である。例えば、ソースラインおよび電力供給ラインの両方が、複数のビットラインに結合を行うことが可能である。さらに、複数のビットラインへの結合は、ビットラインに電気的に接続されている何れかの導体部へ結合することを含んでいることに留意されたい。ビットライン−ビットライン間の結合を避けるために、概して等しい結合が異なるビットラインに行われることも望ましい。しかし、等しくない結合が利点となる場合もあることから、上記の等しい結合は必須ではない。

図８は、プレチャージのためのＮＡＮＤストリングおよび構成要素の構造を示す図である。電磁結合がどのようにビットラインの動作に影響を与えるかを理解するために、プレチャージ手順を説明する。プレチャージは大抵、非選択ビットライン（例えば、プログラムされる記憶素子に関連しないビットライン）に行われる。簡易化した例において、ＮＡＮＤストリング８１２は、ワードラインＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３の各々と連動する４つの記憶素子を含んでいる。複数の記憶素子は、基板のｐウェル領域と結合している。検出コンポーネント８００に加えて、電圧Ｖ_ＢＬを有するビットライン８１０が記載されている。検出コンポーネント８００は、検出中（例えば、検証または読み出し処理）およびプログラミング処理のプレチャージ段階中に使用される。検出コンポーネント８００は、検出／プレチャージ部８０２、ＢＬＣ（bit line control）トランジスタ８０４、およびＢＬＳ（bit line sense）トランジスタ８０６を備える。ＢＬＣトランジスタ８０４は、制御部８０８が検出／プレチャージ部８０２内のキャパシタのプレチャージを許可することに応じて導通状態とされる、低電圧トランジスタである。従って、検出／プレチャージ部８０２は、電圧源を提供すると考えることができる。検出／プレチャージ部８０２が一度プレチャージされると、ビットラインと電荷を共有するために、ＢＬＳトランジスタ８０６が導通状態とされる。ＮＡＮＤストリングのチャネルと電荷が共有されるように、ドレイン選択ゲート（ＳＧＤ）トランジスタ８１４も導通状態とされる。その結果、チャネルの電圧がブーストされる。前述のように、このようなチャネルのブーストは、非選択のＮＡＮＤストリングのプログラム外乱を小さくする。

しかしながら、一般的にプレチャージで用いることができる最大電圧は、供給電圧Ｖ_ＤＤである。より高い電圧を使用するには、検出コンポーネント８００により高電圧のトランジスタが必要になる。高い電圧を使用することは、厚い酸化膜層や他の異なる部分の必要性のために、トランジスタが貴重なスペースを追加的に必要とするため、好ましくない。以下に述べるプレチャージを増強する技術は、これらの問題に対処するものである。

図９は、プログラミング中に、チャネルブーストを強化するために磁気結合を使用する場合の、電圧のタイムラインを示す図である。

ＮＡＮＤフラッシュメモリなどの不揮発性記憶装置は微細化が進んでいるため、２つの隣接するチャネル間の結合が強くなると、チャネルブーストがより困難になる傾向がある。さらに、ブーストの効率が低い場合には、不十分なチャネルブーストによってプログラム外乱が発生してしまうことを防止するために、非選択ワードラインにより高いＶ_ＰＡＳＳが必要となる。しかしながら、高いＶ_ＰＡＳＳは選択されたチャネルにＶ_ＰＡＳＳ外乱を発生させることがあるため、望ましくない。従って、より高いＶ_ＰＡＳＳを用いずにブーストの効率を上げることが望ましい。

最新のメモリ装置は、動作を阻害することのある、フローティングゲートとフローティングゲートの著しい結合、および、フローティングゲートとチャネルの著しい結合に悩まされている。隣接する記憶素子のプログラミングが終了した後に、消去された記憶素子の閾値電圧（Ｖ_ＴＨ）を０Ｖより下に維持するために、消去後の記憶素子Ｖ_ＴＨは非常に低く（例えば、−３Ｖ）しなければならない。深く消去された記憶素子は、通常は、ブースト効率を高めることができる。しかしながら、０Ｖがワードラインに印加されＶ_ＤＤが禁止ビットラインに印加される、いくつかのチャネルブーストプレチャージ方式では、消去された記憶素子のＶ_ＴＨがあるレベルに低下する場合には、ビットラインの電圧（Ｖ_ＤＤ）が十分に高くないため、チャネルブーストの効果が飽和する。従って、チャネルブーストの効率を高めるための助けとして、深く消去された記憶素子の低Ｖ_ＴＨを十分に利用するために、強化されたビットラインプレチャージ方法を用いることが望ましい。

２ステップのプレチャージ方式が提案されている。この手法は、奇数番号が付けられたビットラインに関連する記憶素子が、偶数番号が付けられたビットラインに関連する記憶素子とは別にプログラムされるという、偶数−奇数構造に用いることができる。または、この手法は、ブロック内の全てのビットラインに関連する複数の記憶素子が一緒にプログラムされるという、全ビットライン（ＡＢＬ）構造に用いることができる。図１５を参照されたい。どちらの手法においても、プログラム対象に選択された記憶素子に関連する１本以上のビットラインは、選択ビットラインとみなされる。そうでなければ、複数のビットラインは非選択とみなされる。

図９のタイムラインは、図の下部に沿った時間軸に対応して配置されている、幾つかの波形を含んでいる。時間ｔ０の前の初期では、検出／プレチャージ部８０２（図８）はＶ_ＤＤ（例えば２．５Ｖ）のレベルまで充電されている。ｔ１−ｔ４の期間では、禁止ビットラインが駆動され、Ｖ_ＤＤへ充電される。具体的には、非選択ビットラインにおいて、ＳＧＤトランジスタの電圧を例えば０ＶからＶ_ＳＧへ上昇させる（波形９００）とともに、ＢＬＳトランジスタの電圧を例えば０ＶからＶ_{ＲＥＡＤＨ}と呼ばれる正のレベルへ上昇させる（波形９２０）。これは、ＳＧＤトランジスタおよびＢＬＳトランジスタを導通させ、非選択ビットラインとの電荷共有（波形９２５）および関連するチャネル領域との電荷共有（波形９３０）を許可するためである。このようにして、非選択ビットラインの電圧もまたＶ_ＤＤへ上昇させる。以下に述べるように、非選択ビットライン電圧をＶ_ＤＤ＋ΔＶへ上昇させる場合には、ＳＧＤトランジスタを導通状態に維持するために、Ｖ_ＳＧもまた十分に高く維持しなければならないことに留意されたい。非選択ビットライン電圧を結合により上昇させる場合には、ｔ１からｔ２０までＶ_ＳＧを同じレベルで供給すること、または、ｔ４−ｔ８の間にＶ_ＳＧを一時的に上昇させることが可能である。選択ビットライン（波形９３５）および関連するチャネル（波形９４０）は、ｔ１−ｔ４の間は充電されない。さらに、非選択ワードラインおよび選択ワードラインの電圧（波形９０５および９１０の各々）と同様に、Ｖ_{ＳＯＵＲＣＥ}（波形９１５）は０Ｖのままとされる。Ｖ_{ＳＯＵＲＣＥ}は、ソースライン電圧が結合に用いられるという仮定での一例として記載されていることに留意されたい。しかしながら、ビットラインへの磁気結合に他の導体部を用いる他のケースでは、波形９１５はそれぞれの場合に対応する電圧を表すことになる。

ｔ４からｔ８の時間では、ビットラインはフロートすることが許容され、例えば、ビットラインが特定の０または０以外の電圧で駆動されることがない。すなわち、ビットラインの電圧は、設定値に維持されることなく、フロートすることが許可される。一実施例では、奇数−偶数による手法か全ビットラインによる手法かによらず、全てのビットラインをフロートさせることを許可する形態を含んでいる。幾つかのビットラインがフロートし他のビットラインがフロートしない場合には、ビットラインとビットラインの結合が発生することがあることに留意されたい。さらに、ビットラインとビットラインの結合は、ソースラインとビットラインの結合よりも支配的になる可能性がある。加えて、ｔ４において、Ｖ_{ＳＯＵＲＣＥ}が０Ｖから例えば１．５Ｖへ上昇し、これによりフローティングしているビットラインへの磁気結合が発生する。ビットラインがフローテイングしているため、Ｖ_{ＳＯＵＲＣＥ}の変化およびソースラインのビットラインへのカップリング率ＣＲに基づいて、ビットラインの電圧が上昇する。ビットライン電圧の上昇、および、チャネル電圧の対応する上昇は、次式で表すことができる：ΔＶ＝ｆ（ΔＶ_{ＳＯＵＲＣＥ}）×ＣＲ。ここでｆは、Ｖ_{ＳＯＵＲＣＥ}の変化の関数である（例えば、ΔＶ_{ＳＯＵＲＣＥ}）。あるシナリオの一例としては、ΔＶ_{ＳＯＵＲＣＥ}＝１．５ＶのときにΔＶ＝１Ｖは、カップリング率２／３または０．６７を意味している。従って、かなりの量の追加のブーストが達成できるという利点を得る。

電圧駆動回路の能力に依存して、ｔ４において、Ｖ_{ＳＯＵＲＣＥ}は０Ｖから２．０Ｖなどの高い値へ上昇させることができる。そして、ｔ８の後に、１．５Ｖなどの他の値へ低下させる。これにより、プログラミング中にＶ_{ＳＯＵＲＣＥ}を不必要に高い値に維持する必要性なく、より高いレベルの結合がもたらされる。

波形９１５から波形９２５へ伸びている矢印は、Ｖ_{ＳＯＵＲＣＥ}の上昇がどのようにして非選択ビットラインに結合するかを示している。波形９２５から波形９３０へ伸びている矢印は、非選択ビットラインの上昇が、どのようにして非選択ビットラインに関連するチャネルに伝達されるかを示している。同様に、波形９１５から波形９３５へ伸びている矢印は、Ｖ_{ＳＯＵＲＣＥ}の上昇がどのようにして選択ビットラインに結合するかを示している。そして、波形９３５から波形９４０へ伸びている矢印は、選択ビットラインの上昇が、どのようにして選択ビットラインに関連するチャネルに伝達されるかを示している。

非選択ビットラインおよび選択ビットラインの両方のチャネルは、異なる値から開始していても（非選択ビットラインはＶ_ＤＤから開始し、選択ビットラインは０Ｖから開始している）、ΔＶだけ上昇していることに留意されたい。同様に、異なる値から開始しても、非選択ビットラインの電圧および選択ビットラインの電圧はともに結合する。従って、ｔ４からｔ８の間で、ビットラインはもはや駆動されず、むしろフロートが許可される。そして、ソース（Ｖ_{ＳＯＵＲＣＥ}）や（電力供給ラインやボディバイアス供給ラインなどの）他の導体部から、ビットライン電圧を上昇させるようにビットラインへ結合する電圧を利用することができる。選択ビットラインに関連するチャネル電圧の上昇は、プログラミングを阻害しないように選択ビットラインを０Ｖに駆動することによって、ｔ８の後において除去される。

その後、ｔ８とｔ２３の間に、ビットラインは再度駆動され、従ってもはやフロートが許可されなくなる。Ｖ_ＰＡＳＳおよびプログラム電圧Ｖ_ＰＧＭもまた選択ワードラインに印加される。また、パス電圧が非選択ワードラインに印加される。一つの手法では、ビットラインはフロートされる前と同じ値で駆動される。例えば、選択ビットラインは０Ｖで駆動され（波形９３５）、非選択ビットラインはＶ_ＤＤで駆動される（波形９２５）。選択ビットラインは、粗／密プログラミング処理の密モード中のように、プログラミングの速度を低下させるために、正の値で駆動することも可能であることに留意されたい。ビットラインを検出コンポーネントの電圧に電気的に接続するために、ＢＬＳトランジスタがｔ８において導通とされ（波形９２０）、選択ビットラインおよび非選択ビットラインが駆動される。ｔ８からｔ１０の間に、Ｖ_ＰＡＳＳがワードラインに印加され（波形９０５および９１０）、非選択ビットラインのチャネルに対する追加のチャネルブーストが発生する（波形９３０）。ｔ１０からｔ１５の間に、Ｖ_ＰＧＭが選択ワードラインに印加され（波形９１０）、非選択ビットラインのチャネルに対するさらなるチャネルブーストが発生する（波形９３０）。

上述したブースト方式の実施では、Ｖ_ＰＡＳＳが上昇する前に、Ｖ_{ＳＯＵＲＣＥ}が１．５Ｖまで上昇される。全てのビットラインがフロートしている場合には、Ｖ_{ＳＯＵＲＣＥ}からビットラインに約１Ｖの結合がおこることがある。結果として、禁止ビットラインのプレチャージにＶ_ＤＤ（例えば２．５Ｖ）を用いる代わりに、Ｖ_ＤＤ＋１Ｖ（例えば、３．５Ｖ）を用いることが可能となる。これにより、深く消去された記憶素子のプレチャージを強化すること、およびブースト強さを高めることができる。

さらに、ＮＡＮＤストリングのソース側選択ゲートを閉じるために、Ｖ_{ＳＯＵＲＣＥ}は通常はプログラミング中に上昇される。よって、電磁結合によって本質的に得られる追加のチャネルブーストは、手間をかけることなく達成されることに留意されたい。一時的にビットラインにフロートを許可するように制御部を構成するには、例えば、ビットラインを駆動する電圧源からビットラインを電気的に切り離すことのみを行うだけでよい。一つの実施例では、ｔ４とｔ８の間で、ＢＬＳトランジスタを非導通状態にするためにＢＬＳトランジスタ電圧を低下させることで、ビットラインを電圧源から電気的に切断することが行われる。

図１０は、チャネルブーストが強化されたプログラミング処理を示している。ステップ１０００は、プログラミング処理の開始ステップを備えている。ステップは、別々に実行される必要はない点に留意されたい。ステップ１００５は、ドレイン選択ゲートを導通させるステップを備えている。ステップ１０１０は、一つの方法の例として、非選択ビットラインをＶ_ＤＤで駆動し、選択ビットラインを０Ｖで駆動するために、ビットラインを検出／プレチャージモジュール電圧に接続するステップを備えている。ステップ１０１５では、非選択ビットラインのチャネルがＶ_ＤＤへブーストされる。ステップ１０２０は、ビットラインをフロートさせるために、ビットラインを検出／プレチャージモジュール電圧から切断するステップを備えている。ステップ１０２５は、ビットラインにΔＶの大きさの磁気結合を供給するために、例えばソース電圧や、他の導体部の電圧を上昇させるステップを備えている。ステップ１０３０では、選択ビットラインのチャネルがΔＶへブーストされ、非選択ビットラインのチャネルがＶ_ＤＤ＋ΔＶへさらにブーストされる。ステップ１０３５は、非選択ビットラインをＶ_ＤＤで再び駆動し、選択ビットラインを０Ｖで再び駆動するために、ビットラインを検出／プレチャージモジュール電圧に再接続するステップを備えている。

ステップ１０４０は、非選択ワードラインにパス電圧を印加するステップを備えている。ステップ１０４５は、選択ワードラインにプログラム電圧を印加するステップを備えている。ステップ１０５０は、例えば非選択ワードラインをＶ_ＤＤまたは０Ｖで駆動することなどにより、パス電圧を除去するステップを備えている。そしてステップ１０５５は、例えば選択ワードラインを０Ｖで駆動することなどにより、プログラム電圧を除去するステップを備えている。ステップ１０６０は、ビットラインを０Ｖで駆動するステップを備えている。ステップ１０６５は、ドレイン選択ゲートを非導通とするステップを備えている。その後に、ステップ１０７０において、選択記憶素子が目的のプログラミングレベルまたはデータ状態に到達しているか否かを判定するために、検証処理が実行される。判断ステップ１０７５においてプログラムが完了している場合（例えば、全ての選択記憶素子が目的のプログラミングレベルまたはデータ状態に到達している場合）には、ステップ１０８０においてプログラミングが終了する。判断ステップ１０７５においてプログラムが完了していない場合には、別のプログラミング処理の実行が、ステップ１００５で開始される。

図１１は、図１および２に示したようなＮＡＮＤ記憶素子のアレイ１１００の一例を示している。各列に沿って、ビットライン１１０６はＮＡＮＤストリング１１５０のドレイン選択ゲートのドレイン端子１１２６に接続している。ＮＡＮＤストリングの各行に沿って、ソースライン１１０４はＮＡＮＤストリングのソース選択ゲートのすべてのソース端子１１２８に接続できる。メモリシステムの一部としてのＮＡＮＤアーキテクチャアレイ及びその動作の一例は、米国特許第５，５７０，３１５号、第５，７７４，３９７号、及び第６，０４６，９３５号に記載されている。

記憶素子のアレイは、記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去の単位である。つまり、各ブロックは、共に消去される最小数の記憶素子を有する。各ブロックは、一般に複数のページに分割される。ページはプログラミングの単位である。一実施形態では、個々のページはセグメントに分割され、セグメントは基本プログラミング動作として一度に書き込まれる最小数の記憶素子を有することができる。一般に、記憶素子の１行に１ページ以上のデータを記憶する。１ページは１つ以上のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータを有する。オーバヘッドデータは一般に、そのセクタのユーザデータから計算された誤り訂正符号（ＥＣＣ）を有する。制御部（後述）の一部は、データがアレイ内に書き込まれるときにＥＣＣを計算し、さらにデータがアレイから読み出されるときにそれをチェックする。また、ＥＣＣ及び／又は他のオーバヘッドデータは、それらが関連するユーザデータ以外の異なるページもしくは異なるブロックにさえ記憶される。

ユーザデータのセクタは一般に５１２バイトであり、磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に、追加の１６〜２０バイトである。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４，１２８またはそれ以上のページのいずれであってもよい。いくつかの実施形態では、ＮＡＮＤストリングの列はブロックを含む。

一実施形態では、メモリ記憶素子は、十分な期間に亘ってｐ−ウェルが消去電圧（例えば１４−２２Ｖ）に上昇され、ソースラインとビットラインがフローティングしている間に、選択されたブロックのワードラインを接地させることによって消去される。容量結合のために、未選択ワードライン、ビットライン、選択ライン、及び、ｃ−ソースも消去電圧のかなりの部分まで引き上げられる。従って、強力な電界が選択された記憶素子のトンネル酸化物層に印加され、ファウラ−ノルドハイムトンネルメカニズムによってフローティングゲートの電子が基板側に放出されるにつれて選択された記憶素子のデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移されるのにしたがって、選択された記憶素子の閾値電圧は引き下げられる。消去はメモリアレイ全体、別々のブロック、又は、他の記憶素子の単位で実行できる。

図１２は、単一の行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。図は、本発明の一実施形態に従って記憶素子のページを同時に読み取り、プログラミングするための読み出し／書き込み回路を有するメモリ素子１２９６を示す。メモリ装置１２９６は、１つ以上のメモリダイ１２９８を有する。メモリダイ１２９８は、２次元のアレイの記憶素子１１００、制御回路１２１０、及び、読み出し／書き込み回路１２６５を有する。いくつかの実施形態では、記憶素子のアレイは３次元であり得る。メモリアレイ１１００は行デコーダ１２３０を介してワードラインによって、及び、列デコーダ１２６０を介してビットラインによってアドレスできる。読み出し／書き込み回路１２６５は複数の検出ブロック１２００を有しており、１ページの記憶素子を並列に読み出し又はプログラミングすることができる。一般に、制御部１２５０は、１つ以上のメモリダイ１２９８のように同じメモリ装置１２９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン１２２０を介してホストと制御部１２５０の間、及び、ライン１２１８を介して制御部と１つ以上のメモリダイ１２９８の間で送られる。

制御回路１２１０は、読み出し／書き込み回路１２６５と協調して、メモリアレイ１１００上でメモリ動作を実行する。制御回路１２１０は、ステートマシン１２１２、オンチップアドレスデコーダ部１２１４、及び、電力制御モジュール１２１６を有している。ステートマシン１２１２は、プレチャージの制御を含む、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ１２１４は、ホスト又はメモリ制御部によって用いられるとともに、デコーダ１２３０及び１２６０によって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール１２１６は、メモリ動作中、ワードライン及びビットラインに供給される電力及び電圧を制御する。

いくつかの実装形態では、図１２の構成要素のいくつかを結合することができる。多様な設計では、記憶素子アレイ１１００以外の構成要素の１つまたは複数を（単独でまたは組み合わせて）１つの管理回路と見なすことができる。例えば、一つ以上の管理回路は、制御回路１２１０、ステートマシン１２１２、デコーダ１２１４／１２６０、電力制御１２１６、検出ブロック１２００、読み出し／書き込み回路１２６５、制御部１２５０等の内の１つ、または組み合わせを有してよい。

図１３は、二重行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。ここでは、図１２に図示されるメモリ素子１２９６の別の配列が示される。多様な周辺回路によるメモリアレイ１１００に対するアクセスは、アレイの両側で対称様式に実現され、その結果各側のアクセスラインと回路網の密度は半分に低減される。従って、行デコーダは行デコーダ１２３０Ａと１２３０Ｂに分割され、列デコーダは列デコーダ１２６０Ａと１２６０Ｂに分割されている。同様に、読み出し／書き込み回路は、アレイ１１００の底部からビットラインに接続する読み出し／書き込み回路１２６５Ａと、アレイ１１００の上部からビットラインに接続する読み出し／書き込み回路１２６５Ｂに分割されている。この方法により、読み出し／書き込みモジュールの密度は本質的に二分の一に低減される。図１３の装置は、図１２の装置で上述したような制御部を有することもできる。

図１４は、検出ブロックの一実施形態を示すブロック図である。個々の検出ブロック１２００は、検出モジュール１２８０と呼ばれるコア部と共通部１２９０とに分割される。一実施形態では、各ビットラインの別個の検出モジュール１２８０と、複数の検出モジュール１２８０の集合の１つの共通部１２９０があってもよい。一例では、検出ブロックは、１つの共通部１２９０と８つの検出モジュール１２８０を有することができる。グループ内の各検出モジュールは、データバス１２７２を介して関連する共通部と通信できる。さらなる詳細としては、米国特許出願公開第２００６／０１４０００７号、「Non-Volatile Memory & Method with Shared Processing for an Aggregate on Sense Amplifiers」、公開日２００６年6月２９日を参照する。その全体は参照することにより本明細書に組み込まれる。

検出モジュール１２８０は検出回路１２７０を有しており、検出回路１２７０は接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。検出モジュール１２８０はさらにビットラインラッチ１２８２を有しており、ビットラインラッチ１２８２は接続されたビットライン上の電圧条件を設定するために用いられる。例えば、ビットラインラッチ１２８２内にラッチされる所定の状態によって、接続されたビットラインはプログラム禁止を指定する状態（例えば、１．５−３Ｖ）に設定する。

共通部１２９０は、プロセッサ１２９２、１セットのデータラッチ１２９４、及び１セットのデータラッチ１２９４とデータバス１２２０の間を接続するＩ／Ｏインタフェース１２９６を有する。プロセッサ１２９２は計算を実行する。例えば、その機能の１つは、検出された記憶素子内に記憶されているデータを判定し、判定したデータを１セットのデータラッチ内に記憶することである。１セットのデータラッチ１２９４は、読み出し動作中に、プロセッサ１２９２によって判定されたデータビットを記憶するために用いられる。それは、プログラム動作中に、データバス１２２０から取り込まれたデータビットを記憶するためにも用いられる。取り込まれたデータビットは、メモリ内にプログラムされる予定の書き込みデータを表す。Ｉ／Ｏインタフェース１２９６は、データラッチ１２９４とデータバス１２２０の間のインタフェースを提供する。

読み出し又は検出中には、システムの動作はステートマシン１２１２の制御下にあり、ステートマシン１２１２はアドレスされた記憶素子への異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む際に、検出モジュール１２８０はこれらの電圧の１つに移動し、バス１２７２を介して検出モジュール１２８０からプロセッサ１２９２に出力が提供される。その時点で、プロセッサ１２９２は、検出モジュールの移動イベントと、ステートマシンから入力ライン１２９３を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ１２９４に記憶する。コア部の別の実施形態では、ビットラインラッチ１２８２は、検出モジュール１２８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方の機能を兼ねる。

当然のことながら、いくつかの実装形態では複数のプロセッサ１２９２を有することができる。一実施形態では、各プロセッサ１２９２は出力ライン（図示せず）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取るステートマシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の迅速な決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、ステートマシンはプログラミング処理を終了することを認識する。各プロセッサが８つの検出モジュールと通信するので、ステートマシンはワイヤードＯＲラインを８回読み出す必要があるか、あるいは関連するビットラインの結果を蓄積するために論理がプロセッサ１２９２に追加され、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにする。同様に、論理レベルを正しく選ぶことにより、グローバルステートマシンは、第１のビットがいつその状態を変更し、相応してアルゴリズムを変更するのかを検知できる。

プログラム又は検証中に、プログラムされるデータはデータバス１２２０から１組のデータラッチ１２９４内に記憶される。ステートマシンの制御下の書き込み動作は、アドレス指定される記憶素子の制御ゲートに印加される一連のプログラム電圧パルスを有する。各プログラムパルスに続いてリードバック（検証）が実行され、記憶素子が所望のメモリ状態にプログラムされたかどうかを判定する。プロセッサ１２９２は、所望のメモリ状態に対するリードバックメモリ状態を監視する。その２つが一致する場合、プロセッサ１２９２はビットラインラッチ１２８２を設定し、プログラム禁止を指定する状態にビットラインを設定する。これにより、たとえプログラムパルスがその制御ゲートに現れても、ビットラインに接続した記憶素子がさらにプログラムされないようにする。他の実施形態では、プロセッサが最初にビットラインラッチ１２８２をロードし、検出回路が検証処理中に禁止値にそれを設定する。

データラッチスタック１２９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール１２８０毎に３つのデータラッチが存在する。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１２２０のシリアルデータに変換したり、その逆を行ったりする。好適な実施形態では、ｍ個の記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチを共にリンクさせてブロックシフトレジスタを形成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、読み出し／書き込みモジュールのバンクを調整し、その組のデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、その組のデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。

不揮発性記憶装置の多様な実施形態の構造及び／または動作についての追加情報は、（１）米国特許第７，１９６，９３１号、２００７年３月２７日発行、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、（２）米国特許第７，０２３，７３６号、２００６年４月４日発行、「Non-Volatile Memory And Method with Improved Sensing」、（３）米国特許第７，０４６，５６８号、２００６年５月１６日発行、「Memory Sensing Circuit And Method For Low Voltage Operation」、（４）米国特許第７，１９６，９２８号、２００７年３月２７日発行、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、及び、（５）米国特許第７，３２７，６１９号、２００８年２月５日発行、「Reference Sense Amplifier For Non-Volatile Memory」に記載されている。直前に示した特許文書の５つの全ては、その全体を参照することにより本明細書に組み込まれる。

図１５は、全ビットラインメモリアーキテクチャのために、又は、奇数−偶数メモリアーキテクチャのために、メモリアレイをブロックに編成する例を示す。メモリアレイ１１００の例示的な構造が説明される。一例として、１，０２４個のブロックに分割されるＮＡＮＤフラッシュＥＥＰＲＯＭが説明されている。各ブロックに記憶されるデータは同時に消去できる。一実施形態では、ブロックは、同時に消去される記憶素子の最小単位である。この例では、各ブロックに、ビットラインＢＬ０、ＢＬ１、・・・ＢＬ８５１１に対応する８，５１２の列が存在する。全ビットライン（ＡＢＬ）アーキテクチャ（アーキテクチャ１５１０）と呼ばれる一実施形態では、ブロックの全ビットラインは、読み出し動作及びプログラミング動作中に同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続される記憶素子は、同時にプログラミングされる。

示される例では、ＮＡＮＤストリングを形成するために、４つ記憶素子が直列に接続されている。各々のＮＡＮＤストリングに含まれる素子として４つの記憶素子が示されているが、４つより多くの、または、４つより少ない記憶素子も使用可能である（例えば、１６，３２，６４または他の数）。ＮＡＮＤストリングの１つの端子は、（選択ゲートドレインラインＳＧＤに接続される）ドレイン選択ゲートを介して対応するビットラインに接続され、別の端子が（選択ゲートソースラインＳＧＳに接続される）ソース選択ゲートを介してｃ−ソースに接続される。

奇数−偶数アーキテクチャ（アーキテクチャ１５００）と呼ばれる他の実施形態では、ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。奇数−偶数アーキテクチャでは、共通ワードラインに沿っており、奇数ビットラインに接続されている記憶素子群は同時にプログラミングされ、共通ワードラインに沿っており、偶数ビットラインに接続されている記憶素子群は別のタイミングで同時にプログラミングされる。この例では、各ブロックに、偶数列と奇数列に分割される８，５１２の列がある。この例では、ＮＡＮＤストリングを形成するために、直列に接続された４つ記憶素子が記載されている。各々のＮＡＮＤストリングに含まれる素子として４つの記憶素子が示されているが、４つより多くのまたは４つより少ない記憶素子も使用可能である。

読み出し動作及びプログラミング動作の１つの構成の間に、４，２５６個の記憶素子が同時に選択される。選択された記憶素子は、同じワードラインと同じ種類のビットライン（例えば、偶数又は奇数）を有する。従って、１論理ページを形成する５３２バイトのデータを同時に読み出し、あるいは、プログラミングすることが可能であり、１ブロックのメモリが少なくとも８論理ページ（それぞれ奇数ページと偶数ページがある４ワードライン）を記憶できる。４個のマルチステート記憶素子の場合、各記憶素子が２ビットのデータを記憶し、これらの２ビットのそれぞれが別のページに記憶されると、１ブロックは１６の論理ページを記憶する。他のサイズのブロック及びページを使用することも可能である。

ＡＢＬアーキテクチャ又は奇数−偶数アーキテクチャの何れかの場合は、ｐ−ウェルを消去電圧（例えば２０Ｖ）に上昇させ、選択されたブロックのワードラインを接地することによって、記憶素子を消去できる。ソースライン及びビットラインはフローティングされる。消去は、メモリアレイ全体、別々のブロック、又はメモリ素子の一部である記憶素子の別の単位で実行できる。電子は、記憶素子のフローティングゲートからｐ−ウェル領域に移され、記憶素子のＶ_ＴＨが負となる。

読み出し動作及び検証動作では、選択ゲート（ＳＧＤとＳＧＳ）が２．５〜４．５Ｖの範囲の電圧に接続され、未選択ワードライン（例えば、ＷＬ２が選択されたワードラインであるときにＷＬ０、ＷＬ１、及び、ＷＬ３）は読み出しパス電圧Ｖ_ＲＥＡＤ（通常、４．５〜６Ｖの範囲の電圧）に上昇され、トランジスタをパスゲートとして動作させる。選択されたワードラインＷＬ２は所定の電圧に接続され、その電圧のレベルは、関係する記憶素子のＶ_ＴＨがこのようなレベルを超えているのか、あるいは、下回っているのかを決定するために、読み出し動作及び検証動作ごとに指定される。例えば、２レベルの記憶素子のための読み出し動作では、選択されたワードラインＷＬ２が接地されて、Ｖ_ＴＨが０Ｖより高いか否かが検出される。２レベル記憶素子の検証動作では、選択されたワードラインＷＬ２が例えば０．８Ｖに接続されて、Ｖ_ＴＨが少なくとも０．８Ｖに到達したか否かが検証される。ソース及びｐ−ウェルは０Ｖにある。偶数ビットライン（ＢＬｅ）であると仮定される選択されたビットラインは、例えば０．７Ｖのレベルに事前に充電（プレチャージ）される。Ｖ_ＴＨがワードライン上の読み出しレベル又は検証レベルより高い場合は、対象の記憶素子と関連するビットライン（ＢＬｅ）の電位レベルは、非導電性記憶素子のために高いレベルに維持される。他方、Ｖ_ＴＨが読み出しレベル又は検証レベルより低い場合は、導電性記憶素子がビットラインを放電するために、対象のビットライン（ＢＬｅ）の電位レベルは、例えば０．５Ｖ未満等の低いレベルに減少する。これによって、記憶素子の状態が、ビットラインに接続される電圧比較検出アンプによって検出される。

前述される消去動作、読み出し動作、及び、検証動作は、従来の既知の技法に従って実行される。従って、説明されている詳細の多くは、当業者によって変えられることがある。従来既知の他の消去技法、読み出し技法、及び検証技法も使用できる。

図１６に、閾値電圧区分のセットおよび１パスプログラミングの一例を示す。記憶素子アレイの例示のＶ_ＴＨ区分は、各記憶素子が２ビットのデータを記憶するケースに対して提供されている。第１の閾値電圧区分Ｅは、消去された記憶素子に対して提供される。プログラミングされた記憶素子の３つの閾値電圧区分、Ａ、Ｂ及びＣも示されている。一実施形態では、Ｅ区分の閾値電圧は負であり、Ａ区分、Ｂ区分及びＣ区分の閾値電圧は正である。

それぞれの閾値電圧範囲は、データビットのセットの所定値に対応する。記憶素子にプログラミングされたデータと記憶素子の閾値電圧レベルの特殊な関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両方ともその全体を参照することにより本明細書に組み込まれる、２００７年６月２６日に公開された米国特許第６，２２２，７６２号及び米国特許第７，２３７，０７４号は、マルチ状態フラッシュメモリ素子の多様なデータ符号化方式を説明する。一実施形態では、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１ビットだけが影響を受けるように、データ値がグレーコード割り当てを使用して閾値電圧範囲に割り当てられる。一例は、閾値電圧範囲Ｅ（状態Ｅ）に「１１」を、閾値電圧範囲Ａ（状態Ａ）に「１０」を、閾値電圧範囲Ｂ（状態Ｂ）に「００」を、及び閾値電圧範囲Ｃ（状態Ｃ）に「０１」を割り当てる。しかしながら、他の実施形態では、グレーコードは使用されない。４つの状態が示されているが、本発明は、４つの状態より多い、又は、少ない構造を含む他のマルチステート構造に使用することもできる。

読み出し参照電圧Ｖｒａ、Ｖｒｂ、及び、Ｖｒｃは、記憶素子からデータを読み出すために提供される。既定の記憶素子の閾値電圧がＶｒａ、Ｖｒｂ及びＶｒｃを上回っているのか、あるいは下回っているのかをテストすることによって、システムは、記憶素子が存在する状態、即ち、プログラム状態を判定することができる。

さらに、３つの検証参照電圧Ｖｖａ、Ｖｖｂ、及び、Ｖｖｃが提供される。記憶素子を状態Ａにプログラミングするとき、システムは、それらの記憶素子がＶｖａ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｂにプログラミングするとき、システムは、記憶素子がＶｖｂ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｃにプログラミングするとき、システムは、記憶素子がＶｖｃ以上の閾値電圧を有するかどうかをテストする。

フルシーケンスプログラミングとして知られている一実施形態においては、記憶素子は、消去状態Ｅからプログラミンされた状態Ａ、Ｂ又はＣの何れかに直接的にプログラミングされる。例えば、まず、プログラミングされる記憶素子の集合中の全ての記憶素子が消去状態Ｅとなるように、集合が消去される場合がある。次に、図２０の制御ゲート電圧シーケンスで示されるような一連のプログラムパルスが、記憶素子を状態Ａ、Ｂ又はＣに直接的にプログラミングするために使用される。いくつかの記憶素子は状態Ｅから状態Ａにプログラムされ、他の記憶素子は状態Ｅから状態Ｂに、及び／又は、状態Ｅから状態Ｃにプログラミングされる。ＷＬｎ上で状態Ｅから状態Ｃにプログラミングするときは、ＷＬｎ下のフローティングゲートでの電荷量の変化が、状態Ｅを状態Ａにあるいは状態Ｅを状態Ｂにプログラミングするときの電荷の変化に比較して極めて大きいため、ＷＬｎ−１下の隣接フローティングゲートへの寄生結合の量は最大限となる。状態Ｅから状態Ｂにプログラミングするときは、隣接フローティングゲートへの結合の量はより少なくなる。状態Ｅから状態Ａにプログラミングするときは、結合の量はさらに少なくなる。

図１７は、２つの異なるページ（下位ページと上位ページ）に対してデータを記憶するマルチステート記憶素子にプログラムする２パス技術の一例を示している。状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）の４つの状態が示されている。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下位ページが「０」を記憶し、上位ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下位ページが「１」を記憶し、上位ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることも可能であることに注意する。

第１プログラミングパスでは、記憶素子の閾値電圧レベルは下位の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印１７００で示したように、記憶素子の閾値レベルは状態Ａになるように増大される。これによって、第１プログラミングパスを終了する。

第２プログラミングパスでは、記憶素子の閾値電圧レベルは上位論理ページ内にプログラムされるビットに従って設定される。上位論理ページビットが論理「１」を記憶する場合、記憶素子は下位ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上位ページビットは「１」を保持するのでプログラミングは生じない。上位ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１パスによって記憶素子が消去状態Ｅに留まっていれば第２段階で記憶素子をプログラムし、矢印１７２０で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラミングパスの結果として記憶素子が状態Ａ内にプログラムされれば、記憶素子はさらに第２パスでプログラムされ、矢印１７１０で示したように閾値電圧が状態Ｂ内になるように増大させる。第２パスの結果は、下位ページ用のデータを変更することなく、上位ページの論理「０」を記憶するように指定した状態に記憶素子をプログラムすることである。図１６および１７の両方において、隣接するワードライン上でフローティングゲートへの結合量は最終状態に依存する。

一実施形態では、全ページを充填するのに十分なデータを書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。十分ではないデータが全ページに書き込まれた場合、プログラミング処理は受け取ったデータを用いて下位ページプログラミングを実行できる。次のデータを受け取ったときは、システムは上位ページをプログラミングする。さらに別の実施形態では、システムは下位ページをプログラムするモードで書き込みを開始し、ワードラインの記憶素子の全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラミングモードに変換する。このような実施形態のさらなる詳細は、米国特許第７，１２０，０５１号、「Pipelined Programming of Non-Volatile Memories Using Early Data」、発行日２００６年１０月１０日に開示されている。その全体は参照することによって本明細書に組み込まれる。

図１８ａ〜ｃは、前のページの隣接記憶素子に書き込んだ後で、特定のページに対してその特定の記憶素子を書き込むことによって、その特定の記憶素子に対するフローティングゲート間結合の影響を低減する不揮発性メモリをプログラムする別の方法を開示している。実装形態の一例では、不揮発性記憶素子は、４つのデータ状態を用いて記憶素子毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ及びＣがプログラムされた状態であると仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイ符号化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各記憶素子は２ページ分のデータを記憶する。参照のために、これらのページのデータは上位ページ及び下位ページと呼ばれるが、他のラベルを与えることもできる。状態Ａを参照すると、上位ページはビット０を記憶し、下位ページはビット１を記憶している。状態Ｂを参照すると、上位ページはビット１を記憶し、下位ページはビット０を記憶している。状態Ｃを参照すると、両方のページがビットデータ０を記憶している。

プログラミング処理は、２つのステップの処理である。第１ステップでは、下位ページをプログラムする。下位ページがデータ１のままである場合、記憶素子状態は状態Ｅに留まる。データが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｂ’にプログラムされる。従って、図１８ａは、状態Ｅから状態Ｂ’への記憶素子のプログラミングを示している。状態Ｂ’は中間状態Ｂであり、従って、検証点はＶｖｂ’として示され、Ｖｖｂより低い。

一実施形態では、状態Ｅから状態Ｂ’に記憶素子をプログラムした後、ＮＡＮＤストリング内の隣接記憶素子（ＷＬｎ＋１）をその下位ページに対してプログラムする。例えば、図２を見直すと、記憶素子１０６用の下位ページをプログラムした後、記憶素子１０４の下位ページをプログラムする。記憶素子１０４をプログラムした後、記憶素子１０４が状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間結合の影響は記憶素子１０６の見かけの閾値電圧を上昇させる。これは、図１８ｂの閾値電圧区分１８５０に示したように状態Ｂ’の閾値電圧区分を拡大する影響を有する。閾値電圧区分のこの見かけの拡大は、上位ページをプログラムする際に修正される。

図１８ｃは、上位ページをプログラムする工程を示している。記憶素子が消去状態Ｅであって上位ページが１に留まる場合、記憶素子は状態Ｅに留まる。記憶素子が状態Ｅであり、その上位ページデータが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ａになる。記憶素子が中間の閾値電圧区分１８５０であって上位ページデータが１に留まる場合、記憶素子は最終状態Ｂにプログラムされる。記憶素子が中間の閾値電圧区分１８５０であって上位ページデータがデータ０になる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｃになる。隣接記憶素子の上位ページプログラミングだけが所定の記憶素子の見かけの閾値電圧に影響を与えるので、図１８ａ〜ｃで示した工程はフローティングゲート間結合影響を低減する。別の状態符号化の一例は、上位ページデータが１であるとき区分１８５０から状態Ｃに移動することであり、上位ページデータが０であるとき状態Ｂに移動することである。

図１８ａ〜ｃは４つのデータ状態と２つのページデータに対する一例を提供するが、開示された概念は４つの状態より多い、又は少ない状態、及び２つのページとは異なるページを備えた他の実装形態に適用することもできる。

図１９は、不揮発性メモリをプログラミングする方法の一実施形態を示すフローチャートである。一実装形態では、記憶素子はプログラミングの前に（ブロック単位または他の単位で）消去される。ステップ１９００では、「データロード」コマンドが制御部によって発行され、入力が制御回路１２１０によって受信される。ステップ１９０５では、ページアドレスを指定するアドレスデータが制御部またはホストからデコーダ１２１４に入力される。ステップ１９１０では、アドレス指定されたページのプログラムデータの１ページが、プログラミング用のデータバッファに入力される。そのデータは、ラッチの適切なセットにラッチされる。ステップ１９１５では、「プログラム」コマンドが、制御部によって状態マシン１２１２に発行される。

「プログラム」コマンドによってトリガされることで、ステップ１９１０でラッチされたデータは、適切な選択ワードラインに印加される図２０のパルス列２０００のステップ状のプログラムパルスを用いてステートマシン１２１２によって制御される選択された記憶素子にプログラミングされる。ステップ１９２０では、プログラム電圧Ｖ_ＰＧＭが開始パルス（例えば、１２Vまたは他の値）に初期化され、ステートマシン１２１２によって維持されるプログラムカウンタ（ＰＣ）がゼロに初期化される。ステップ１９２５では、前述したように、非選択ビットラインのチャネルがプレチャージされる。ステップ１９３０では、第１のＶ_ＰＧＭパルスが選択されたワードラインに印加され、選択されたワードラインに接続されている記憶素子のプログラミングが開始される。論理「０」が、対応する記憶素子がプログラミングされなければならないことを示す特定のデータラッチに記憶されている場合には、対応するビットラインが接地される。他方、論理「１」が、対応する記憶素子が現在のデータ状態に留まる必要があることを示す特定のラッチに記憶されている場合には、対応するビットラインが１．５−３Ｖに接続され、プログラミングが禁止される。

ステップ１９３５では、選択された記憶素子の状態が検証される。選択された記憶素子の目標閾値電圧が適切なレベルに到達したことが検出されると、対応するデータラッチに記憶されるデータが論理「１」に変更される。閾値電圧が適切なレベルに到達していないことが検出されると、対応するデータラッチに記憶されるデータは変更されない。このように、対応するデータラッチに論理「１」が記憶されているビットラインは、プログラミングされる必要がない。データラッチの全てが論理「１」を記憶しているとき、ステートマシンは（前述されたワイヤードＯＲ型機構を介して）全ての選択された記憶素子がプログラミングされたことを認識する。ステップ１９４０では、データラッチの全てが論理「１」を記憶しているか否かがチェックされる。データラッチの全てが論理「１」を記憶している場合、全ての選択された記憶素子がプログラミングされて検証されたため、プログラミング処理は完了し、成功となる。ステップ１９４５で「合格」のステータスが報告される。幾つかの実施例では、選択記憶素子の全てがプログラムされたと検証されない場合においても、プログラミング処理が完了し成功したとみなされる。このような場合、記憶素子の不十分なプログラムによって、次の読み出し処理中にエラーが発生しうる。しかしながら、これらのエラーはＥＣＣによって訂正できる。

ステップ１９４０で、データラッチの全てが論理「１」を記憶しているわけではないと判定されると、プログラミング処理は続行する。幾つかの実施例では、データラッチの全てが論理「１」を記憶していない場合においても、プログラム処理がストップする。ステップ１９５０では、プログラムカウンタＰＣが、プログラム制限値ＰＣｍａｘに対してチェックされる。プログラム制限値の一例は２０である。ただし、他の数も使用できる。プログラムカウンタＰＣがＰＣｍａｘ未満ではない場合、プログラム処理は失敗となり、「失敗」のステータスがステップ１９５５で報告される。プログラムカウンタＰＣがＰＣｍａｘ未満である場合には、Ｖ_ＰＧＭがステップサイズだけ増加され、ステップ１９６０でプログラムカウンタＰＣは増分される。次にプロセスはステップ１９３０に戻り、次のＶ_ＰＧＭパルスが印加される。

図２０は、プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列の例を示す。パルス列２０００は一連のプログラムパルス２００５、２０１０、２０１５、２０２０、２０２５、２０３０、２０３５、２０４０、２０４５、２０５０・・・を含んでおり、これらはプログラミング対象として選択されたワードラインに印加される。一実施形態では、プログラミングパルスは、１２Ｖで開始し、最大値（例えば２０−２５Ｖ）に達するまで連続するプログラミングパルスごとに、例えば０．５Ｖずつ増加する電圧Ｖ_ＰＧＭを有する。プログラムパルス間には検証パルス（例えば３つの検証パルス）がある。いくつかの実施形態では、データが、例えば状態Ａ、Ｂ及びＣにプログラミングされている状態ごとに検証パルスが存在する。他の実施形態では、さらに多くまたはさらに少ない検証パルスが存在する。各セットの検証パルスは、例えば、Ｖｖａ、Ｖｖｂ、及び、Ｖｖｃ（図１７）、又は、Ｖｖｂ’（図１８ａ）の振幅を有し得る。

本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。

Claims (15)

1. 複数の不揮発性記憶素子（６００）および少なくとも１つの選択ビットラインおよび少なくとも１つの非選択ビットラインを含む複数の関連ビットライン（６１０）に関するプログラミング処理を実行する方法であって、
   第１の期間（ｔ４−ｔ８）中に、少なくとも１つの導体部（５２０，６２０，７２０）から前記少なくとも一つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインへ電圧（ＶＳＯＵＲＣＥ）を磁気結合させるとともに、前記少なくとも１つの非選択ビットラインと前記複数の不揮発性記憶素子の関連するチャネル領域との間の連絡を許可しながら、前記少なくとも１つの選択ビットライン（５０４）および前記少なくとも１つの非選択ビットライン（５１０）にフロートすることを許可するステップと、
   前記第１の期間の後の第２の期間（ｔ１０−ｔ１５）中に、前記少なくとも１つの非選択ビットラインと前記関連するチャネル領域との間の連絡を禁止しながら、前記少なくとも１つの選択ビットライン（５０４）および前記少なくとも１つの非選択ビットライン（５１０）を駆動するステップと、前記少なくとも１つの選択ビットラインに関連する少なくとも１つの前記不揮発性記憶素子にプログラム電圧（ＶＰＧＭ）を印加するステップと、
   を備えることを特徴とする方法。
2. 前記第１の期間より前の期間（ｔ１−ｔ４）において、前記少なくとも１つの非選択ビットラインと前記関連するチャネル領域との間の連絡を許可しながら、前記少なくとも１つの非選択ビットラインを駆動するステップをさらに備えることを特徴とする請求項１に記載の方法。
3. 前記第１の期間より前の前記期間、および前記第２の期間において、前記少なくとも１つの非選択ビットラインおよび前記少なくとも１つの選択ビットラインがそれぞれ同一のレベル（ＶＤＤ）で駆動されることを特徴とする請求項２に記載の方法。
4. 前記連絡を許可するステップは、前記関連するチャネル領域を結果としてブーストし、
   前記連絡を許可するステップは、前記少なくとも１つの非選択ビットラインと前記関連チャネル領域との間の電気的なトランジスタ（８１４）を導通状態にするステップを備えることを特徴とする請求項１に記載の方法。
5. 前記第１の期間、および前記第１の期間より前の前記期間は、プログラミング処理のビットラインプレチャージ段階の一部であることを特徴とする請求項１に記載の方法。
6. 前記第１の期間での前記磁気結合は、前記関連するチャネル領域を第１のレベルにブーストし、
   前記関連するチャネル領域をさらにブーストするための前記第２の期間の少なくとも一部の期間において、パス電圧を他の不揮発性記憶素子に印加するステップをさらに備えることを特徴とする請求項１に記載の方法。
7. 少なくとも１つの非選択ビットラインおよび前記少なくとも１つの選択ビットラインは、各々の電圧源を備えるプレチャージ部（８０２）の各々に関連しており、
   前記少なくとも１つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインにフロートすることを許可するステップは、前記少なくとも１つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインを前記電圧源の各々から電気的に切断するステップを備え、
   前記少なくとも１つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインを駆動するステップは、前記少なくとも１つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインを前記電圧源の各々に電気的に接続するステップを備えることを特徴とする請求項１に記載の方法。
8. 前記複数の不揮発性記憶素子は一体として消去可能であり、
   前記複数の不揮発性記憶素子に関連する全てのビットラインは前記第１の期間においてフロートすることが許可されることを特徴とする請求項１に記載の方法。
9. 複数の不揮発性記憶素子（５００、５０６）と、
   少なくとも１つの選択ビットライン（５０４）および少なくとも１つの非選択ビットライン（５１０）を備えている複数の関連ビットラインと、
   少なくとも１つの導体部（５２０，６２０，７２０）と、
   少なくとも１つの制御部（１２１０）と、を備え、
   前記少なくとも１つの制御部は、
   （ａ）第１の期間（ｔ４−ｔ８）中に、少なくとも１つの導体部（５２０，６２０，７２０）から前記少なくとも一つの選択ビットラインおよび前記少なくとも１つの非選択ビットラインへ電圧（ＶＳＯＵＲＣＥ）を磁気結合させながら、前記少なくとも１つの選択ビットライン（５０４）および前記少なくとも１つの非選択ビットライン（５１０）にフロートすることを許可し、前記少なくとも１つの非選択ビットラインと前記複数の不揮発性記憶素子の関連するチャネル領域との間の連絡を許可し、
   （ｂ）前記第１の期間の後の第２の期間（ｔ１０−ｔ１５）中に、前記少なくとも１つの選択ビットライン（５０４）および前記少なくとも１つの非選択ビットライン（５１０）を駆動し、前記少なくとも１つの非選択ビットラインと前記関連するチャネル領域との間の連絡を禁止し、前記少なくとも１つの選択ビットラインに関連する少なくとも１つの前記不揮発性記憶素子にプログラム電圧（ＶＰＧＭ）を印加することを特徴とする不揮発性記憶システム。
10. 前記第１の期間での前記磁気結合は、前記関連するチャネル領域を第１のレベルにブーストし、
    前記少なくとも１つの制御部は、前記関連するチャネル領域をさらにブーストするための前記第２の期間の少なくとも一部の期間において、パス電圧を他の不揮発性記憶素子に印加することを特徴とする請求項９に記載の不揮発性記憶システム。
11. 前記導体部は、前記複数の不揮発性記憶素子に関連するソースラインを備え、
    前記少なくとも１つの制御部は、前記第１の期間中に前記ソースラインの電圧を変化させることを特徴とする請求項９に記載の不揮発性記憶システム。
12. 前記導体部は、前記複数の不揮発性記憶素子が形成されている基板のボディへの供給ラインを備え、
    前記少なくとも１つの制御部は、前記第１の期間中に前記供給ラインの電圧を変化させることを特徴とする請求項９に記載の不揮発性記憶システム。
13. 前記導体部は、前記複数の不揮発性記憶素子に関連する電力供給ラインを備え、
    前記少なくとも１つの制御部は、前記第１の期間中に前記電力供給ラインの電圧を変化させることを特徴とする請求項９に記載の不揮発性記憶システム。
14. 複数の前記不揮発性記憶素子は、前記複数の関連ビットラインと連絡する複数の異なるＮＡＮＤストリングに配置されることを特徴とする請求項９に記載の不揮発性記憶システム。
15. 前記複数の不揮発性記憶素子は一体として消去可能であり、
    前記複数の不揮発性記憶素子に関連する全てのビットラインは前記第１の期間中にフロートすることが許可されることを特徴とする請求項９に記載の不揮発性記憶システム。

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