JP2009043358A - 半導体記憶装置 - Google Patents

Abstract

【課題】セルソース線の電圧が上昇してもメモリセルの読み出し誤りが発生することがなく、しかも高速センス動作が可能な半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、ビット線の延びる方向と直交する方向に複数の制御領域ＣＡを形成する。センスアンプ３は、メモリセルアレイ１の各制御領域内のビット線ＢＬに対してそれぞれ個別のビット線制御信号ＢＬＣにより制御された充電電圧で初期充電を行う。ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。
【選択図】図１

Description

本発明は、ＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲ（Divided bit line ＮＯＲ）セル及びＡＮＤセル型ＥＥＰＲＯＭ等の半導体記憶装置に関し、特に改良された電流検知型のセンスアンプを有する半導体記憶装置に関する。

フラッシュメモリ等の半導体記憶装置のセンスアンプは、基本的にメモリセルのデータに応じて流れるセル電流の有無又は大小を検知することにより、データの値を判定する。センスアンプは、通常、多数のメモリセルが接続されたビット線（データ線）に接続されるが、そのセンス方式には、大きく分けて電圧検知型と電流検知型とがある。

電圧検知型センスアンプは、例えばメモリセルから切り離された状態のビット線を所定電圧にプリチャージした後、選択メモリセルによってビット線を放電させ、そのビット線の放電状態をビット線につながるセンスノードで検出する。データセンス時、ビット線は電流源負荷から切り離され、セルデータにより決まるビット線電圧を検出する。

一方、電流検知型センスアンプは、ビット線を介してメモリセルに読み出し電流を流してデータセンスを行う。但し、この場合もセルデータによってビット線電圧が決まり、最終的にビット線につながるセンスノードでのデータ判定は、セル電流の相違に基づくセンスノードの電圧の相違を検出することになる。

電圧検知型センスアンプと電流検知型センスアンプは、一般に、次のような利害得失がある。電圧検知型は、ビット線の電荷充放電を利用するため、消費電力が少なくて済むが、ビット線容量が大きい大容量メモリでは、その充放電に時間がかかるため、高速センスが難しくなる。またセルデータに応じてビット線電圧を比較的大きく振幅させるため、隣接ビット線間のノイズが問題になる。

これに対して電流検知型センスアンプは、ビット線を介してメモリセルに読み出し電流を流しながらデータセンスすることで、高速センスが可能である。また、ビット線とセンスノードの間に配置するクランプ用トランジスタ（プリセンスアンプ）により、セルデータに応じたビット線電圧の振幅は小さく抑えることができ、ビット線間ノイズが問題となり難い。しかし、この場合でもビット線の読み出しは１つおきであり、データを読み出していないビット線を接地してシールドとして用いることにより、読み出し中のビット線の相互間の影響を排除するようにしている。

これに対し、センス動作の間中、ビット線電位を常に一定の電圧に固定する制御を行うことにより、隣接ビット線間への影響を排除して、全ビットラインを並列検知可能にしたＡＢＬ（All Bit Line）型のセンスアンプも提案されている（特許文献１）。

しかし、このような電流検知型センスアンプでは、素子の微細化が進むにつれてセルソース線に流れ込む電流値が増大し、セルソース線の電位が上昇するという問題がある。セルソース線の電位が上昇すると、クランプ用トランジスタによって所定電位に制御されているビット線とセルソース線との電位差が減少するとので、選択セルのドレイン−ソース間電圧Ｖｄｓが低下し、且つ選択セルのゲート−ソース間電圧も低下するので、セル電流が減少し、選択セルデータの読み出し誤りが発生してしまう。

そこで、このような読み出し誤りを防止するため、センス動作を複数回行うマルチパスセンスと呼ばれる手法が提案されている（特許文献１）。このマルチパスセンスは、１回目のセンス動作で検知電流を流した選択セルをオフ状態に転換させて、再度センス動作を行うことにより、１回目のセンス動作時よりもセルソース線に流す電流値を抑制し、それによって先のセンス動作では検出されなかった選択セルの検知電流を、後のセンス動作では正しく検出する手法である。

しかし、このマルチパスセンスは、センス動作が複数回必要になるため、センス動作に時間がかかるという問題がある。特に、１つのメモリセルに8値、１６値のように多値のデータを記憶する場合、センス動作が７回、１５回と増えるので、１つのしきい値による判定に複数回のセンス動作が必要になることは、読み出し時間の点で致命的な欠点となる。

一方、セルソース線の電位が上昇したら、ビット線クランプ用トランジスタのゲート電圧をこれに合わせて上昇させるという制御も考えられているが、セルソース線の電位は、メモリセルアレイの各部で異なっているので、ビット線の一括的な電圧制御では、過剰に制御されるビット線や制御が足りないビット線が生じるという問題がある。
特表２００６−５００７２９号公報、段落００６２〜００６８、００７６〜００７９、図７Ａ，図７Ｂ，図８，図１３

本発明は、セルソース線の電圧が上昇してもメモリセルの読み出し誤りが発生することがなく、しかも高速センス動作が可能な半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、ビット線とセルソース線との間に接続された複数のメモリセルからなるメモリセルアレイと、前記ビット線をビット線制御信号により制御された充電電圧で初期充電し、データを読み出すべきメモリセルに所定のゲート電圧を与えたときの前記ビット線に流れる電流値を検出して前記メモリセルからの読み出しデータを判定する電流検知型のセンスアンプと、前記セルソース線の電圧を入力し前記入力されたセルソース線の電圧に応じて前記ビット線制御信号を生成し前記センスアンプに出力するビット線制御信号発生回路とを備えた半導体記憶装置において、前前記メモリセルアレイは、前記ビット線の延びる方向と直交する方向に複数の制御領域を形成し、前記センスアンプは、前記メモリセルアレイの各制御領域内のビット線に対してそれぞれ個別のビット線制御信号により制御された充電電圧で初期充電を行い、前記ビット線制御信号発生回路は、前記メモリセルアレイの各制御領域に対応して複数設けられ、各ビット線制御信号発生回路が、対応する前記制御領域内のセルソース線の電位をそれぞれ入力し前記入力された各制御領域内のセルソース線の電圧に応じて前記各制御領域内のビット線制御信号を個別に生成し出力するものであることを特徴とする。

本発明によれば、セルソース線の電圧が上昇してもメモリセルの読み出し誤りが発生することがなく、しかも高速センス動作が可能な半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、本発明の一実施形態に係る半導体記憶装置の要部を示すブロック図である。この半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリで、メモリセルアレイ１と、このメモリセルアレイ１のワード線及び選択ゲート線を選択するロウデコーダ２と、メモリセルアレイ１のビット線ＢＬ（後述）方向の一端側又は両端側に設けられてビット線ＢＬを介してデータを読み出すセンスアンプ３と、このセンスアンプ３と併設された複数のＢＬＣ（ビット線制御信号）発生回路４と、ＢＬＣ発生回路４に制御信号ＰＧを供給するＰＧ発生回路５とを備えて構成されている。

メモリセルアレイ１は、図２に示すように、複数のＮＡＮＤセルユニットＮＵをマトリクス状に配列して構成されている。ＮＡＮＤセルユニットＮＵは、複数のメモリセルＭ１〜Ｍｎを、隣接するもの同士でソース、ドレイン拡散層を共有する形で直列接続してなるメモリセル列と、このメモリセル列の一端とビット線ＢＬとの間に接続された選択ゲートトランジスタＳ１と、メモリセル列の他端とセルソース線ＣＥＬＳＲＣとの間に接続された選択ゲートトランジスタＳ２とを備えて構成されている。メモリセルＭ０〜Ｍｎの制御ゲートは横方向に配列されたメモリセルごとに共通接続されてそれぞれワード線ＷＬ０〜ＷＬｎを形成し、選択ゲートトランジスタＳ１，Ｓ２のゲートは横方向に配列された選択ゲートトランジスタごとに共通接続されて選択ゲート線ＳＧＤ，ＳＧＳを形成している。

ワード線ＷＬ方向に配列されるＮＡＮＤセルユニットＮＵの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックＢＬＫ０〜ＢＬＫｍ−１が配置される。また、メモリセルアレイ１は、図１に示すように、ワード線ＷＬが延びる方向に複数分割されて複数の制御領域ＣＡを形成している。

センスアンプ３は、例えば図３に示すように構成されている。なお、ここではＡＢＬ型のセンスアンプを例にとって説明するが、本発明は、特にこの形式のセンスアンプに限定されるものではない。

センスアンプ３は、主としてビット線ＢＬ及びセンスノードＳＥＮを初期充電する初期充電回路３１と、センスノードＳＥＮに接続されたセンス用キャパシタ３２と、センスノードＳＥＮの電位からビット線ＢＬに流れる電流値を検出する電流弁別回路３３と、この電流弁別回路３３の出力を読み出しデータとして保持するラッチ３４と、ビット線ＢＬ及びセンスノードＳＥＮの電荷を放電させる放電回路３５と、このセンスアンプ３とビット線ＢＬとを接続するビット線選択トランジスタ３６とを備えて構成されている。

初期充電回路３１には、電源ＶＤＤに接続されて充電電流をオンオフする充電スイッチ用のＰＭＯＳトランジスタ３１２が設けられている。ＰＭＯＳトランジスタ３１２のソースは電源ＶＤＤに接続され、ＰＭＯＳトランジスタ３１２のドレインとセンスノードＳＥＮとの間には、ＰＭＯＳトランジスタ３１４と、ＮＭＯＳトランジスタ３１５とが直列に接続されている。また、センスノードＳＥＮとビット線選択トランジスタ３６との間には、ＮＭＯＳトランジスタ３１６と電圧クランプ用のＮＭＯＳトランジスタ３１７の直列回路が挿入されている。更に、ＮＭＯＳトランジスタ３１５，３１６の直列回路と並列にＮＭＯＳトランジスタ３１８が接続されている。これらＮＭＯＳトランジスタ３１５，３１６，３１８は、ビット線ＢＬ及びセンスノードＳＥＮの充放電経路を切り換える。

電流弁別回路３３は、センスノードＳＥＮを検出するＰＭＯＳトランジスタ３３１と、このトランジスタ３３１のソース−電源ＶＤＤ間に接続されたラッチタイミングで動作するＰＭＯＳトランジスタ３３２とを備えて構成されている。ＰＭＯＳトランジスタ３３１のドレイン側に、ＣＭＯＳインバータ３４１，３４２を逆並列接続してなるラッチ３４が接続されている。このラッチ３４の出力は、図示しない読み出しバスに繋がっている。また、放電回路３５は、ＮＭＯＳトランジスタ３５１，３５２の直列回路からなる。

このセンスアンプ３は、プリチャージ、センス、データラッチ及びディスチャージの各動作期間を有する。図４は、プリチャージ期間のタイミングチャートである。プリチャージを開始するためには、まず、ＰＭＯＳトランジスタ３１４のゲートに供給される制御信号ＩＮＶがローレベル、ＮＭＯＳトランジスタ３１５，３１６のゲートに供給される制御信号Ｈ００、ＸＸ０（図示せず）がハイレベルの状況で、ＮＭＯＳトランジスタ３１７，３１８のゲートに供給される制御信号ＢＬＣ，ＢＬＸを、ビット線ＢＬに電源ＶＤＤを通すことができる所定の電圧まで立ち上げる。続いて、ビット線選択トランジスタ３６のゲートに供給される制御信号ＢＬＳが立ち上がると共に、ＰＭＯＳトランジスタ３１２のゲートに入力される制御信号ＦＬＴが立ち下がる。これにより、トランジスタ３１２，３１４，３１５〜３１８及び３６がオン状態になるので、トランジスタ３１５，３１６及びトランジスタ３１８の２つの経路を経由してビット線ＢＬ及びセンスノードＳＥＮに充電電流が流れる。

ビット線ＢＬに接続されたＮＡＮＤセルユニットＮＵの選択セルが“０”データを記憶している場合、ＮＡＮＤセルユニットＮＵには、オン電流が流れないため、ビット線ＢＬの電位は、電圧クランプ用トランジスタ３１７のゲートに供給されるビット線制御信号ＢＬＣの電圧Ｖ_ＢＬＣからトランジスタ３１７のしきい値Ｖｔｈを引いたＶ_ＢＬＣ−Ｖｔｈとなる。また、選択セルが“１”データを記憶（消去状態）している場合には、選択セルに所定の電流値が流れてビット線ＢＬの電位は、“０”を記憶している場合よりも低くなる。

プリチャージ期間が終了したら、トランジスタ３１５がオフ状態とされ、選択セルがデータ“１”を記憶している場合、センスノードＳＥＮに充電された電荷がビット線ＢＬ及び選択セルを介して放電され、続いてトランジスタ３１８経由でビット線ＢＬに流れる電流値を制御する。これにより、ビット線ＢＬが常に一定の電位に保たれて、隣接ビット線への影響を排除する。その後、センスノードＳＥＮの電位を検知することで、選択セルの記憶されているデータを判別する。判別されたデータはラッチ３４でラッチされ、データ線を介して外部に出力される。続いてビット線ＢＬ及びセンスノードＳＥＮの電荷を放電回路３５を介して放電する。

ところで、プリチャージ期間及びセンス動作時に、ビット線ＢＬに流れる電流が一気にセルソース線ＣＥＬＳＲＣに流れ込むことにより、セルソース線ＣＥＬＳＲＣの電位が上昇する。このため、ＢＬＣ発生回路４は、ＰＧ発生回路５と協働してセルソース線ＣＥＬＳＲＣの電圧に応じた電圧のビット線制御信号ＢＬＣを生成し、センスアンプ３のクランプ用トランジスタ３１７のゲートに供給するようにしている。すなわち、セルソース線ＣＥＬＳＲＣの電圧が上昇してきたら制御信号ＢＬＣの電圧も上昇させる。

この実施形態では、セルソース線ＣＥＬＳＲＣのモニタ箇所を、メモリセルアレイ１の制御領域ＣＡ毎に配置し、各ＢＬＣ発生回路４で、制御領域ＣＡ毎にビット線制御信号ＢＬＣを個別に制御するようにしている。すなわち、図４に示すように、ビット線ＢＬに電流が流れることにより、セルソース線ＣＥＬＳＲＣの電圧が上昇するので、各制御領域ＣＡで個別にセルソース電圧を観測し、これに基づいてビット線制御信号ＢＬＣ１，ＢＬＣ２，…を個別に制御する。

図５は、ＢＬＣ発生回路４の具体的構成例を示し、図６は、ＰＧ発生回路５の具体的構成例を示している。ＰＧ発生回路５は、ＰＭＯＳトランジスタ５１及び抵抗５２，５３の直列回路に流れる電流による、抵抗５３両端の電圧降下分と、基準電圧ＶＲＥＦとが等しくなるように演算増幅器５４が制御信号ＰＧをＰＭＯＳトランジスタ５１のゲートに供給してトランジスタ５１を制御する定電流回路からなる。ＢＬＣ発生回路４は、ＰＭＯＳトランジスタ４１と、ダイオード接続されたＮＭＯＳトランジスタ４２と、抵抗４３の直列回路により構成され、ＰＭＯＳトランジスタ４１のゲートに制御信号ＰＧを入力することで抵抗４３に定電流を流し、抵抗４３の一端をセルソース線ＣＥＬＳＲＣに接続することで、セルソース線ＣＥＬＳＲＣの電圧が上昇又は下降すると、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２の接続点の電位も上昇又は下降するように構成されている。そして、トランジスタ４１，４２の接続点がビット線制御信号ＢＬＣとして出力される。

この実施形態によれば、ＢＬＣ発生回路４がメモリセルアレイ１の制御領域ＣＡ毎に設けられ、制御領域ＣＡ毎にビット線制御信号ＢＬＣを独立に発生させてセンスアンプ３により生成されるビット線ＢＬの電圧を制御しているので、セルソース線ＣＥＬＳＲＣの変動により読み出し誤りが発生するのを制御領域ＣＡ毎に防止することができる。しかも、この実施形態では、１回のセンス動作で全てのデータの読み出しが可能であるため、マルチパス方式に比べて読み出し時間を大幅に短縮することができる。

なお、メモリセルアレイ１を分割して形成される制御領域ＣＡの数は、３以上であることが望ましい。ＢＬＣ発生回路４の数は、３以上が望ましいが、必ずしも制御領域ＣＡの数と一致する必要はなく、ＢＬＣ発生回路４が１又は複数の制御領域ＣＡを制御可能なものであればよい。

複数のＢＬＣ発生回路４は、メモリセルアレイ１のビット線ＢＬが延びる方向の一端又は両端に配置されるのがレイアウト上好ましい。

なお、以上の実施形態では、ＮＡＮＤ型フラッシュメモリを例に取って説明したが、本発明は、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、ＮＯＲ型、ＤＩＮＯＲ（Divided bit line ＮＯＲ）型及びＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置にも適用可能である。

本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの要部のブロック図である。 同メモリにおけるメモリセルアレイの回路図である。 同メモリにおけるセンスアンプの回路図である。 同メモリにおけるセンスアンプの動作を示す波形図である。 同メモリにおけるＢＬＣ発生回路の回路図である。 同メモリにおけるＰＧ発生回路の回路図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ、４…ＢＬＣ発生回路。

Claims (5)

1. ビット線とセルソース線との間に接続された複数のメモリセルからなるメモリセルアレイと、
   前記ビット線をビット線制御信号により制御された充電電圧で初期充電し、データを読み出すべきメモリセルに所定のゲート電圧を与えたときの前記ビット線に流れる電流値を検出して前記メモリセルからの読み出しデータを判定する電流検知型のセンスアンプと、
   前記セルソース線の電圧を入力し前記入力されたセルソース線の電圧に応じて前記ビット線制御信号を生成し前記センスアンプに出力するビット線制御信号発生回路と
   を備えた半導体記憶装置において、
   前記メモリセルアレイは、前記ビット線の延びる方向と直交する方向に複数の制御領域を形成し、
   前記センスアンプは、前記メモリセルアレイの各制御領域内のビット線に対してそれぞれ個別のビット線制御信号により制御された充電電圧で初期充電を行い、
   前記ビット線制御信号発生回路は、前記メモリセルアレイの各制御領域に対応して複数設けられ、各ビット線制御信号発生回路が、対応する前記制御領域内のセルソース線の電位をそれぞれ入力し前記入力された各制御領域内のセルソース線の電圧に応じて前記各制御領域内のビット線制御信号を個別に生成し出力するものである
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルアレイは、Ｍ個（Ｍは３以上の整数）の制御領域を形成し、
   前記ビット線制御信号発生回路は、前記Ｍ個の制御領域の１つ又は複数を制御するようにＮ個（Ｎは３以上の整数）設けられている
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記各ビット線制御信号発生回路は、制御すべき制御領域の前記ビット線の延びる方向の前記センスアンプを介して隣接する位置に配置されることを特徴とする請求項２記載の半導体記憶装置。
4. 前記各ビット線制御信号発生回路は、前記セルソース線の電圧が高くなるほど出力するビット線制御信号の電圧を上昇させるものであることを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
5. 前記センスアンプは、
   前記ビット線及びセンスノードに電源から初期充電電流を供給すると共に前記ビット線制御信号をゲートに入力して前記ビット線に与える充電電圧を制御するビット線クランプ用トランジスタを有する初期充電回路と、
   前記センスノードに接続されたセンス用キャパシタと、
   前記センスノードの電位から前記ビット線を流れる電流値を検出する電流弁別回路と、
   この電流弁別回路の出力を読み出しデータとして保持するラッチと、
   前記初期充電回路に接続されて前記ビット線及びセンスノードに蓄積された電荷を放電する放電回路と、
   前記初期充電回路と前記放電回路の接続点と前記ビット線とを選択的に接続するビット線選択トランジスタと
   を備えたことを特徴とする請求項１〜４の何れか１項記載の半導体記憶装置。

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