JP2001160297A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
の読み出し回路において、プリチャージ終了後ワード線
の立ち上げを行っているため高速に読み出すことができ
ない。またメモリコアを使用するセットやLSIによって
仕様が異なり、品種毎に開発する必要があった。 【解決手段】 外部制御信号の状態に応じて、2つの異
なるタイミングでワード線を立ち上げるように、ワード
線制御回路12を設け、高速時はプリチャージを行いな
がらワード線の立ち上げを行うためプリチャージ終了後
に直ちにセンス動作が開始され、高速アクセスできる。
低消費電力時は、プリチャージ終了後にワード線の立ち
上げを行うため消費電力を抑えることができる。この様
に外部制御信号を切り替えるだけで高速と低消費を満た
すことができる。
Description
PROM等の不揮発性メモリコアの読み出し回路技術に
関するものである。
み出し方法の一つとして行列にマトリックス状に配列さ
れたメモリセルをワード線及びビット線より選択し、選
択メモリセルのセル電流から、センスアンプによって記
憶情報を増幅する方式が一般的に用いられている。さら
に高速に読み出しを行なうため、選択されたビット線の
プリチャージを予め行ない、プリチャージ終了後メモリ
セルの電流をセンスアンプで検知している。
ビットの情報を記録するNチャンネル型メモリセル、2
はNチャンネル型メモリセル1のゲートにつながるワー
ド線(WL0〜WLm)、3はNチャンネル型メモリセル1の
ドレインにつながるビット線(BL0〜BLn)、4はNチ
ャンネル型メモリセル1がマトリックス状に配置された
m行n列のメモリセルアレイである。
を任意に選択して選択ワード線2を活性化するロウデコ
ーダ、8はカラムアドレスAxによってビット線3を任
意に選択するカラムデコーダ、10はロウデコーダ5及
びカラムデコーダ8によって任意に選択されたNチャン
ネル型メモリセル1の記憶情報を増幅するセンスアンプ
である。
ジスタで構成されている。さらにセンスアンプ10にお
いて、Pチャンネル型トランジスタQp0のゲートはプリ
チャージ信号CLKに、ソースはVDDにドレインはセンスノ
ードN00に接続されている。またN00とセンスアンプ出力
SOUTの間にはINV0が介在している。図8は上記の読み出
し回路のタイミングチャートを示す。
が交差するメモリセルQm10がサイクル(T1)において選
択された時の動作について説明する。CLKが"L"期間にア
ドレスが変化すると、1本の選択されたカラムデコード
信号CLM1が"L"→"H"となり、ビット線BL1のプリチャー
ジがカラムデコーダQn1を介して開始される。CLKが"H"
になると、ロウアドレスAyによって選択された1本のワ
ード線WL0が選択され("L"→"H")、メモリセルQm10の
読み出しが開始される。メモリセルに電流が流れなけれ
ば("0"プログラム)ビット線BL1はプリチャージレベル
を維持し、メモリセルに電流が流れれば("1"プログラ
ム)ビット線BL1はメモリセルQm10を介してディスチャー
ジされる。
間Vccに維持されている。プリチャージが終了しセンス
動作が開始されると、"0"プログラム時、N00はVccを維
持し、INV0によってSOUTより“L"が出力される。また"
1"プログラム時、プリチャージが終了しセンス動作が開
始されると、ビット線同様センスノードN00は、カラム
デコーダQn1を介して、VSSにディスチャージされ、INV0
のスイッチングレベルを超えると"H"データがセンスア
ンプより出力される。
読み出し回路では、プリチャージが終了してからワード
線の選択を行なうため、ワード線の立ち上がりに時間を
要し高速アクセスすることが困難である。一方、使用さ
れるマイクロコントローラやシステムLSIの用途に応
じて高速アクセスや低消費電力など要求される仕様が異
なる。また同一の品種においても使用する周波数が異な
り、低速時には低消費電力が要求される。
動作の切り替えが可能な半導体記憶装置を提供すること
を目的とする。
は、外部より入力される高速・低消費電力モード信号に
従って、高速モード時はプリチャージと同時にワード線
の選択して、プリチャージ後に直ちにセンス動作が開始
され、低消費電力モード時はプリチャージ終了後にワー
ド線の選択を行うように構成して、1つメモリコアで高
速、低消費と2つの仕様を満足することができる。
れたメモリセルからなるメモリセルアレイと、前記メモ
リセルアレイの行を選択するワード線と、前記メモリセ
ルアレイの列を選択するビット線と、選択されたメモリ
セルから前記ビット線を介して読み出された情報を増幅
するセンスアンプと、前記ワード線の選択タイミングを
動作モード切替信号に応答して制御する制御手段とを備
えたことを特徴とする。
ット線のプリチャージを行うビット線プリチャージ手段
をさらに備え、前記制御手段は、前記ビット線プリチャ
ージ手段によるビット線プリチャージ動作期間内にワー
ド線の選択を開始する第1のタイミングとビット線プリ
チャージ終了後にワード線の選択を開始する第2のタイ
ミングとを選択可能に構成したことを特徴とする。
レスにしたがってワード線の選択を行うロウデコーダを
さらに備え、前記制御手段は、前記動作モード切替信号
に応答して前記ロウデコーダを制御し、高速モード時に
前記第1のタイミングでワード線の選択を開始し、低消
費電力モード時に第2のタイミングでワード線の選択を
開始することを特徴とする。
1〜図6に基づいて説明する。 (実施の形態1)図1と図2は(実施の形態1)を示
す。図1の読み出し回路は、ワード線制御回路12がロ
ウデコーダ5の前段に設けられている点が図7に示した
従来例とは異なっている。
ル型メモリセル、2はNチャンネル型メモリセル1のゲ
ートにつながるワード線(WL0〜WLm)、3はNチャンネ
ル型メモリセル1のドレインにつながるビット線(BL0
〜BLn)、4はNチャンネル型メモリセル1がマトリッ
クス状に配置されたm行n列のメモリセルアレイであ
る。
ある高速・低消費電力切り替え端子(HS)及びアドレス
Ayを入力とし、HS端子に応じてロウデコーダ5の制御を
行なう。ロウデコーダ5はワード線2を任意に選択して
選択ワード線2を活性化する。8はアドレスAxによっ
てビット線3を任意に選択するカラムデコーダ、10は
ロウデコーダ5及びカラムデコーダ8によって任意に選
択されたNチャンネル型メモリセル1の記憶情報を増幅
するセンスアンプである。
ジスタで構成されている。さらにセンスアンプ10にお
いて、Pチャンネル型トランジスタQp0のゲートはプリ
チャージ信号CLKに、ソースはVDDにドレインはセンスノ
ードN00に接続されている。またN000には前記カラムデ
コーダ(Qn0〜Qnn)が接続されている。またN00とセン
スアンプ出力SOUTの間にはINV0が介在している。
ド時(HS=H)のタイミングチャートを図2に示し、ビット
線BL1及びワード線WL0が交差するメモリセルQm10が
サイクル(T1)において選択された時の動作について説明
する。CLKが"L"期間にアドレスが変化すると、1本の選
択されたカラムデコード信号CLM1が"L"→"H"となり、ビ
ット線BL1のプリチャージがカラムデコーダQn1を介して
開始される。同時にアドレスの変化を受け、ワード線WL
1も選択される。
終了し、メモリセルQm10の読み出しが開始される。即ち
メモリセルに電流が流れなければ("0"プログラム)ビ
ット線BL1はプリチャージレベルを維持し、メモリセル
に電流が流れれば("1"プログラム)ビット線BL1はメモリ
セルQm10を介してディスチャージされる。またセンスノ
ードNS0は、プリチャージ期間Vccに維持されている。プ
リチャージが終了しセンス動作が開始されると"0"プロ
グラム時、N00はVccを維持し、INV0によってSOUTより
“L"が出力される。また"1"プログラム時、プリチャー
ジが終了しセンス動作が開始されると、ビット線同様セ
ンスノードN00は、カラムデコーダQn1を介して、VSSに
ディスチャージされ、INV0のスイッチングレベルを超え
ると"H"データを出力する。
ワード線を選択することによって、プリチャージ終了
後、直ちにセンス動作が開始できるため高速にデータを
読み出すことができる。また、選択されたメモリセル
が"1"プログラムの場合、プリチャージを行なう際メモ
リセルに電流が流れるため、ビット線のプリチャージレ
ベルがワード線を立ち上げない場合より低くなりプリチ
ャージ終了後ディスチャージに要する時間が短くなる。
を、"H"にすることでワード線をプリチャージと同時に
選択し、高速アクセスすることができる。一方、低消費
電力モード時(HS="L")は、従来例と同様プリチャージ
終了後ワード線の立ち上げを行なうため消費電力は抑え
ることができる。以上の様に外部より入力される高速/
低消費モード信号に応じてワード線の選択するタイミン
グを制御することで、高速/低消費と2つの仕様を満た
すことができる。
態2)を示す。図3の読み出し回路は、1ビットのデー
タを出力するための不揮発性メモリのブロックを表した
ものである。1は1ビットの情報を記録するNチャンネ
ル型メモリセル、2はNチャンネル型メモリセル1のゲ
ートにつながるワード線(WL0〜WLm)、3はNチャンネ
ル型メモリセル1のドレインにつながるビット線(BL0
〜BLn)、4はNチャンネル型メモリセル1がマトリッ
クス状に配置されたm行n列のメモリセルアレイであ
る。
成されたカラムでコーダ、11はセンスアンプを表し、
センスアンプとビット線はカラムデコーダを介して接続
されている。またセンスアンプのプリチャージトランジ
スタQp10のゲートには、プリチャージ信号CLK及びセン
スアンプ活性化信号(SA0〜SA3)を入力とするNAND回路
の出力が接続され、ディスチャージトランジスタQn100
のソースはVSSに、ドレインはビット線(BL0〜BLn)
に、ゲートはセンスアンプ活性化信号SAを入力とするイ
ンバータINV11の出力に接続されている。
コーダを1段とし、複数個のセンスアンプの出力をデコ
ードし1ビットのデータを出力するためのセンスアンプ
選択回路22により構成されている。また1つのセンス
アンプにはカラムトランジスタ8個(Qn0〜Qn7)が接
続され、8カラムを基本単位とし、4つのセンスアンプ
が配置され各々VDS0〜VDS3の電源に接続されている。
さらにセンスアンプ電源VDS0〜VDS3は、外部より入力さ
れる高速/低消費切り替え信号HS及びアドレス(Ax)
に応じて、センスアンプ電源制御回路21によって制御
される。センスアンプ電源制御回路21の出力(IN0〜I
N3)は、高いVTのトランジスタで構成されたセンスアン
プ電源供給回路20のゲートに接続され、その出力がセ
ンスアンプ電源VDS0〜VDS3に接続されている。
モードタイミングチャートを図4に示し、ビット線BL1
とワード線WL0が交差するメモリセルトランジスタQm01
が選択された際の動作について説明する。CLK“L"期間
にアドレスが変化すると、IN0がH→Lに変化し、VDS0にV
DDが供給される。IN0は高速/低消費切り替え信号HSで
コントロールされ、高速時(HS=H)、IN0〜IN3はVSSの
ため、センスアンプの電源は常時供給されている。一
方、低消費時(HS="L")は選択されるセンスアンプの電
源だけ供給され、非選択のセンスアンプの電源はVSSと
なる。即ちIN1〜IN3は"H"となり、センスアンプ電源供
給回路20の高VTトランジスタQn20が導通しVDS1〜VDS
3は接地されている。
プ活性化信号SA0、カラムデコーダQn1が選択されると、
選択ビット線BL1のプリチャージが開始される。CLKがL
→Hに変化しプリチャージが終了すると、ワード線WL0が
選択され、メモリセルにプログラムされた情報に従っ
て、SAOUT0よりデータが出力される。同時に非選択のセ
ンスアンプは、センスアンプ選択信号SA1〜SA3が”L
“になるため、INV11の出力が”H"となりNchトランジス
タQn100によってセンスノードN100は“L"となる。
れる。さらにセンスアンプ出力SAOUT0〜SAOUT3はセン
スアンプ出力デコード回路21で1ビットのデータにデ
コードされ出力される。デザインルールの微細化が進む
と、動作時およびスタンバイ時オフリークの電流が増加
し、低消費電力化が困難になる。この様にセンスアンプ
に接続されるカラムデコーダを削減し、複数のセンスア
ンプの出力をデコードすることで高速アクセス可能なば
かりか、低消費モード時、複数個の非選択のセンスアン
プの電源を切ることによって、メモリセルによるオフリ
ークを減少させ低消費化をすることができる。
電源はVDDに維持されているため高速に読み出しするこ
とができる。 (実施の形態3)図5と図6は(実施の形態3)を示
す。図5の読み出し回路は、1ビットのデータを出力す
るための不揮発性メモリのブロックを表したものであ
る。
ル型メモリセル、2はNチャンネル型メモリセル1のゲ
ートにつながるワード線(WL0〜WLm)、3はNチャンネ
ル型メモリセル1のドレインにつながるビット線(BL0
〜BLn)、4はNチャンネル型メモリセル1がマトリッ
クス状に配置されたm行n列のメモリセルアレイであ
る。8はNチャンネルトランジスタで1段で構成された
カラムでコーダ、11はセンスアンプを表し、センスア
ンプとビット線はカラムデコーダを介して接続されてい
る。またセンスアンプのプリチャージトランジスタQp10
のゲートには、プリチャージ信号CLK及びセンスアンプ
活性化信号(SA0〜SA3)を入力とするNAND回路の出力が
接続され、ディスチャージトランジスタQn100のソース
はVSSに、ドレインはビット線(BL0〜BLn)に、ゲート
はセンスアンプ活性化信号SAを入力とするインバータの
出力に接続されている。また高速に読み出しを行うため
にカラムデコーダを1段とし、複数個のセンスアンプの
出力をデコードし1ビットのデータを出力するためのセ
ンスアンプ選択回路22により構成されている。
ジスタ8個(Qn0〜Qn7)が接続され、8カラムを基本
単位とし、4つのセンスアンプが配置され各々VDS0〜VD
S3の電源に接続されている。またプリチャージ信号CLK
を遅延回路23で遅延させることにより、遅延信号DLY
は生成され、さらにセンスアンプ電源VDS0〜VDS3は、外
部より入力される高速/低消費切り替え信号HS、アドレ
ス(Ax)及び遅延信号DLYに応じて、センスアンプ電
源制御回路21によって制御される。センスアンプ電源
制御回路21の出力(IN0〜IN3)は、高いVTのトランジ
スタで構成されたセンスアンプ電源供給回路20のゲー
トに接続され、その出力がセンスアンプ電源VDS0〜VDS3
に接続されている。
ードタイミングチャートを図6に示し、ビット線BL1と
ワード線WL0が交差するメモリセルトランジスタQm01が
選択された際の動作について説明する。CLK“L"期間に
アドレスが変化すると、IN0がH→Lに変化し、VDS0にVDD
が供給される。IN0は高速/低消費切り替え信号HSでコ
ントロールされ、高速時(HS=H)、IN0〜IN3はVSSのた
め、センスアンプの電源は常時供給されている。一方、
低消費時(HS="L")、は選択されるセンスアンプの電源
だけ供給され、非選択のセンスアンプの電源はVSSとな
る。即ちIN1〜IN3は"H"となり、センスアンプ電源供給
回路20の高VTトランジスタQn20が導通しVDS1〜VDS3
は接地されている。
り、CLKがL→Hに変化すると遅延回路23で設定された
遅延段数に従って遅延した後、DLYはL→Hに変化する。
この際遅延回路23では1ビットの読み出しを行うのに
充分な遅延時間に設定されている。一方、アドレスの変
化を受けてセンスアンプ活性化信号SA0、カラムデコー
ダQn1が選択されると、選択ビット線BL1のプリチャージ
が開始される。CLKがL→Hに変化しプリチャージが終了
すると、ワード線WL0が選択され、メモリセルにプログ
ラムされた情報に従って、SAOUT0よりデータが出力され
る。同時に非選択のセンスアンプは、センスアンプ選択
信号SA1〜SA3が”L“になるため、INV11の出力が”H"
となりNchトランジスタQn100によってセンスノードN100
は“L"となる。従ってSAOUT1〜SAOUT3から"H"が出力さ
れる。さらにセンスアンプ出力SAOUT0〜SAOUT3はセン
スアンプ出力デコード回路21で1ビットのデータにデ
コードされ出力回路30よりデータが出力される。この
際出力回路30では、遅延信号DLYによってデータはラ
ッチされている。DLYがL→Hに変化すると、センスアン
プ電源制御回路21によって、センスアンプ電源供給回
路20の入力IN0がL→Hとなり、選択センスアンプ電源VD
S0がH→Lになる。
と、メモリセルのオフ電流による電力の消費が増大す
る。従って低速アクセス時、低消費電力モードに設定す
ることで、非選択のビットセンスアンプの電源をOFFさ
せるだけでなく、選択されたセンスアンプの電源も出力
データをラッチした後OFFすることによって、メモリセ
ルのオフ電流をカットすることができ、低消費電力化を
実現できる。
は、外部より入力される高速/低消費電力切り替え信号
に応じて、ワード線の立ち上がりタイミングをコントロ
ールすることで、高速アクセス及び低消費電力動作の切
り替えが可能というすぐれた効果が得られるものであ
る。
成図
成図
成図
ド線 3 不揮発性型メモリセルの列を選択するためのビッ
ト線 4 不揮発性型メモリセルで構成されたm行n列のメ
モリセルアレイ 5 ワード線を選択するためのロウデコーダ 8 ビット線を選択するためのカラムデコーダ 10 センスアンプ 11 センスアンプ 12 ワード線制御回路 20 高VTトランジスタで構成されたインバータ 21 センスアンプ電源制御回路 22 センスアンプ選択回路 23 遅延回路 30 出力回路
Claims (5)
- 【請求項1】行列に配列されたメモリセルからなるメモ
リセルアレイと、 前記メモリセルアレイの行を選択するワード線と、 前記メモリセルアレイの列を選択するビット線と、 選択されたメモリセルから前記ビット線を介して読み出
された情報を増幅するセンスアンプと、 前記ワード線の選択タイミングを動作モード切替信号に
応答して制御する制御手段とを備えた半導体記憶装置。 - 【請求項2】前記ビット線のプリチャージを行うビット
線プリチャージ手段をさらに備え、 前記制御手段は、前記ビット線プリチャージ手段による
ビット線プリチャージ動作期間内にワード線の選択を開
始する第1のタイミングとビット線プリチャージ終了後
にワード線の選択を開始する第2のタイミングとを選択
可能に構成した請求項1記載の半導体記憶装置。 - 【請求項3】行アドレスにしたがってワード線の選択を
行うロウデコーダをさらに備え、 前記制御手段は、前記動作モード切替信号に応答して前
記ロウデコーダを制御し、高速モード時に前記第1のタ
イミングでワード線の選択を開始し、低消費電力モード
時に第2のタイミングでワード線の選択を開始する請求
項2記載の半導体記憶装置。 - 【請求項4】不揮発性型メモリセルが所望の記憶容量分
だけ行列に配列されたメモリセルアレイと、 前記メモリセルアレイのゲートに接続されて行を選択す
るワード線と、 前記ワード線を選択するためのロウデコーダと、 前記メモリセルのドレインに接続されているビット線と
前記ビット線を選択するためのカラムデコーダと、 前記メモリセルにプログラムされた情報を増幅するため
の複数のセンスアンプと、 アドレス入力信号に応じて前記複数のセンスアンプの出
力から特定ビットを選択して出力するセンスアンプ選択
回路とを備えた半導体記憶装置であって、 制御信号入力手段と前記制御信号入力手段から与えられ
制御信号が一方の状態の場合に前記複数のセンスアンプ
の全てに電源を供給し、他方の状態の場合に前記アドレ
ス入力信号に応じて特定のセンスアンプのみ電源を供給
するセンスアンプ電源制御回路を備えた半導体記憶装
置。 - 【請求項5】不揮発性型メモリセルが所望の記憶容量分
マトリックス状に配列されたメモリセルアレイと、前記
メモリセルアレイのゲートに接続されているワード線
と、 前記ワード線を選択するためのロウデコーダと、 前記メモリセルのドレインに接続されているビット線
と、 前記ビット線を選択するためのカラムデコーダと、 前記メモリセルにプログラムされた情報を増幅するため
の複数のセンスアンプと、 アドレス入力信号に応じて前記複数のセンスアンプの出
力から特定ビットを選択して出力するセンスアンプ選択
回路と、 第1の制御信号入力手段と、 前記第1の制御信号入力手段からある一定の遅延値を持
つデータラッチ信号を生成する遅延手段と、 前記データラッチ信号によって前記センスアンプ選択回
路の出力をラッチしデータを出力する出力回路とを備え
た半導体記憶装置であって、 第2の制御信号入力手段と、 前記第2の制御信号入力手段から与えられ制御信号が一
方の状態の場合に前記複数のセンスアンプ全てに電源を
供給し、他方の状態の場合に前記遅延手段によって設定
される遅延期間前記アドレス入力信号に応じて特定のセ
ンスアンプのみ電源を供給するセンスアンプ電源制御回
路とを備えた半導体記憶装置。
Priority Applications (1)
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---|---|---|---|
JP34398299A JP3835962B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置 |
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JP2001160297A true JP2001160297A (ja) | 2001-06-12 |
JP3835962B2 JP3835962B2 (ja) | 2006-10-18 |
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Family Applications (1)
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Country Status (1)
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JP (1) | JP3835962B2 (ja) |
Cited By (5)
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JP2010113777A (ja) * | 2008-11-07 | 2010-05-20 | Nec Electronics Corp | 半導体記憶装置及びそのリードアクセス方法 |
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-
1999
- 1999-12-03 JP JP34398299A patent/JP3835962B2/ja not_active Expired - Fee Related
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US9224487B2 (en) | 2010-04-16 | 2015-12-29 | Cypress Semiconductor Corporation | Semiconductor memory read and write access |
JP2013101749A (ja) * | 2013-03-04 | 2013-05-23 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
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