KR101565775B1 - 저 노이즈 감지 증폭기 어레이와 비휘발성 메모리를 위한 방법 - Google Patents

저 노이즈 감지 증폭기 어레이와 비휘발성 메모리를 위한 방법 Download PDF

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Abstract

병렬로 감지 모듈의 해당하는 그룹을 갖는 비휘발성 메모리 셀의 페이지 감지에서, 각 높은 전류 셀이 확인될 때 계속 감지될 페이지에서 다른 것과 추가 감지가 록아웃된다. 록아웃에 관여하는 감지 모듈은 록아웃 모드에 있고 비활성화된다. 감지 모듈로부터의 노이즈 소스는 록아웃 모드에 있을때 상당하게 된다. 노이즈는 이의 비트 라인을 통해 이웃하는 것에 결합시킴으로써 이웃하는 셀의 감지를 방해하기 쉽다. 노이즈는 또한 페이지에서 셀의 감지를 진행하는 정확도에 영향을 주기 위해 페이지의 공통 소스 라인을 통해 결합할 수 있다. 개선된 감지 모듈 및 방법은 노이즈를 록아웃 감지 모듈로부터 분리하여 페이지 내 메모리 셀을 감지하는데 여전히 활성을 갖도록 다른 감지 모듈에 영향을 준다.

Description

저 노이즈 감지 증폭기 어레이와 비휘발성 메모리를 위한 방법{LOW NOISE SENSE AMPLIFIER ARRAY AND METHOD FOR NONVOLATILE MEMORY}
본 발명은, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(electrically erasable programmable read-only memory, EEPROM)와 플래시 EEPROM과 같은 비휘발성 반도체 메모리에 관한 것이고, 보다 구체적으로는, 감지 회로가 전도성이 큰 메모리 셀을 확인 및 록아웃한 후 병렬로 작동하는 그룹 중에서 감지 회로로부터 노이즈가 억제되는 감지 회로(sensing circuits)와 메모리 동작(memory operations)에 관한 것이다.
전하의 비휘발성 저장 가능한 고체 상태 메모리, 특히 작은 형태의 팩터 카드(factor card)로 패키징된 EEPROM 및 플래시 EEPROM 형태의 고체 상태 메모리는 다양한 모바일 및 휴대용 장치, 특히 정보 가전 및 소비자 전자 제품에서 선택되는 저장 매체가 되었다. 고체 상태 메모리인 RAN(random access memory)과 달리, 플래시 메모리는 비휘발성이며, 파워가 꺼진 후에도 이의 저장된 데이터를 유지한다. 더 높은 비용에도 불구하고, 플래시 메모리는 대용량 저장장치에 사용되는 것이 증가되고 있다. 하드 드라이브 및 플로피 디스크와 같이 회전 자기 매체(rotating magnetic medium)에 기반을 두는 종래의 대용량 저장장치는 모바일 및 휴대 환경에는 적당하지 않다. 이는 디스크 드라이브가 벌크한 경향이 있고, 기계적 결함이 발생하기 쉬우며, 긴 대기시간 및 높은 파워 요건을 가지기 때문이다. 이들 바람직하지 않은 기여로 대부분의 모바일 및 휴대용 기기에서 디스크 기반 저장장치는 실용적이 않다. 한편, 삽입되고 제거 가능한 카드인 플래시 메모리는 크기가 작고 전력 소비가 적으며 높은 속도 및 신뢰성 때문에 모바일 및 휴대 환경에 이상적이다.
EEPROM 및 전기적 프로그램 가능 판독 전용 메모리(EPROM)는 소거될 수 있고, 이들 메모리 셀에 새로운 데이터가 쓰여지거나 또는 "프로그램"될 수 있는 비휘발성 메모리이다. 이들은 전계 효과 트랜지스터 구조에서 소스(source)와 드레인 영역(drain regions) 사이의 반도체 기판에서 채널 영역(channel region) 위에 위치하는 플로팅(연결되지 않은) 전도성 게이트(floating (unconnected) conductive gate)를 사용한다. 그후 제어 게이트가 플로팅 게이트 위에 제공된다. 트랜지스터의 임계 전압 특성(threshold voltage characteristic)은 플로팅 게이트에 보유된 전하의 양에 의해 제어된다. 이는 플로팅 게이트에 전하의 주어진 레벨에 있어서 트랜지스터의 소스와 드레인 영역 사이에서 전도가 일어나기 위해서 트랜지스터가 "연결(on)"되기 전에 제어 게이트로 적용되어야 하는 해당하는 전압(임계)이다.
플로팅 게이트는 전하 범위를 홀드할 수 있어서, 임계 전압 윈도우[또한, "전도 윈도우(conduction window)라고 함] 안에서 임계 전압 레벨으로 프로그램할 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 및 최대 임계 레벨에 의해 범위가 결정되고, 이는 플로팅 게이트상에 프로그램될 수 있는 전하의 범위에 해당한다. 임계 윈도우는 일반적으로 메모리 장치의 특성, 작동 조건 및 히스토리에 의존한다. 상기 윈도우 내에서 각각 별개의 분석할 수 있는 임계 전압 레벨 범위는 원칙적으로 셀의 한정적인 메모리 상태를 지정하는데 사용될 수 있다. 임계 전압이 2개의 구별되는 영역으로 분배되는 경우, 각 메모리 셀은 1 비트의 데이터를 저장할 수 있을 것이다. 유사하게, 임계 전압 윈도우가 2개 이상의 구별되는 영역으로 분배되는 경우 각 메모리 셀은 1 이상의 비트의 데이터를 저장할 수 있을 것이다.
두 가지 상태 EEPROM 셀에서, 적어도 하나의 전류 중단점 레벨(current breakpoint level)은 전도 윈도우가 2개의 영역으로 분배되도록 설정된다. 셀이 미리 결정되고 고정된 전압에 의해 읽히는 경우, 중단점 레벨(또는 기준 전류 IREF)과 비교함으로써 메모리 상태로 이의 소스/드레인 전류가 결정된다. 전류 판독이 중단점 레벨의 전류보다 높다면, 셀은 하나의 논리 상태(예를 들어, "제로" 상태)에 있도록 결정된다. 한편, 전류가 중단점 레벨의 전류보다 낮다면, 셀은 다른 논리 상태(예를 들어, "1" 상태)에 있도록 결정된다. 그러므로, 상기 두 가지 상태의 셀은 1 비트의 디지탈 정보를 저장한다. 외부적으로 프로그램될 수 있는 기준 전류 소스는 중단점 레벨 전류를 발생시키기 위해 메모리 시스템의 일부로서 종종 제공된다.
메모리 용량을 증가시키기 위해, 플래시 EEPROM 장치는 반도체 기술 진보 상태보다 매우 높은 밀도로 제작되었다. 저장 용량을 증가시키기 위한 또다른 방법은 각 메모리 셀이 2개 이상의 상태를 갖도록 하는 것이다.
다중 상태 또는 다중 레벨 EEPROM 메모리 셀(multi-state or multi-level EEPROM memory cell)에 있어서, 전도 윈도우는 2개 이상의 영역으로 1개 이상의 중단점에 의해 분배되어 각 셀은 1 비트 이상의 데이터를 저장할 수 있다. 그러므로, 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태의 수를 증가시킨다. 다중 상태 또는 다중 레벨 메모리 셀을 갖는 EEPROM 또는 플래시 EEPROM이 미국 특허 제 5,172,338호에 기술되어 있다.
메모리 셀로 제공되는 트랜지스터는 전형적으로 2개의 메커니즘 중 하나의 메커니즘에 의해 "프로그램" 상태로 프로그램된다. "열전자 주입"에서, 드레인으로 인가된 고전압은 기판 채널 영역을 가로질러 전자를 가속시킨다. 동시에, 제어 게이트로 인가된 고전압은 플로팅 게이트상에 얇은 게이트 유전체(thin gate dielectric)를 통해 열전자를 끌어 당긴다. "터널 주입(tunneling injection)"에서, 고전압이 기판에 대해 제어 게이트에 인가된다. 상기 방법에서, 전자는 기판으로부터 개입하는 플로팅 게이트(intervening floating gate)로 끌어 당겨진다.
메모리 장치는 여러 메커니즘에 의해 소거될 수 있다. EPROM에 있어서, 메모리는 플로팅 게이트로부터 자외선 조사에 의해 전하를 제거함으로써 대량 소거 가능한다. EEPROM에 있어서, 플로팅 게이트에서 전자가 박막 산화물을 통해 기판 채널 영역(예를 들어, Fowler-Nordheim 터널링)으로 유도하도록 제어 게이트에 대해 기판에 고전압을 가함으로써 메모리 셀이 전기적으로 소거 가능하다. 전형적으로, EEPROM은 소거 가능한 바이트 단위(byte by byte)이다. 플래시 EEPROM에 있어서, 블록이 512 바이트 이상의 메모리로 구성될 때 메모리는 한번에 또는 1 이상의 블록을 전기적으로 소거 가능하다.
메모리 장치는 전형적으로 1 이상의 메모리 칩을 포함하며, 카드상에 장착될 수 있다. 각 메모리 칩은 디코더(decoder)와 같은 주변 회로와 소거, 기록 및 판독 회로에 의해 지원되는 메모리 셀 어레이를 포함한다. 더 복잡한 메모리 장치는 컴퓨터 기능을 일부 수행할 수 있고 더 높은 레벨의 메모리 작업을 실시하고 결부시키는 외부 메모리 제어기에 의해 구동된다.
현재 많이 사용되고 있는 많은 상업적으로 성공한 비휘발성 고체 상태 메모리 장치가 있다. 상기 메모리 장치는 플래시 EEPROM이거나 또는 다른 형태의 비휘발성 메모리 셀을 사용할 수 있다. 플래시 메모리, 시스템 및 이를 제조하는 방법에 대한 예는 미국 특허 제 5,070,032호, 제 5,095,344호, 제 5,315,541호, 제 5,343,063호 및 제 5,661,053호, 제 5,313,421호 및 제 6,222,762호에 제공되었다. 특히, NAND 스트링 구조(string structure)를 갖는 플래시 메모리 장치가 미국 특허 제 5,570,315호, 제 5,903,495호 및 제 6,046,935호에 기재되어 있다.
비휘발성 메모리 장치는 전하를 저장하기 위한 유전체층을 갖는 메모리 셀로부터 제조된다. 상기에서 기술된 전도성 플로팅 게이트 소자 대신에, 유전체층이 사용된다. 유전체 저장 소자를 사용하는 메모리 장치는 Eitan 등의 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545에 기재되어 있다. ONO 유전체층은 소스와 드레인 확산 사이의 채널을 교차하여 확장된다. 하나의 데이터 비트에 대한 전하는 드레인에 인접한 유전체층에 위치하고, 다른 데이터 비트에 대한 전하는 소스에 인접한 유전체층에 위치한다. 예를 들어, 미국 특허 제 5,768,192호 및 제 6,011,725호에서는 2개의 실리콘 이산화물 층 사이에 끼워진 트랩핑 유전체(trapping dielectric)를 갖는 비휘발성 메모리 셀을 기술하고 있다. 다중 상태 데이터 저장장치는 유전체 내에 공간적으로 분리된 전하 저장 영역의 2중 상태를 개별 판독하여 실시된다.
1페이지의 메모리 셀을 프로그래밍하는 것은 일련의 교대의 프로그램/확인 사이클(verify cycles)을 포함한다. 각 프로그램 사이클은 1 이상의 프로그래밍 전압 펄스에 관여하는 메모리 셀 페이지를 갖는다. 프로그램 사이클 다음에 확인 사이클이 오며, 각 셀은 프로그램이 올바른지를 결정하기 위해서 되돌아가 읽는다. 확인된 셀은 뒤이은 프로그래밍 펄스를 프로그램-억제할 것이다. 프로그램/확인 사이클은 프로그래밍 전압 레벨을 페이지 내 모든 셀이 프로그램-확인될 때까지 계속 증가시킨다.
읽고 확인하는 작업은 1 이상의 감지 사이클(sensing cycle)를 실행함에 의해 실시하며, 여기서 상기 페이지의 각 메모리 셀의 임계 전압 및 전도 전류는 한계값(demarcation value)에 대해서 결정된다. 일반적으로, 메모리가 n개의 상태로 분배된다면, 적어도 n-1개의 감지 사이클이 모든 가능한 메모리 상태를 결정할 것이다. 다수의 실시에서, 각 감지 사이클은 2개 이상의 패스(pass)를 포함할 수 있다. 예를 들어, 메모리 셀이 밀접하게 패킹(packing)된다면, 이웃하는 전하 저장 소자들 사이의 상호작용이 충분하게 되고, 몇 가지 감지 기술은 상기 상호작용으로 인한 에러를 보정하기 위해 이웃하는 워드 라인에서 감지 메모리 셀을 포함한다.
판독과 프로그램 성능을 향상시키기 위해, 어레이에서 다수의 전하 저장 소자 또는 메모리 트랜지스터는 병렬로 읽거나 또는 프로그램된다. 그러므로, 메모리 소자의 "페이지"는 함께 읽거나 또는 프로그램된다. 종래의 메모리 구조에서, 열(row)은 전형적으로 몇 개의 끼워진 페이지를 포함하거나, 또는 한 페이지의 이웃하는 메모리 셀로 구성될 수 있다. 페이지의 모든 메모리 소자는 함께 읽거나 프로그램될 것이다. 현재 제조된 반도체 집적 회로 메모리 칩에서, 메모리 페이지는 병렬로 읽거나 또는 감지된 64,000개의 메모리 셀 또는 메모리 소자만큼 가질 수 있다.
대량으로 병렬인 메모리 페이지는 감지 정확성 및 성능과 저장 용량을 제한하는 밀접하게 패킹된 메모리 셀과 구조들에서 노이즈와 간섭에 대한 상당한 과제를 제시한다.
따라서, 고용량과 고성능 비휘발성 메모리에 대한 필요성이 요구된다. 특히, 상기 단점을 최소화하기 위해 이들 사이에서 노이즈와 간섭을 최소로 하여 작동하는 감지 회로에 대한 필요성이 요구된다.
본 발명의 한 가지 양상에 따라, 메모리 셀의 페이지가 감지 모듈의 해당하는 어레이에 의해 병렬로 감지되고, 주어진 메모리 셀에 있어서 감지 모듈에서 발생된 노이즈는 어레이 내 다른 감지 모듈을 방해하는 것이 방지된다. 특히, 종래의 감지 모듈은 페이지의 높은 전도성 메모리 셀을 확인하고 록아웃(lock out)한 이후에 어레이 내 다른 감지 모듈에 대한 노이즈의 중요 소스가 되었다. 본 발명은 록아웃된 메모리 셀과 관련된 감지 모듈이 어레이 내 감지된 다른 감지 모듈로 노이즈가 전파되는 것을 방지한다. 상기 방법으로, 감지 정확성이 향상되어 성능이 더 나아지고 더 많은 데이터 비트가 각 메모리 셀에 저장되도록 한다.
감소된 공급 전압으로 작동할 수 있는 감지 모듈의 바람직한 구현에서, 전압 부스팅 회로(voltage boosting circuit)가 감지된 방전 전압(discharging voltage)의 동적 범위를 증가시키는데 사용된다. 감지 모듈이 기준 전류보다 더 높은 전도 전류를 갖는 셀을 확인하는 경우, 셀은 추가 감지에 의해 록아웃되고 결합된 비트 라인은 록아웃 셀을 턴오프(turn off)하기 위해 페이지의 소스 라인으로 단축된다. 상기 록아웃 모드에서 전압 부스팅 회로에 의해 발생된 증가된 전압은 노이즈 소스가 되고 셀의 비트 라인 및 페이지의 소스 라인으로 전파됨으로써 다른 작업 감지 모듈을 방해한다. 상기 노이즈 소스는 감지 모듈이 록아웃 모드로 들어갈 때마다 비트 라인과 소스 라인에 도달하는 것을 분리한다. 분리 회로(isolation circuit)는 노이즈 소스와, 전압 부스팅 회로에 비트 라인 및 소스 라인을 결합시키는 중간 회로(intermediate circuit) 사이에 배치된다.
일반 실시예에서, 트랜스퍼 게이트가 분리 회로로 사용된다. 트랜스퍼 게이트는 기준 전류보다 더 높은 전도 전류를 갖도록 확인된 메모리 셀로부터 기인된 록아웃 모드를 나타내는 래치 신호(latched signal)에 의해 턴오프되고, 페이지의 추가 감지 작업으로부터 록아웃된다. 트랜스퍼 게이트의 턴오프는 메모리 셀의 비트 라인과 페이지의 소스 라인으로 노이즈 경로를 절단한다.
바람직한 실시예에서, 트랜스퍼 게이트는 중간 회로와, 방전 전압이 감지되고 부스트된 전압이 공급되는 노드(node) 사이에 배치된다.
또다른 바람직한 실시예에서, 트랜스퍼 게이트가 전압 부스팅 회로와, 방전 전압이 감지되는 노드 사이에 배치된다.
바람직한 실시예에서, 트랜스퍼 게이트는 병렬로 연결되고 제어 신호의 상보 쌍(complementary pair)에 의해 게이트되는 한 쌍의 p-트랜지스터와 n-트랜지스터를 포함한다. 특히, 트랜스퍼 게이트가 중간 회로와, 방전 전압이 감지되는 노드 사이에 배치되는 경우, 트랜스퍼 게이트의 p-트랜지스터는 예비충전 작업(precharge operation) 동안 풀업 회로(pull-up circuit)로 제공된다.
본 발명의 추가 특징 및 이점은 바람직한 실시예의 하기 설명으로부터 이해될 것이며, 첨부된 도면과 공동으로 설명되어야 한다.
본 발명은, 고용량과 고성능 비휘발성 메모리를 제공하고, 노이즈와 간섭을 최소로 하여 작동하는 감지 회로를 제공하는 효과를 갖는다.
도 1은, 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록을 개략적으로 나타내는 도면.
도 2는, 비휘발성 메모리 셀을 개략적으로 나타내는 도면.
도 3은, 플로팅 게이트가 어느 한 시점에 선택적으로 저장할 수 있는 4개의 서로 다른 전하 Q1~Q4에 대해 소스-드레인 전류 ID와 제어 게이트 전압 VCG 사이의 관계를 나타내는 도면.
도 4는, 메모리 셀의 NOR 어레이의 예를 나타내는 도면.
도 5a는, NAND 스트링으로 구성된 메모리 셀의 스트링을 개략적으로 나타내는 도면.
도 5b는, 도 5a에 도시된 바와 같이 NAND 스트링으로 구성된 메모리 셀의 NAND 어레이의 예를 나타내는 도면.
도 6은, 일련의 교대의 프로그램/확인 사이클에 의해 타깃 메모리 상태로 메모리 셀의 페이지를 프로그램하기 위한 전형적인 기술을 나타내는 도면.
도 7의 (1)은, 바닥 상태 "Gr"인 소거된 상태와 점진적으로 추가 프로그램된 메모리 상태 "A", "B" 및 "C"를 갖는 예시적인 4-상태 메모리 어레이의 임계 전압 분포를 나타내는 도면.
도 7의 (2)는, 도 7의 (1)에 도시된 4개의 가능한 메모리 상태를 나타내기 위한 바람직한 2-비트 LM 코딩을 나타내는 도면.
도 8의 (1)은, 예시적인 8-상태 메모리 어레이의 임계 전압 분포를 나타내는 도면.
도 8의 (2)는, 도 8의 (1)에 도시된 8개의 가능한 메모리 상태를 나타내기 위한 바람직한 3-비트 LM 코딩을 나타내는 도면.
도 9는, 도 1에 도시된 바와 같이 메모리 셀의 어레이 전체에서 감지 모듈의 뱅크를 포함하는 판독/기록 회로를 나타내는 도면.
도 10은, 도 9에 도시된 감지 모듈의 바람직한 구성을 나타내는 도면.
도 11은, 도 10에 도시된 판독/기록 스택(stack)을 보다 상세하게 나타내는 도면.
도 12a는, 도 9와 도 11에 도시된 감지 모듈의 기존 구현을 나타내는 도면.
도 12b는, 록아웃 모드로 들어가는 도 12a에 도시된 감지 모듈의 노이즈 경로를 나타내는 도면.
도 13은, 록아웃 모드로 들어간 도 12b에 도시된 기존 감지 모듈에 대한 제어 신호의 타이밍(timing)을 나타내는 도면.
도 14는, 접지에 유한 저항을 갖는 소스 라인에서 전류 유동에 의한 소스 전압 에러의 문제를 나타내는 도면.
도 15는, 소스 라인 전압 강하에 의한 메모리 셀의 임계 전압 레벨의 에러를 나타내는 도면.
도 16은, 바람직한 실시예에 따른, 록아웃 감지 모듈로부터의 노이즈 분리가 개선된 감지 모듈 스택을 나타내는 도면.
도 17은, 록아웃 모드로 들어간 도 16에 도시된 개선된 감지 모듈에 대한 제어 신호의 타이밍을 나타내는 도면.
도 18은, 선택적으로 바람직한 실시예에 따른, 록아웃 감지 모듈로부터의 노이즈 분리가 개선된 감지 모듈 스택을 나타내는 도면.
도 19는, 페이지 감지시 활성이 있는 다른 것을 방해하여 록아웃 감지 모듈로부터 노이즈를 분리하는 방법을 설명하는 흐름도.
메모리 시스템
도 1 내지 도 11은 본 발명의 여러 양상이 구현될 수 있는 메모리 시스템을 설명한다.
도 12와 도 13은 노이즈 문제가 본 발명에 의해 처리되는 기존 감지 회로를 설명한다.
도 16 내지 도 19는 본 발명의 여러 양상과 실시예를 설명한다.
도 1은 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록을 개략적으로 나타낸다. 메모리 칩(100)은 메모리 셀(200), 제어 회로도(210) 및 주변 회로(가령, 디코더, 판독/기록 회로 및 멀티플렉서)의 2차원 어레이를 포함한다.
메모리 어레이(200)는 열 디코더(230)(230A, 230B로 분할됨)를 통한 워드 라인 및 행 디코더(260)(260A, 260B로 분할됨)를 통한 비트 라인에 의해 어드레스가능하다(또한, 도 4 및 도 5 참조). 판독/기록 회로(270)(270A, 270B로 분할됨)는 메모리 셀의 페이지가 병렬로 읽히거나 또는 프로그램되도록 한다. 데이터 I/O 버스(231)는 판독/기록 회로(270)에 결합된다.
바람직한 실시예에서, 페이지는 동일한 워드 라인을 공유하는 메모리 셀의 근접한 열로 구성된다. 메모리 셀의 열이 다수의 페이지로 분배되는 또다른 실시예에서, 블록 멀티플렉서(250)(250A 및 250B로 분할됨)를 판독/기록 회로(270)를 개별의 페이지로 멀티플렉스하도록 제공된다. 예를 들어, 메모리 셀의 홀수 행 및 짝수 행에 의해 개별적으로 형성된 2개의 페이지는 판독/기록 회로로 멀티플렉스된다.
도 1은 다양한 주변 회로에 의해 메모리 어레이(200)로의 액세스가 대칭 형태로 어레이의 반대측에서 실시되어 각 측면에서 액세스 라인과 회로의 밀도가 반으로 감소되는 바람직한 장치를 나타낸다. 그러므로, 열 디코더가 열 디코더(230A와 230B)로 분할되고, 행 디코더는 행 디코더(260A와 260B)로 분할된다. 메모리 셀의 열이 다수의 페이지로 분할되는 실시예에서, 페이지 멀티플렉서(250)는 페이지 멀티플렉서(250A 및 250B)로 분할된다. 유사하게, 판독/기록 회로(270)가 바닥으로부터의 비트 라인으로 연결된 판독/기록 회로(270A)와 어레이(200)의 상부로부터 비트 라인에 연결된 판독/기록 회로(270B)로 분할된다. 상기 방법으로, 판독/기록 모듈의 밀도 및 감지 모듈(380)의 밀도가 기본적으로 반으로 감소된다.
제어 회로(110)는 판독/기록 회로(270)와 협력하여 메모리 어레이(200)에서 메모리 작업을 실시하는 온-칩 제어기이다. 제어 회로(110)는 전형적으로 상태 머신(state machine, 112) 및 다른 회로, 가령 온칩 어드레스 디코더 및 파워 제어 모듈(명시적으로 나타내지 않음)을 포함한다. 상태 머신(112)은 메모리 작업의 칩 레벨 제어를 제공한다. 제어 회로는 외부 메모리 제어기를 통해 호스트와 통신한다.
메모리 어레이(200)는 전형적으로 열과 행으로 배치된 메모리 셀의 2차원 어레이로서 조직되고, 워드 라인 및 비트 라인에 의해 어드레스가능하다. 어레이는 NOR 타입 또는 NAND 타입 구조에 따라 형성될 수 있다.
도 2는 비휘발성 메모리 셀을 개략적으로 나타낸다. 메모리 셀(10)은 전하 저장 유닛(charge storage unit, 20), 가령 플로팅 게이트 또는 유전체층을 갖는 전계 효과 트랜지스터에 의해 실시될 수 있다. 메모리 셀(10)은 또한 소스(14), 드레인(16) 및 제어 게이트(30)를 포함한다.
현재 사용되고 있는 다수의 상업적으로 성공한 비휘발성 고체 상태 메모리 장치가 있다. 상기 메모리 장치는 상이한 타입의 메모리 셀을 사용할 수 있으며, 각 타입은 1 이상의 전하 저장 소자(charge storage element)를 갖는다.
대표적인 비휘발성 메모리 셀은 EEPROM 및 플래시 EEPROM을 포함한다. EEPROM 셀 및 이의 제조 방법에 대한 예가 미국 특허 제 5,595,924호에 제공되었다. 플래시 EEPROM 셀, 메모리 시스템에서 이의 용도 및 이들의 제조 방법에 대한 예가 미국 특허 제 5,070,032호, 제 5,095,344호, 제 5,315,541호, 제 5,343,063호, 제 5,661,053호, 제 5,313,421호 및 제 6,222,762호에 제공되었다. 특히, NAND 셀 구조를 갖는 메모리 장치의 예가 미국 특허 제 5,570,315호, 제 5,903,495호, 제 6,046,935호에 기재되어 있다. 또한, 유전체 저장 소자를 사용하는 메모리 장치의 예가 Eitan 등의 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545 및 미국 특허 제 5,768,192호 및 제 6,011,725호에 기술되어 있다.
실제로, 셀의 메모리 상태는 통상 참고 전압이 제어 게이트에 인가되는 경우 셀의 소스 및 드레인 전극을 교차하여 전도 전류를 감지함으로써 읽혀진다. 그러므로, 셀의 플로팅 게이트상에 각각 주어진 전하에 있어서, 고정된 참고 제어 게이트 전압에 대해서 해당하는 전도 전류가 검출될 수 있다. 유사하게, 플로팅 게이트상에 프로그램 가능한 전하의 범위는 해당하는 임계 전압 윈도우 또는 해당하는 전도 전류 윈도우를 정의한다.
선택적으로, 분배된 전류 윈도우 중에 전도 전류를 검출하는 것 대신에, 제어 게이트에서 시험 하에 주어진 메모리 상태에 대한 임계 전압을 설정하고 전도 전류가 임계 전류보다 더 낮거나 또는 더 높은지 검출한다. 하나의 실시예에서, 임계 전류에 대해 전도 전류의 검출은 비트 라인의 캐패시턴스를 통해 전도 전류가 방전되는 속도를 조사함에 의해 달성된다.
도 3은 플로팅 게이트가 어느 한 시점에서 선택적으로 저장될 수 있는 4개의 상이한 전하 Q1-Q4에 있어서 소스-드레인 전류 ID와 제어 게이트 전압 VCG 사이의 관계를 나타낸다. 4개의 고체 ID 대 VCG 곡선은 4개의 가능한 메모리 상태에 해당하는 메모리 셀의 플로팅 게이트에서 프로그램될 수 있는 4개의 가능한 전하 레벨을 나타낸다. 예로서, 셀 집단의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위일 수 있다. 하나는 소거되고 7개는 프로그램 상태를 각각 나타내는 7개의 가능한 메모리 상태 "0", "1", "2", "3", "4", "5", "6" 및 "7"은 임계 윈도우를 각각 약 0.4V의 간격으로 8개의 영역으로 분배시킴으로써 구분될 수 있다. 예를 들어, 0.05 uA의 기준 전류, IREF는 도시된 바와 같이 사용된다면, Q1으로 프로그램된 셀은 메모리 상태 "1"인 것으로 간주될 수 있고, 이의 곡선이 VCG = 0.43V 및 0.88V로 구분된 임계 윈도우의 영역에서 IREF와 교차된다. 유사하게, Q4는 메모리 상태 "5"에 있다.
상기 설명으로부터 알 수 있는 바와 같이, 더 많은 상태의 메모리 셀이 저장되고, 더 미세하게 분리되면 이의 임계 윈도우이다. 예를 들어, 메모리 장치는 -1.5V 내지 5V 범위의 임계 윈도우를 갖는 메모리 셀을 가질 수 있다. 상기는 6.5V의 최대 너비를 제공한다. 메모리 셀이 16개의 상태를 저장하도록 한다면, 각 상태는 임계 윈도우에서 350 mV에서 450 mV까지 점유할 수 있다. 상기는 요구되는 해상도를 달성할 수 있도록 프로그래밍 및 판독 작업에서 더 높은 정확도를 요구할 것이다.
도 4는 메모리 셀의 NOR 어레이의 예를 나타낸다. 메모리 어레이(200)에서, 각 메모리 셀의 열은 데이지-체인 방식(daisy-chain manner)으로 이들 소스(14) 및 드레인(16)에 의해 연결된다. 상기 디자인은 때때로 가상접지 디자인(virtual ground design)이라 한다. 열내 셀(10)은 워드 라인(42)와 같은 워드 라인에 연결된 이들의 제어 게이트(30)를 갖는다. 행내 셀은 비트 라인(34 및 36)과 같이 선택된 비트 라인에 각각 연결된 소스 및 드레인을 갖는다.
도 5a는 NAND 스트링으로 구성된 메모리 셀의 스트링을 개략적으로 나타낸다. NAND 스트링(50)은 이의 소스 및 드레인에 의해 데이지-체인된 일련의 메모리 트랜지스터 M1, M2, ... Mn (예를 들어, n= 4, 8, 16 또는 그 이상)을 포함한다. 한 쌍의 선택 트랜지스터(S1, S2)는 NAND 스트링의 소스 터미널(54) 및 드레인 터미널(56)을 통해 외부로의 메모리 트랜지스터 체인의 연결을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터 S1이 턴온되는 경우, 소스 터미널이 소스 라인으로 결합된다(도 5b 참조). 유사하게, 드레인 선택 트랜지스터 S2가 턴온되는 경우, NAND 스트링의 드레인 터미널이 메모리 어레이의 비트 라인에 결합된다. 체인에서 각 메모리 트랜지스터(10)는 메모리 셀로 작용한다. 의도된 메모리 상태를 나타내도록 주어진 전하의 양을 저장하도록 전하 저장 소자(20)를 갖는다. 각 메모리 트랜지스터의 제어 게이트(30)는 판독 및 기록 작업을 제어한다. 도 5b에서 알 수 있는 바와 같이, NAND 스트링의 열의 해당하는 메모리 트랜지스터의 제어 게이트(30)는 동일한 워드 라인에 모두 연결된다. 유사하게, 각각의 선택 트랜지스터 S1, S2의 제어 게이트(32)는 각각 소스 터미널(54) 및 드레인 터미널(56)을 통해 NAND 스트링에 제어 액세스를 제공한다. 마찬가지로, NAND 스트링의 열의 해당하는 선택 트랜지스터의 제어 게이트(32)는 동일한 선택 라인에 모두 연결된다.
NAND 스트링내 어드레스된 메모리 트랜지스터(10)가 프로그래밍되는 동안 읽혀지거나 또는 확인되는 경우, 이의 제어 게이트(30)가 적당한 전압으로 공급된다. 동시에, NAND 스트링(50)에서 어드레스되지 않은 나머지 메모리 트랜지스터는 이들의 제어 게이트에 충분한 전압을 인가하여 완전히 턴온된다. 상기 방법으로, 전도성 경로는 개별의 메모리 트랜지스터의 소스로부터 NAND 스트링의 소스 터미널(54)로 효과적으로 형성되며, 마찬가지로 개별의 메모리 트랜지스터의 드레인에 있어서 셀의 드레인 터미널(56)로 효과적으로 형성된다. 상기 NAND 스트링 구조를 갖는 메모리 장치는 미국 특허 제 5,570,315호, 제 5,903,495호, 제 6,046,935호에 기술되어 있다.
도 5b는 도 5a에 도시된 바와 같이 NAND 스트링(50)으로 구성된 메모리 셀의 NAND 어레이(200)의 예를 나타낸다. NAND 스트링의 각 행을 따라, 비트 라인(36)과 같은 비트 라인이 각 NAND 스트링의 드레인 터미널(56)에 결합된다. NAND 스트링의 각 뱅크를 따라, 소스 라인(34)과 같은 소스 라인을 각 NAND 스트링의 소스 터미널(54)에 결합된다. 또한, NAND 스트링의 뱅크에서 메모리 셀의 열을 따라 제어 게이트가 워드 라인(42)과 같은 워드 라인에 연결된다. NAND 스트링의 뱅크에서 선택 트랜지스터의 열을 따라 제어 게이트는 선택 라인(44)와 같은 선택 라인에 연결된다. NAND 스트링의 뱅크에서 메모리 셀의 전체 열은 NAND 스트링의 뱅크의 워드 라인 및 선택 라인에서 적당한 전압에 의해 어드레스될 수 있다. NAND 스트링내 메모리 트랜지스터가 읽혀지고 있는 경우, 스트링에서 남아있는 메모리 트랜지스터는 이들의 조합된 워드 라인을 통해 하드에서 턴온되어 스트링을 통한 전류 플로잉은 기본적으로 읽혀질 셀내 저장된 전하 레벨에 의존한다.
프로그램 및 확인
도 6은 일련의 교대의 프로그램/확인 사이클에 의해 타깃 메모리 상태로 메모리 셀의 페이지를 프로그램하는 대표적 기술을 나타낸다. 프로그래밍 전압 VPGM은 결합 워드 라인을 통해 메모리 셀의 제어 게이트에 인가된다. VPGM은 초기 전압 레벨 VPGM0로부터 시작하여 계단파(staircase waveform) 형태의 일련의 프로그래밍 전압 펄스이다. 프로그래밍하에 셀은 상기 일련의 프로그래밍 전압 펄스에 적용되며, 각각 시간에서 플로팅 게이트로 증가 전하를 부가하는 시도를 한다. 프로그래밍 펄스들 사이에서, 셀은 중단점 레벨에 대해서 소스-드레인 전류를 결정하기 위해서 되돌아가서 읽거나 또는 확인한다. 다시 판독 프로세스(read back process)는 1 이상의 감지 작업을 포함할 수 있다. 타깃 상태에 도달하는지가 확인된 경우에 셀에 대한 프로그래밍이 정지된다. 사용된 프로그래밍 펄스 트레인은 메모리 셀의 전하 저장 유닛으로 프로그램된 축적하는 전자를 방해하기 위해서 증가된 기간 또는 진폭을 가질 수 있다. 프로그래밍 회로는 일반적으로 일련의 프로그래밍 펄스를 선택된 워드 라인으로 적용한다. 상기 방법으로, 제어 게이트가 워드 라인에 결합된 메모리 셀 페이지는 함께 프로그래밍될 수 있다. 페이지의 메모리 셀이 이의 타깃 상태로 프로그램될 때마다, 페이지의 모든 셀이 프로그램-확인될 때까지 다른 셀들이 계속 프로그래밍되고 프로그램-억제된다.
메모리 상태 분배의 예
도 7(1)은 바닥 상태 "Gr"로서의 소거된 상태 및 점진적으로 더 프로그램된 메모리 상태 "A", "B", "C"를 갖는 4-상태 메모리 어레이의 임계 전압 분포를 나타낸다. 읽는 동안, 4개의 상태는 3개의 구분된 중단점 DA - DC에 의해 구분된다.
도 7(2)는 도 7(1)에 도시된 4개의 가능한 메모리 상태를 나타내도록 코딩하는 바람직한 2-비트 LM을 나타낸다. 각각의 메모리 상태(즉, "Gr", "A", "B" 및 "C")는 각각 한 쌍의 "상부, 하부" 코드 비트, 즉 "11", "01", "00" 및 "10"에 의해 나타난다. "LM" 코드는 미국 특허 제 6,657,891호에 기술되어 있으며, 전하에서 큰 변화를 요구하는 프로그램 작업을 회피함으로써 인접한 플로팅 게이트들 사이의 전계-효과 커플링을 감소시키는 이점이 있다. 상기 코딩은 2개의 코드 비트, "하위" 및 "상위" 비트가 개별적으로 프로그램되고 읽히도록 디자인되었다. 하위 비트를 프로그래밍하는 경우, 셀의 임계 레벨은 "소거된" 영역으로 남아 있거나 또는 임계 윈도우의 "중간 이하" 영역으로 이동한다. 상위 비트를 프로그래밍하는 경우, 상기 2개의 영역 중 어느 하나에서 셀의 임계 레벨은 임계 윈도우의 "중간 이하" 영역에서 약간 더 높은 레벨으로 부가로 진전된다.
도 8(1)은 8-상태 메모리 어레이의 임계 전압 분포를 나타낸다. 각 메모리 셀의 가능한 임계 전압은 8개의 가능한 메모리 상태, "Gr", "A", "B", "C", "D", "E", "F" 및 "G"를 구분하도록 8개의 영역으로 분배된 임계 윈도우에 영향을 준다. "Gr"은 묶여진 분배안에서 소거된 상태인 바닥 상태이며, "A" - "G"는 7개의 진행되는 프로그램된 상태이다. 읽는 동안, 8개의 상태는 7개의 구분 중단점 DA - DG에 의해 구분된다.
도 8(2)는 도 8(1)에 도시된 8개의 가능한 메모리 상태를 나타내도록 코딩하는 바람직한 3-비트 LM을 나타낸다. 각각 8개의 메모리 상태는 3중의 "상위, 중간, 하위" 비트, 즉 "111", "011", "001", "101", "100", "000", "010" 및 "110" 각각에 의해 나타낸다. 상기 코딩은 3개의 코드 비트, "하위", "중간" 및 "상위" 비트에 의해 디자인되며, 각각 프로그램되고 읽을 수 있다. 그러므로, 제 1 라운드 하위 페이지 프로그래밍은 하위 비트가 "1"인 경우 "소거" 또는 "Gr" 상태로 남아있거나, 또는 하위 비트가 "O"인 경우 "중간 아래" 상태로 프로그래밍된다. 기본적으로, "Gr" 또는 "바닥" 상태는 임계값의 좁은 범위로 프로그램된 깊게 소거 상태를 가짐으로써 묶어진 분포를 갖는 "소거된" 상태이다. "중간 아래" 상태는 메모리 상태 "B"와 "D" 사이에서 벌려진 임계 전압의 넓은 분포를 가질 수 있다. 프로그래밍하는 동안 "중간 아래" 상태는 DB와 같은 거친 중단점 임계 레벨에 대해서 확인될 수 있다. 중간 비트를 프로그래밍하는 경우, 셀의 임계 레벨은 하위 페이지 프로그래밍으로부터 기인된 2개의 영역 중 하나로부터 개시하여 4개의 가능한 영역 중 하나로 이동한다. 상위 비트를 프로그래밍하는 경우, 셀의 임계 레벨은 중간 페이지 프로그래밍으로부터 기인된 4개의 가능한 영역들 중 하나로부터 개시하여 8개의 가능한 메모리 상태들 중 하나로 이동한다.
감지 회로 및 기술
도 9는 도 1에 도시된 바와 같이 메모리 셀의 어레이 전체에서 p개의 감지 모듈의 뱅크를 포함하는 판독/기록 회로(270A 및 270B)를 나타낸다. 병렬로 작동하는 p개의 감지 모듈(480)의 전체 뱅크는 열을 따라 p개의 셀(10)의 블록(또는 페이지)이 병렬로 읽히거나 또는 프로그래밍된다. 기본적으로, 감지 모듈(1)은 셀(1)내 전류(I1)을 감지하고, 감지 모듈(2)은 셀(2)내 전류(I2)을 감지하고, ..., 감지 모듈(p)은 셀(p)내 전류(Ip)을 감지할 것이다. 응집 노드 CLSRC로 소스 라인(34)을 벗어나 바닥까지 유출하는 페이지에 있어서 전체 셀 전류 iTOT는 p개의 셀에서 모든 전류의 합일 것이다. 종래 메모리 기술에서, 공통 워드 라인을 갖는 메모리 셀의 열은 2개 이상의 페이지를 형성하고, 페이지 내 메모리 셀은 병렬로 읽히고 프로그램된다. 2개의 페이지를 갖는 열의 경우에, 하나의 페이지는 짝수 비트 라인에 의해 액세스되고, 다른 페이지는 홀수 비트 라인에 의해 액세스된다. 감지 회로의 페이지는 어느 한 시점에서 짝수 비트 라인 또는 홀수 비트 라인에 결합된다. 상기 경우에, 페이지 멀티플렉서(250A 및 250B)는 판독/기록 회로(270A 및 270B)를 각각 개별의 페이지로 멀티플렉스하도록 제공된다.
56nm 기술에 기초한 현재 제조된 칩에서, p > 64000이며, 43nm 32Gbit x4 칩에서, p > 150000이다. 바람직한 실시예에서, 블록은 셀의 전체열을 실행한다. 소위 "올 비트-라인(all bit-line)" 구조라고 하며, 페이지는 이웃하는 비트 라인에 각각 결합된 이웃하는 메모리 셀의 열로 구성된다. 또다른 실시예에서, 블록은 열에서 셀의 서브세트이다. 예를 들어, 셀의 서브세트는 전체 열의 1/2 또는 전체 열의 1/4일 수 있다. 셀의 서브세트는 이웃하는 셀을 실행하거나 또는 하나의 모든 다른 셀, 또는 셀의 하나의 모든 미리 결정된 수를 실행한다. 각 감지 모듈은 비트 라인을 통해서 메모리 셀에 결합되고, 메모리 셀의 전도 전류를 감지하기 위해 감지 증폭기(sense amplifier)를 포함한다. 일반적으로, 판독/기록 회로가 메모리 어레이의 반대측에 분배된다면, p개의 감지 모듈의 뱅크가 2개 세트의 판독/기록 회로(270A 및 270B) 사이에 분배될 것이다.
도 10은 도 9에 도시된 감지 모듈의 바람직한 조직도를 나타낸다. p개의 감지 모듈을 포함하는 판독/기록 회로(270A 및 270B)가 판독/기록 스택(400)의 뱅크로 그룹핑된다.
도 11은 도 10에 도시된 판독/기록 스택(stack)을 상세하게 나타낸다. 각 판독/기록 스택(400)은 병렬로 k개의 비트 라인의 그룹에서 작동한다. 페이지가 p=r*k 비트 라인을 갖는 경우 r개의 판독/기록 스택, 400-1, ..., 400-r일 것이다. 기본적으로 구조는 k개의 감지 모듈의 각 스택이 스페이스를 세이브하기 위해서 공통 프로세서(500)에 의해 제공되도록 한다. 공통 프로세서(500)는 감지 모듈(480)에 위치한 래치 및 상기 래치에서 전류 값 및 상태 머신(112)으로부터의 제어에 근거한 데이터 래치(430)에 저장될 업데이트된 데이터를 계산한다. 공통 프로세서의 상세한 설명은 미국특허 출원공보 제 US-2006-0140007-A1호(2006.06.29)에 기술되었으며, 이의 전체 명세서는 본 명세서에 참조로 통합되었다.
병렬로 작동하는 분배된 판독/기록 스택(400)의 전체 뱅크는 열을 따라서 p 셀의 블록(또는 페이지)이 병렬로 읽히거나 또는 프로그램되게 한다. 그러므로, 전체 셀의 열에서 p개의 판독/기록 모듈이 있을 것이다. 각 스택은 k개의 메모리 셀을 제공하므로, 뱅크에서 판독/기록 스택의 전체 수는 r = p/k로 제공된다. 예를 들어, r이 뱅크에서 스택의 수라면, p = r*k이다. 하나 예로 메모리 어레이는 p = 150000, k = 8이므로, r = 18750이다.
각 판독/기록 스택, 가령 400-1은 기본적으로 감지 모듈 480-1 내지 480-k의 스택을 포함하므로 병렬로 k개의 메모리 셀의 세그먼트를 제공한다. 페이지 제어기(410)는 제어 및 타이밍 신호를 라인(411)을 통해서 판독/기록 회로(370)으로 제공한다. 페이지 제어기는 라인(311)을 통해서 메모리 제어기(310)에 의존한다. 각 판독/기록 스택(400) 사이의 통신은 내부 연결된 스택 버스(431)에 의해 실시되어 페이지 제어기(410)에 의해 제어된다. 제어 라인(411)은 페이지 제어기(410)로부터 판독/기록 스택(400-1)의 성분으로 제어 및 클락 신호를 제공한다.
바람직한 장치에서, 스택 버스는 공통 프로세서(500)와 감지 모듈(480)의 스택 사이의 통신을 위한 SABus(422), 및 프로세서와 데이터 래치(430)의 스택 사이의 통신을 위한 DBus(423)로 분배된다.
데이터 래치(430)의 스택은 데이터 래치 430-1 내지 430-k를 포함하며, 각 메모리 셀에 대한 것은 스택과 관련된다. I/O 모듈(440)은 데이터 래치가 데이터와 외부를 I/O 버스(231)을 통해서 교환할 수 있도록 한다.
공통 프로세서는 메모리 작업의 상태, 가령 에러 조건을 나타내는 상태 신호의 출력을 위한 출력(507)을 포함한다. 상태 신호는 Wired-Or 배열에서 FLAG BUS 509에 결합된 n-트랜지스터(550)의 게이트를 구동하는데 사용된다. 상기 FLAG BUS는 제어기(310)에 의해 바람직하게 예비충전되고, 상태 신호가 판독/기록 스택에 의해 주장될 때 풀 다운 될 것이다.
저 노이즈 감지 모듈 어레이
미국특허 제 7,046,568호에는 낮은 공급 전압에서 작동 가능한 저 노이즈 감지 회로들을 가진 비-휘발성 메모리 장치를 기술하고 있다. US 7,046,568의 전문은 본원에 참고문으로 통합되어 있다.
종래의 감지 회로와 달리, US 7,046,568의 저 노이즈 감지 회로는 캐패시터로서 작용하는 비트 라인보다 복잡한 캐패시터를 방전시키는 속도에 의해 셀 전류를 측정한다. 상기 방식으로, 상기 비트 라인 전압은 감지하는 중에 일정하게 유지될 수 있으며, 이로 인해 비트 라인 상에서 시간-가변 전압에 의해 비트 라인에서 비트 라인으로의 결합으로부터 발생되는 노이즈를 피할 수 있다. 상기 감지 회로는 또한 셀 전류를 측정하는데 사용되는 전압 방전의 동적 범위를 효과적으로 확대시키는 전압 부스팅 회로를 통합시킴으로써 낮은 공급 전압으로 작동할 수 있다.
본 발명의 한 가지 양상에 따라, 메모리 셀의 하나의 페이지는 감지 모듈의 해당하는 어레이에 의해 병렬로 감지되며, 주어진 메모리 셀의 감지 모듈에서 발생되는 노이즈는 어레이 내 다른 감지 모듈의 방해를 방지한다. 특히 종래의 감지 모듈은 페이지의 고전도성 메모리 셀을 확인하고 록아웃 후에 어레이 내 다른 감지 모듈에 아주 큰 노이즈의 원인이 된다. 본 발명에서는 록아웃 메모리 셀과 관련된 감지 모듈이 어레이 내 여전히 감지를 수행하는 다른 감지 모듈에 노이즈의 전파를 방지한다. 상기 방식에서, 감지 정확성은 성능을 향상시키고 각 메모리 셀내 더 많은 데이터 비트를 저장하게 한다.
도 12a는 도 9 및 도 11에 도시된 감지 모듈의 종래 실시도를 나타낸다. 종래 감지 모듈(480')은 US 7,046,568에 도시된 것과 유사하다. 도 10에서 도시된 각각의 판독/기록 스택(400)은 k개의 비트 라인들을 통해 해당하는 k개의 메모리 셀들을 제공하는 한 세트의 k 감지 모듈을 포함하는 것을 알 수 있을 것이다. 하나의 공통 프로세서(500)에 의해 제공되는 k개의 감지 모듈 481-1 내지 480-k 및 k개의 데이터 래치 430- 내지 430-k가 있을 것이다. 설명의 편의를 위해, 도 12a는 공통 프로세서(500)과 작동하는 k개의 데이터 래치 430-1 내지 430-k의 세트 중 어느 하나를 대표하는 데이터 래치(430)의 하나의 세트와, k개의 감지 모듈 480-1 내지 480-k의 세트 중 어느 하나를 대표하는 감지 모듈(480') 중 하나를 나타낸다. 도 10 및 도 11과 관련해서 기재된 것과 같이, p개의 메모리 셀 들의 한 페이지는 전체 r개의 판독/기록 스택을 병렬로 작동함에 의해 제공된다.
상기 종래의 감지 모듈(480')은 신호 BLS에 의해 통제되는 결합 트랜지스터(482)를 통해 비트 라인(36)을 경유해서 메모리 셀과 결합한다. 상기 메모리 셀의 예로는 NAND 체인(50) 중의 메모리 트랜지스터이다. 상기 감지 모듈(480')은 감지 증폭기(600'), 비트 라인 전압 클램프(610) 및 풀다운 회로(550)을 포함한다. 감지 모듈(480')은 신호 NC0에 의해 제어되는 트랜스퍼 게이트(488)을 통해 SA Bus(422)와 같은 Bus를 사용하여 다른 주변 회로와 통신한다.
상기에 기재된 바와 같이, 감지 모듈의 슬랙(slack)은 공통 프로세서(500)와 데이터 래치(430) 한 세트와 SA 버스(422)를 통해 통신한다. 공통 프로세서(500)는 감지 모듈(480')의 래치와 데이터 래치(430) 내에 저장된 데이터에 액세스한다. 상태 머신(112)의 제어와 이들의 전류 값에 근거하여 업데이트 값을 계산한다. 상기 업데이트 값은 감지 모듈(480') 및/또는 데이터 래치(430)내 래치로 다시 저장된다. 상기 공통 프로세서(500)은 D버스(423)를 경유해서 k개의 데이터 래치와 결합한다. 데이터 래치(430) 세트는 I/O 버스(231)을 통해 외부로 연결된다. 상기 감지 모듈(480'), 공통 프로세서(500) 및 데이터 래치(430) 세트의 작동은 제어 라인(411)을 통해 제어과 타이밍 신호를 제어하는 페이지 제어기(410)를 경유해 상태 머신(112)에 의해 제어된다(도 11 참조).
상기 감지 모듈(480')은 신호 COM1을 운반하는 노드(481)를 포함한다. 상기 노드(481)는 감지 증폭기(600)가 비트 라인(36) 및/또는 SA 버스(422)와 선택적으로 결합하게 한다.
감지는 비트 라인 전압 클램프(610)에 의해 고정된 전압 클램프된 비트 라인(36)으로 실시된다. 비트 라인과 COM1 노드(481) 사이에 일련의 소스와 드레인을 갖는 n-트랜지스터(612)에 의해 비트 라인 전압 클램프가 구현된다. n-트랜지스터(612) 게이트 상의 아날로그 전압은 비트 라인상의 클램프된 전압을 측정한다. 감지 작동 동안의 일정한 비트 라인 전압은 비트 라인에서 전압 가변에 의해 비트 라인들 사이에 가능한 결합을 제거한다.
한페이지의 메모리 셀은 기준 전류보다 더 높은 전도 전류를 갖는 것으로 측정될 때, 그 셀에 대한 감지가 이루어지고 상기 셀은 추가 감지 작동들로부터 록아웃되고 나머지 페이지는 계속 감지될 수 있다. 상기는 비트 라인(36)을 바닥면으로 잡아당김으로써 셀 전류를 턴오프함으로써 달성된다. 풀-다운 회로(550)는 선택적으로 비트 라인(36)을 바닥으로 당기기 위해서 제공된다. 상기 풀-다운 회로(550)는 기본적으로 비트 라인과 바닥면을 교차하는 일련의 두 개의 n-트랜지스터(552 와 486)를 포함한다. 상기 두개의 n-트랜지스터는 신호 GRS와 INV에 의해 각각 제어된다. 상기 둘 모두 HIGH일 때, 풀-다운 회로(550)가 활성화되고 노드(481) COM1을 바닥면으로 당긴다. 신호 BLS가 또한 HIGH일 때, 비트 라인(36) 또한 바닥면으로 당겨진다. 상기 방법으로 셀 전류는 이의 소스와 드레인의 단락 때문에 턴오프된다.
신호 GRS는 프로그래밍하는 동안 사용되며, 상태 머신(112)으로부터 제어되고(도 11 참조), 페이지 제어기(411)로부터 제어과 타이밍 신호의 한 부분으로서 제공된다. 감지하는 동안, GRS는 항상 HIGH이고, 신호 INV는 또한 셀 전류가 참조 전류보다 더 높게 감지될 때 감지 증폭기(600)에 의해 HIGH로 설정된다.
상기 감지 증폭기(600')는 전압 클램프(620), 예비충전 회로(640'), 셀 전류 판별장치(650)와 감지 증폭기 래치(660)를 포함한다. 상기 셀 전류 판별장치(650)에 의해 노드(631)에서 신호 SEN을 검출함으로써 감지가 실행된다. 상기 SEN 노드(631)는 신호 HLL로 제어되는 분리 트랜지스터(642)를 통해 예비충전 회로(640)에 의해 예비충전될 수 있다. 그후, SEN 노드(631)는 신호 XXL로 제어되는 분리 트랜지스터(630)를 통해 COM1 노드(481)와 결합될 때 메모리 셀과도 결합할 수 있다.
상기 전압 클램프(620)는 예비충전 회로와 COM1 노드(481)사이의 트랜지스터(622)에 의해 구현된다. 비트 라인 전압 클램프(610)가 적절하게 기능하기 위해 미리 결정된 레벨 이상으로 노드(481)에서 신호 COM1을 유지하기 위한 신호 BLX에 의해 트랜지스터(622)가 구동된다.
예비충전 회로(640')는 COM1 노드(481)와 SEN 노드(631)를 경유한 비트 라인이 감지 모듈의 다양한 작동중에 VDD 쪽으로 풀업되게 한다. 신호 INV로 활성화되는 p-트랜지스터(644)에 의해 예비충전 회로(640)가 구현된다.
SEN 노드(631)와 COM1 노드(481)사이의 분리 트랜지스터(630)는 다른 전압들이 두 개 노드상에 존재하도록 한다. 비트 라인(36)이 주어진 전압으로 예비충전되는 것이 필요로 할 때, 신호 BLS, BLC, XXL, HLL 및 INV로 각각 제어되는 트랜지스터 482, 612, 630, 642 및 644로 활성화된 경로를 통해 풀업될 수 있다. 유사하게, 노드(481)에서 COM1 신호와 노드(631)에서 SEN 신호는 신호 XXL, HLL 및 INV로 각각 제어되는 Vdd를 기본적으로 풀업될 수 있다.
몇 가지 실시예에서, Vdd는 더 낮은 값으로 변환되기 전에 외부소스 Vext로부터 직접 공급된다. 이는 풀업된 전압에 있어서 100mV 초과 마진을 제공할 수 있고 네가티브 VTS 영역내 메모리 셀을 감지하는 경우에 특히 유용하다.
셀 전류 판별장치(650)는 기본적으로 기준 전류에 대해서 메모리 셀의 전도 전류를 비교한다. 셀 전류가 기준 전류보다 더 높을 때, 감지 증폭기는 HIGH 상태로 신호 INV를 출력하고 그 반대로 가능하다. 한번 설정되면 신호 INV는 감지 증폭기 래치(660)에 의해 래치된다.
감지에 앞서, 선택된 메모리 셀 전극에 전압은 1회 이상의 예비충전 작동에서 적당한 워드 라인과 비트 라인을 통해 설정되어야 한다.
예를 들어 도 12a에 도시된 바와 같이, 워드 라인 WL1과 상호교차하는 NAND 체인(50)을 따라 한 페이지의 메모리 셀은 감지를 위해 선택될 수 있다. 예비충전 작업은 전압 Vread로 충전되는 비(非)선택의 워드 라인 WL0., WL2-WL31 및 연구 중인 주어진 메모리 상태에 대해 미리 결정된 임계 전압 VT(i)으로 충전되는 선택의 워드 라인 WL1으로 도시된다.
비트 라인(36) 및 COM1 노드(481), SEN 노드(631)는 감지에 각각 적합한 미리 결정된 전압으로 예비충전 회로(640)에 의해 예비충전된다. NAND 체인(50)에 워드 라인과 비트 라인 전압의 인가와 함께 선택된 메모리 셀이 턴 온 될 것이다. 소스-드레인 전도 전류가 메모리 셀로 유동될 것이다. 전도 전류는 메모리 셀의 소스와 드레인 사이에 명목 전압 차이가 존재할 때 선택된 워드 라인에 인가된 VT(i) 및 선택된 메모리 셀로 프로그램된 충전의 함수이다.
상기 워드 라인과 비트 라인 상의 전압이 안정할 때, 전도 전류 또는 선택된 메모리 셀의 프로그램된 임계 전압은 SEN 노드에서 감지 증폭기(600')에 의해 감지될 수 있다.
상기 셀 전류 판별장치(650)는 셀 전류가 노드(631)에서 캐패시터(652)상의 신호 SEN을 방전하고 있는 셀 전류 속도 검출함으로써 셀 전류를 기본적으로 측정한다. 따라서 방전되는 SEN의 속도의 판별장치는 전도 전류의 측정에 제공된다. 방전에 앞서, SEN은 예비충전 회로(640')에 의해 Vdd로 예비충전된다. 셀 전류가 캐패시터를 방전하도록 하는 시간(HLL LOW 및 XXL HIGH)부터 셀 전류가 컷오프되는 시간(XXL LOW)까지 주어진 기간에 걸쳐서 감지가 이루어진다.
감지하는 동안, 비트 라인에서 메모리 저장 유닛의 전도 전류는 캐패시터(652)를 방전할 것이다. 셀을 더 많이 전도시키면 더 빠르게 방전된다. 다음에 SEN 노드(631)내 전압은 전도 전류에 따른 속도에서 Vdd로부터 감소할 것이다. 미리 결정된 방전기간 끝에, 분리 트랜지스터(630)는 XXL이 LOW로 감으로써 턴오프된다(상기 기간은 참조 전류에 해당함). 이것은 SEN 노드(631)로부터 셀 전류를 분리하며 더 이상의 방전을 정지시킨다. 신호 SEN은 p-트랜지스터(656) 측정을 턴 오프하거나 턴오프하지 않는 소정의 값으로 강하될 것이다.
감지 기간 이후에, 신호 SEN에서 전압은 p-트랜지스터의 임계(Vdd - |VT|) (VTP는 p-트랜지스터의 임계 전압임)에 대항하여 비교된다. SEN은 p-트랜지스터(656)의 게이트에 인가된다. p-트랜지스터가 턴온된다면, SEN은 Vdd - |VT| 이하로 방전되거나 또는 전도 전류가 기준 전류보다 더 크다. p-트랜지스터가 턴온되지 않으면, 전도 전류는 기준 전류보다 더 적어서 Vdd - |VT| 이하로 SEN을 방전하는데 실패한다.
p-트랜지스터(656)의 소스측은 전도 트랜지스터(654)가 게이트 신호 STB와 턴온되는 경우 Vdd에 연결된다. SEN이 p-트랜지스터(656)을 턴온하기 위해서 충분히 낮게 강하되지 않는다면, 트랜지스터(656)의 드레인측에서 신호 INV를 출력하는 노드(657)은 LOW로 유지될 것이다. 한편, SEN이 Vdd - |VTP| 이하로 떨어진다면, p-트랜지스터(656)는 턴온될 것이고 INV 노드(657)는 Vdd에 이르고 래치된다.
셀 전류 판별장치(650)는 셀의 전도 전류가 주어진 구분 전류 값보다 더 높거나 또는 더 낮은지를 효과적으로 결정한다. 주어진 경계 전류값은 미리 결정된 방전 시간에 해당한다. 감지된 전류가 구분 전류값보다 더 높다면, 표제의 메모리 셀은 제어 게이트에서 인가된 VT(i)보다 낮은 임계값을 갖는다. 그러므로, INV 형태로 감지된 결과는 셀 전류가 참고 구분 값보다 더 낮은 경우 LOW를 유지한다. 반대로, INV는 셀 전류가 참고 레벨보다 더 높은 경우 HIGH이다. INV 신호는 감지 증폭기 래치(660)에 의해 래치될 때 CMOS 논리 레벨으로 전환된다.
전압 부스팅 회로
비트 라인 전압이 비트 라인 클램프(610)에 의해 미리 결정된 VBL에서 클램프된다면, 클램핑 n-트랜지스터(612)의 드레인측은 작용할 클램프에 있어서 소스 사이드에서보다 약간 높은 전압(예를 들어, 약 0.2V까지)이 있어야 한다는 것을 도 12a 및 상기에서 알 수 있을 것이다. 그러므로, COM1은 약 0.2V까지 VBL보다 더 높아야 하며, 이는 전압 클램프(620)에 의해 보장된다. 이는 또한 SEN의 전압 레벨이 COM1 이상 VT 안에서 약간 강하될 수 있다는 것을 의미한다. 그러므로, 노드(631)에서 SEN 신호의 방전은 Vdd에 의해 제공된 실링(ceiling)과 VLIMIT에 의해 제공된 플로어(floor)을 갖는 제한된 동적 범위(이는 COM1에서보다 약간 더 높음(예를 들어, 약 VT까지)으로만 작동할 수 있다. 그러나, Vdd의 소스인 하위 공급 전압에 있어서, VLIMIT의 존재를 제공하며, (Vdd - |VTP|) < VLIMIT이라면, p-트랜지스터는 결코 턴온되지 않는다.
비교 회로(650')는 라인(703)을 통해 부스트 전압(VB)을 캐패시터(652)의 하나의 플레이트로 공급하기 위해 전압 시프터(700) 형태로 전압 부스팅 회로를 제공하여 저 전압 작동 조정된다. 전압 시프터의 타이밍은 라인(702)를 통해서 페이지 제어기(498)에 의해 조절된다.
작업에서, 예비충전 회로(640')는 감지 노드 SEN631을 Vdd로 당긴다. 전압 시프터는 노드 SEN이 Vdd로부터 분리 트랜지스터(636)에 의해 완화된 이후에 활성화된다. 전압 시프터는 기본적으로 ΔV까지 VB 신호 레벨 증대를 가지며, 노드SEN 631에서 캐패시터의 다른 플레이트상에 전압은 동일한 양까지 부스트될 것이다. 상기는 동적 범위의 상한을 ΔV까지 증가시키고 중간 전도 전류에 해당하는 최종 전압은 Vdd - VLIMIT보다 더 높을 수 있다. 방전 기간 마지막에, 감지 노드 SEN 631은 분리 트랜지스터(634)를 통해 노드 SEN2로부터 완화시킴으로써 VLIMIT 제한을 제거한다. 그후 SEN 631에서 전압은 동일한 ΔV까지 감소되어 참고 전압 (Vdd - |VTP|)와 비교되기 이전에 초기 부스팅을 취소한다. 상기는 VLIMIT 이하의 레벨에서 전압 비교가 만들어질 수 있다.
록아웃 감지 모듈에서부터 다른 감지 모듈까지의 노이즈
전압 부스팅 회로(700)는 감지 기간 동안 VB로 점점 올라가고 감지 모듈(480')에서 노이즈 소스가 될 수 있다. 노이즈는 캐패시터(652)를 통해 SEN 노드(631) 그리고 그 이상까지 진행될 수 있다. 노이즈는 감지 모듈이 감지 작업에서 활성일 때 중요하지 않으며, 셀은 전류 싱크로서 작용하며, 감지 증폭기에서 비트 라인 전압 클램프(610) 및 전압 클램프(620)가 노이즈를 완화시키는 작업을 한다.
상술된 바와 같이, 감지 모듈은 고전류 셀을 검출하고 HIGH에서 상기 신호 INV를 래치한 이후에 록아웃 모드로 도입된다. 상기는 풀다운 회로(550)에 의해 바닥으로 이의 비트 라인이 풀다운된 이후에 셀 전류가 셧다운된다. 록아웃 감지 모듈은 감지에 관여하지 않으며 비활성이 되면서 다른 감지 모듈은 페이지에서 아직 록아웃되지 않은 메모리 셀을 감지하는데 계속 활성이 있다. 그러나, 이의 비활성 모드에서 록아웃 감지 모듈은 여전히 활성인 다른 감지 모듈에 대한 중요한 노이즈 소스가 된다.
도 12b는 록아웃 모드로 들어가는 도 12a에 도시된 감지 모듈의 노이즈 경로를 나타낸다. 감지 증폭기(600')는 기준 전류 이상의 셀 전류를 검출하고 HIGH에서 신호 INV를 설정할 때 록아웃 모드이다. HIGH인 INV에 반응하여, 감지 모듈(480')은 비트 라인을 바닥으로 풀다운시키고 예비충전 회로(640')를 통해 Vdd로의 액세스는 삭제된다. 이는 전압 클램프(620)를 의미하므로, 비트 라인 전압 클램프(610)는 더이상 기능하지 않는다. 메모리 셀의 페이지는 병렬로 감지될 때 제어 신호, 가령 XXL 및 BLS 및 VB는 모든 감지 모듈로 일정하게 적용되며, 록아웃 모드로 도입된 감지 모듈을 포함한다. 그러므로, INV가 HIGH인 감지 모듈(480')에 있어서, 전압 부스팅 회로(700)에 의해 발생된 노이즈는 경로(711)에 따라 비트 라인(36)까지 진전될 수 있다. 페이지에서 각 메모리 셀의 소스가 신호 CLSRC를 갖는 페이지 소스 라인에 결합되고, 페이지 소스 라인이 바닥에 결합된다면, 노이즈는 바닥 루프(ground loop)를 통해 CLSRC에 영향을 주기 위해 전파될 수 있다.
도 13은 록아웃 모드로 들어가는 도 12b에 도시된 종래 감지 모듈에 대한 제어 신호의 타이밍(timing)을 나타낸다. 록아웃 모드에서, 감지 모듈(480')은 전압 부스팅 회로(700)으로부터의 노이즈를 페이지 소스 라인뿐만 아니라, 비트 라인에 도달하도록 한다. 도 13 및 도 12b를 참고하여, 모든 감지 모듈에 대한 감지 기간은 SEN 노드(631)로부터 예비충전 회로(640')을 커팅하는 HLL(도 13(a))로 개시되어 SEN 노드를 부가 방전으로부터 셀 전류를 커팅하는 XXL(도 13(b))로 끝난다. 감지 기간 동안, 감지 노드는 전압 부스팅 회로로부터 공급된 VB로 부스팅된다. 록아웃 모드에서 감지 모듈에 있어서, SEN 노드(631)가 풀다운 회로(550)에 의해 CLSRC 페이지 소스 라인(34)에 결합되는 비트 라인(36)에 결합된다. 턴오프된 셀 전류로, 감지 기간 초기에 VB의 전압 레벨에서 갑작스러운 시프트(도 13(c))는 SEN 노드(도 13(d))에서 리플(ripple)을 일으킨다. 상기 리플은 노이즈 경로(711)를 따라 노이즈로 전파되어 결합된 비트 라인(도 13(e)) 및 CLSRC 페이지 소스 라인(도 13(f))에 도달한다.
비트 라인에서 노이즈의 영향
감지 모듈(480')은 일정 비트 라인 전압에서 감지되도록 지정되어 하나의 비트 라인으로부터 또다른 것으로 전류를 가변하는 결합시간을 회피한다. 셀 전류로부터 벗어난 전류는 노이즈일 수 있고, 셀 전류의 감지에서 에러에 기여한다. 상기에 설명된 바와 같이, 록아웃 감지 모듈은 록아웃 비트 라인으로의 시간 가변 전류인 노이즈를 덤프할 수 있다. 록아웃 메모리 셀은 더이상 감지되지 않을지라도, 록아웃 비트 라인에서 가변하는 전류는 이웃하는 비트 라인으로 결합될 수 있고, 이의 셀은 감지를 경험할 수 있을 것이다. 상기 커플링 노이즈의 타입은 록아웃 셀에 가까운 감지될 셀에 대해 중요하며 감지에서 에러에 기여한다.
페이지 소스 라인에서 노이즈의 영향
또다른 과제는 메모리 셀의 소스측 전압에서 불명확에 의해 도입된 에러를 처리해야 한다. 예를 들어, 소스측 에러의 하나의 표현은 상기 칩의 소스 라인과 바닥 패드 사이의 한정된 저항에 의한다. 감지 메모리 셀과의 하나의 가능한 문제는 한정된 저항을 교차하여 소스 로딩에 의한 소스 라인 바이아스(source line bias)이다. 다수의 메모리 셀은 병렬로 감지될 때, 조합된 전류는 한정된 저항을 갖는 바닥 루프에서 상당한 전압 강하를 일으킨다. 이는 임계 전압 감지를 사용하는 판독 작업에서 에러를 일으키는 소스 라인 바이아스를 일으킨다.
도 14는 접지에 유한 저항을 갖는 소스 라인에서 전류 유동에 의한 소스 전압 에러의 문제를 나타낸다. 판독/기록 회로(270A 및 270B)는 메모리 셀의 페이지에서 동시에 작업한다. 판독/기록 회로에서 감지 모듈(480)이 비트 라인(36)에 의해 해당하는 셀로 결합한다. 예를 들어, 감지 모듈(480)은 메모리 셀(10)의 전도 전류 i 1 (소스-드레인 전류)를 감지한다. 전도 전류는 비트 라인(36)을 통해서 감지 모듈로부터 메모리 셀(10)의 드레인으로 유동되어 소스 라인(34)를 통해서 바닥으로 가기 이전에 소스(14)로부터 나간다. 집적회로 칩에서, 메모리 어레이에서 셀의 소스는 메모리 칩의 일부 외부 그라운드 패드(예를 들어, Vss 패드)에 연결된 소스 라인(34)의 다수의 브랜치로서 함께 묶인다. 금속 스트래핑이 소스 라인의 저항을 감소시키기 위해 사용될 때, 한정된 저항(R)은 메모리 셀의 소스 전극과 그라운드 패드 사이에서 유지된다. 전형적으로, 그라운드 루프 저항(R)은 약 50 ohm이다.
병렬로 감지된 전체 메모리 페이지에 있어서, 소스 라인(34)를 통한 전체 전류 흐름은 모든 전도 전류의 합, 예를 들어 i TOT = i i + i 2 + ..., + i p 이다. 일반적으로 각 메모리 셀은 이의 전하 저장 소자로 프로그램된 전하의 양에 의존하는 전도 전류를 갖는다. 메모리 셀의 주어진 제어 게이트 전압에 있어서, 작은 전하는 상대적으로 더 높은 전도 전류를 수득할 것이다(도 3 참조). 한정된 저항이 메모리 셀의 소스 전극과 그라운드 패드 사이에 존재할 때, 저항을 교차하는 전압 강하는 Vdrop = i TOT R로 제공된다.
예를 들어, 24000 비트 라인이 동시에 방전된다면, 각각은 0.25μA의 전류를 가지며, 소스 라인 전압 강하는 24000라인 × 0.25μA/라인 × 50ohms ~ 0.3 볼트와 동일할 것이다. 상기 소스 라인 바이어스는 메모리 셀의 임계 전압이 감지될 때 0.45볼트의 감지 에러에 기여하며, 이는 바디 이펙트(body effect)는 소스 전압에서 0.3V 상승은 임계 전압에서 0.45V 상승을 일으키는 것이라고 가정한다.
도 15는 소스 라인 전압 강하에 의해 원인이 되는 메모리 셀의 임계 전압 레벨에서 에러를 나타낸다. 메모리 셀(10)의 제어 게이트(30)로 공급된 임계 전압VT은 GND에 비례한다. 그러나, 메모리 셀로부터 알 수 있는 유효 VT는 이의 제어 게이트(30)와 소스(14) 사이의 전압 차이이다. 이는 공급 유효 VT 사이에는 약 1.5×Vdrop의 차이가 있다{소스(14)로부터 소스 라인까지 전압 강하의 더 작은 기여는 무시). 상기 Vdrop 또는 소스 라인 바이어스는 메모리 셀의 임계 전압이 감지될 때 예를 들어 0.45 볼트의 감지 에러에 기여할 것이다. 상기 바이어스는 데이터-의존성, 예를 들어 페이지의 메모리 셀의 메모리 상태에 의존할 때 쉽게 제거될 수 없다.
미국 특허 제 7,173,854호에서는 그라운드 루프에 의한 소스 바이어스 에러의 문제를 경감시키기 위해 각 메모리 셀의 소스에 가까운 워드 라인 전압을 참조하는 방법을 개시하고 있다.
Nguyen 등의 미국특허출원 제 11/771,982호(2007.06.29 출원), "METHOD FOR SENSING NEGATIVE THRESHOLD VOLTAGES IN NON-VOLATILE STORAGE USING CURRENT SENSING"에서는 메모리 장치와 미리 결정된 페이지 소스 전압으로 페이지를 따라 각 메모리 셀의 소스를 조절하는 방법이 기술되어 있다. 미국특허출원 제 11/771,982호의 전체 명세서는 본원에 참고로 통합된다.
도 15는 록아웃 감지 모듈에 의한 노이즈가 개별의 감지 모듈 진행 감지의 페이지 소스 라인과 비트 라인에 도입되는 도식도를 나타낸다. 상기 노이즈는 전형적으로 페이지 소스 라인에서 조절장치와 빠르게 요동되며, 이느 유지될 수 없다. 상기 설명으로부터, 노이즈가 페이지 소스 라인(34)에서 신호 CLSRC에 도입된다면, 페이지 소스 라인에 결합된 모든 메모리 셀의 감지동안 에러를 일으킬 것이다.
개선된 감지 모듈 어레이
감소된 공급 전압으로 작동할 수 있는 감지 모듈의 바람직한 실시예에서, 전압 부스팅 회로는 감지될 방전 전압의 동적 범위를 증가시키기 위해 사용된다. 감지 모듈은 기준 전류보다 높은 전도 전류를 갖는 셀을 확인하고 셀이 추가 감지로부터 록아웃되어 관련 비트 라인은 록아웃 셀을 턴오프하기 위해 페이지의 소스 라인으로 단축된다. 상기 록아웃 모드에서, 전압 부스팅 회로에 의해 발생된 증가된 전압은 노이즈의 소스가 되고, 셀의 비트 라인 및 페이지의 소스 라인으로 진행될 수 있어 다른 작업 감지 모듈을 방해한다. 상기 노이즈의 소스는 감지 모듈이 록아웃 모드로 도입될 때마다 비트 라인과 소스 라인에 도달하는 것을 분리한다. 노이즈의 소스와, 전압 부스팅 회로에 소스 라인 및 비트 라인을 결합하는 중간 회로 사이에 분리 회로가 배치된다.
일반적인 실시예에서, 트랜스퍼 게이트는 분리 회로로서 사용된다. 트랜스퍼 게이트는 기준 전류보다 더 높은 전도 전류를 갖는 것으로 확인되고 페이지의 추가 감지 작업으로부터 록아웃된 메모리 셀로부터 기인된 록아웃 모드를 나타내는 래치된 신호에 의해 턴오프된다. 트랜스퍼 게이트의 턴 오프는 노이즈 경로를 메모리 셀의 비트 라인과 페이지의 소스 라인으로 자른다.
바람직한 실시예에서, 트랜스퍼 게이트는 중간 회로와, 방전 전압이 감지되고 부스트된 전압이 인가되는 노드 사이에 배치된다.
도 16은 바람직한 실시예에 따른 록아웃 감지 모듈로부터 노이즈 분리을 개선시킨 감지 모듈 스택을 나타낸다. 감지 모듈 스택은 공통 SABus(422)를 공유하는 감지 모듈 480-1 내지 480-k로 구성된다. 작업에서, 메모리 셀의 페이지는 병렬로 감지된다. 도 11에서 도시된 바와 같이, p개의 비트 라인에 의해 p개의 메모리 셀의 페이지로 연결된 p개의 감지 모듈이 있다. 그러므로, 도 16에 도시된 감지 모듈 스택은 페이지에 있어서 감지 모듈의 전체 세트를 형성하는 p/k 스택 중 하나를 대표한다. 메모리 셀의 페이지는 전압 CLSRC를 갖는 페이지 소스 라인(34)(도 14 및 도 15 참조)에 결합된 각 메모리 셀의 소스를 갖는다.
각 감지 모듈(480)은 도 12a 및 도 12b에 도시된 종래의 감지 모듈(480')과 유사하다. 하나의 차이는 메모리 셀의 감지된 결과에 따른 세트인 신호 INV에 의해 제어된 트랜스퍼 게이트(750)가 통합된 것이다. 바람직한 실시예에서, 트랜스퍼 게이트(750)는 p-트랜지스터(752)와 n-트랜지스터(754)를 포함한다. 트랜스퍼 게이트의 제 1 노드는 n-트랜지스터(754)의 드레인에 결합된 p-트랜지스터(752)의 소스를 갖는다. 트랜스퍼 게이트의 제 2 노드는 n-트랜지스터(754)의 소스에 결합된 p-트랜지스터의 드레인을 갖는다. 2개의 노드는 COM1 노드(481)과 노드(483)를 교차하여 연결된다. 노드(483)는 신호 COM2를 운반하고, 트랜스퍼 게이트(750)과 비트 라인 전압 클램프(610) 사이에 위치한다. p-트랜지스터(752)는 신호 INV에 의해 게이트되고 n-트랜지스터(754)는 INV*에 의해 게이트되며, 이는 INV의 반전이다.
셀 전류는 기준 전류보다 더 높은 감지 증폭기(600)에 의해 결정되며, INV는 HIGH로 설정되고 래치된다. 비트 라인은 페이지 소스 라인(34)에서 CLSRC로 당겨진다(도 14 및 도 15 참조). 기본적으로 동일한 전위에서 소스와 드레인으로, 셀 전류가 턴오프되고 감지 모듈은 록아웃 모드로 들어가고 비활성화되며, 다른 감지 모듈은 이들 각각의 메로리 셀의 감지를 계속 실시한다. 록아웃 모드에서, HIGH인 INV는 트랜스퍼 게이트(750)를 턴오프한다. 그러므로, VB에서 전압의 시프팅에 의한 노이즈는 감지 모듈이 록아웃 모드에 있을 때마다 트랜스퍼 게이트에 의해 커팅되도록 SEN 노드(631) 및 COM1 노드(481)만큼 전파된다. 상기 방법으로, 록아웃 감지 모듈로부터의 노이즈는 감지 모듈이 감지에 관여하는 것을 방해하는 것을 방지한다.
도 16에 도시된 트랜스퍼 게이트에 대한 바람직한 실시예의 또다른 특성은 비트 라인과 최종의 Vdd 사이의 경로에서 트랜스퍼 게이트(750)내 p-트랜지스터(752)의 구성을 갖는 것이며, p-트랜지스터는 도 12a에 도시된 바와 같이 이전의 예비충전 회로(640')에서 이전의 p-트랜지스터(644)의 풀업 기능을 제공한다. 그러므로, 도 16에서 개선된 감지 모듈(480)에서 예비충전 회로(640)는 풀업을 위한 p-트랜지스터를 더 이상 요구하지 않는다. 예비충전 회로(640)은 Vdd에 간단하게 연결된다. 트랜스퍼 게이트는 예비충전 작업 동안 턴온되어 Vdd에 풀업을 실시한다.
도 17은 록아웃 모드로 들어가는 도 16에 도시된 개선된 감지 모듈에 대한 제어 신호의 타이밍을 나타낸다. 록아웃 모드에서, 감지 모듈(480)의 트랜스퍼 게이트(750)는 비트 라인뿐만 아니라, 페이지 소스 라인에 도달하는 전압 부스팅 회로로부터의 노이즈를 분리한다. 도 17 및 도 16을 참고하여, 모든 감지 모듈에 대한 감지 기간은 SEN 노드(631)로부터 예비충전 회로(640')을 커팅하는 HLL(도 17(a))로 개시하고, SEN 노드를 부가 방전하는 셀 전류를 커팅하는 XXL(도 17(b))로 끝난다. 감지 기간 동안, 감지 노드는 전압 부스팅 회로로부터 공급된 VB로 부스팅된다. 록아웃 모드에서 감지 모듈에 있어서, SEN 노드(631)는 개재된 트랜스퍼 게이트(750)을 제외하고, 풀다운 회로(550)을 통해 CLSRC 페이지 소스 라인(34)에 결합된 비트 라인(36)에 결합된다. 셀 전류가 턴 오프되고, 감지 기간(도 17(c)) 초기에 VB의 전압 레벨에서 갑작스런 시프트는 SEN 노드(도 17(d))에서 리플의 원인이다. 노이즈로서 리플의 전파는 결합된 비트 라인(도 17(e)) 및 CLSRC 페이지 소스 라인(도 17(f))에 도달하는 턴오프된 트랜스퍼 게이트(750)에 의해 중단된다. 도 13(e) 및 도 13(f)에 도시된 해당하는 것과 비교하여, 전체 페이지의 페이지 소스 라인 또는 록아웃 개선된 감지 모듈의 비트 라인에서 노이즈는 없다.
또다른 바람직한 실시예에서, 트랜스퍼 게이트는 전압 부스팅 회로와 방전 전압이 감지되는 노드 사이에 배치된다.
도 18은 선택적으로 바람직한 실시예에 따른 록아웃 감지 모듈로부터 노이즈 분리가 개선된 감지 모듈 스택을 나타낸다. 선택적 실시예에서 감지 모듈(480")은 도 16에 도시된 바람직한 실시예의 감지 모듈(480)과 유사하며, 단 트랜스퍼 게이트(750)은 유사한 트랜스퍼 게이트(760)에 의해 대체되고, 전압 부스팅 회로(700)와 SEN 노드(631) 사이에 재위치한다. 경로(703)을 통해 캐패시터(652)에 도달되기 전에 게이트 VB에 위치한다.
도 19는 페이지를 감지하는데 활성이 있는 것을 방해하여 록아웃 감지 모듈로부터 노이즈를 분리하는 방법을 설명하는 흐름도이다.
단계 810: 감지 그룹 중에 병렬로 비휘발성 메모리 셀의 전도 전류를 감지하는데 있어서, 중간 회로를 통해 메모리 셀에 의해 액세스 가능한 노드를 제공하는 단계.
단계 820: 상기 노드를 초기 전압으로 준비 충전하는 단계.
단계 830: 노드에 결합된 전압 부스팅 회로를 준비하는 단계.
단계 832: 미리 결정된 양까지 노드에서 초기 전압을 부스팅하는 단계.
단계 840: 노드에서 전압 방전율에 의해 전도 전류를 측정하는 단계.
단계 850: 전도 전류가 미리 결정된 값보다 더 높은 것으로 결정될 때마다. 전압 부스팅 회로를 메모리 셀 그룹에 대한 감지가 완료될 때까지 메모리 셀의 중간 회로를 분리하는 단계.
모든 특허, 특허 출원, 논문, 책, 명세서, 다른 공보, 문헌, 본원에서 참고하는 것은 모든 목적을 위해서 이들의 전문이 본 명세서에 참조로 통합된다. 본원에 통합된 공보, 문헌 또는 다른 것들 사이에서 용어의 사용 또는 정의의 불일치는 본 발명에서의 용어의 정의 또는 사용이 우세하다.
본 발명의 다양한 측면이 특정 실시예에 기술되었을 지라도, 본 발명은 첨부된 청구의 범위의 완전한 범위 안에서 보호받아야 하는 것으로 이해된다.

Claims (24)

  1. 감지 그룹 중에 병렬로 비휘발성 메모리 셀의 전도 전류를 감지하는 방법으로서,
    방전 전압이 감지되고 부스트된 전압이 공급되는 노드(node)를 제공하는 단계로서, 상기 메모리 셀과 상기 노드 사이에 결합된 중간 회로를 통해 상기 메모리 셀에 의해 액세스 가능한 상기 노드를 제공하는 단계와,
    상기 노드를 초기 전압으로 준비 충전(precharging)하는 단계와,
    상기 노드에 결합된 전압 부스팅 회로를 제공하는 단계와,
    미리 결정된 양만큼 상기 노드의 초기 전압을 부스팅하는 단계와,
    상기 노드에서 전압 방전율에 의해 전도 전류를 측정하는 단계와,
    상기 전도 전류가 미리 결정된 값보다 더 높은 것으로 측정될 때마다, 적어도 메모리 셀 그룹에 대한 감지가 완료될 때까지, 상기 메모리 셀의 중간 회로로부터 전압 부스팅 회로를 분리하는 단계를
    포함하는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  2. 제 1항에 있어서, 상기 그룹의 각 메모리 셀은 관련 비트 라인에 의해 액세스 가능하고, 상기 중간 회로는 상기 관련 비트 라인에 결합되는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  3. 제 1항에 있어서, 상기 그룹의 각 메모리 셀은 상기 그룹에 대한 공통 소스 라인에 결합된 소스를 포함하고, 상기 중간 회로는 상기 공통 소스 라인에 결합되는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  4. 제 1항에 있어서, 상기 전압 부스팅 회로를 분리하는 상기 단계는 상기 노드와 상기 중간 회로 사이에 배치된 트랜스퍼 게이트 회로의 기능을 억제하는 단계를 포함하는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  5. 제 2항에 있어서, 상기 전압 부스팅 회로를 분리하는 단계는 상기 노드와 상기 중간 회로 사이에 배치된 트랜스퍼 게이트 회로의 기능을 억제하는 단계를 포함하는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  6. 제 3항에 있어서, 상기 전압 부스팅 회로를 분리하는 단계는 상기 노드와 상기 중간 회로 사이에 배치된 트랜스퍼 게이트 회로의 기능을 억제하는 단계를 포함하는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  7. 제 1항에 있어서, 상기 전압 부스팅 회로를 분리하는 단계는 상기 전압 부스팅 회로와 상기 노드 사이에 배치된 트랜스퍼 게이트 회로의 기능을 억제하는 단계를 포함하는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  8. 제 2항에 있어서, 상기 전압 부스팅 회로를 분리하는 단계는 상기 전압 부스팅 회로와 상기 노드 사이에 배치된 트랜스퍼 게이트 회로의 기능을 억제하는 단계를 포함하는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  9. 제 3항에 있어서, 상기 전압 부스팅 회로를 분리하는 단계는 상기 전압 부스팅 회로와 상기 노드 사이에 배치된 트랜스퍼 게이트 회로의 기능을 억제하는 단계를 포함하는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  10. 제 4항에 있어서, 상기 트랜스퍼 게이트 회로의 기능을 억제하는 단계는 상기 트랜스퍼 게이트 회로에서 N-타입과 P-타입 트랜지스터의 하나의 병렬 쌍의 기능을 억제하는 단계를 포함하는, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  11. 제 1항에 있어서, 상기 감지는 임의의 메모리 셀이 타깃 상태로 프로그램되었는지를 확인하기 위한 프로그램 작업의 일부인, 비휘발성 메모리 셀의 전도 전류 감지 방법.
  12. 병렬로 감지하는 비휘발성 메모리 셀의 그룹 중에 메모리 셀의 전도 전류를 감지하기 위한 감지 회로로서,
    방전 전압이 감지되고 부스트된 전압이 공급되는 노드와,
    상기 메모리 셀과 상기 노드 사이에 결합된 중간 회로와,
    상기 노드를 초기 전압으로 충전하기 위해 상기 노드에 결합된 예비충전 회로와,
    미리 결정된 양만큼 상기 노드에서 초기 전압을 부스팅하기 위해 상기 노드에 결합된 전압 부스팅 회로와,
    상기 전압 부스팅 회로와 상기 중간 회로 사이에 배치된 트랜스퍼 게이트와,
    상기 노드에서 전압 방전율에 의해 상기 전도 전류를 측정하기 위해 상기 노드에 결합된 비교기(comparator)를
    포함하고,
    미리 결정된 값보다 더 높은 것으로 결정된 상기 전도 전류에 대한 반응으로 상기 트랜스퍼 게이트가 턴 오프되고, 이에 따라 상기 전압 부스팅 회로를 상기 메모리 셀의 상기 중간 회로로부터 분리하고, 상기 트랜스퍼 게이트는 적어도 메모리 셀 그룹에 대한 감지가 완료될 때까지 오프 상태를 유지하는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  13. 제 12항에 있어서, 상기 그룹의 각 메모리 셀은 관련 비트 라인에 의해 액세스 가능하고, 상기 중간 회로는 관련 비트 라인에 결합되는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  14. 제 12항에 있어서, 상기 그룹의 각 메모리 셀은 상기 그룹에 대한 공통 소스 라인에 결합된 소스를 포함하고, 상기 중간 회로는 상기 공통 소스 라인에 결합되는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  15. 제 12항에 있어서, 상기 트랜스퍼 게이트 회로는 상기 전압 부스팅 회로와 상기 노드 사이에 배치되는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  16. 제 12항에 있어서, 상기 트랜스퍼 게이트는,
    각각 소스, 드레인 및 게이트를 갖는 한 쌍의 p-트랜지스터 및 n-트랜지스터와,
    상기 n-트랜지스터의 드레인에 상기 p-트랜지스터의 소스를 결합시킴으로써 형성된 제 1 노드와,
    상기 n-트랜지스터의 소스에 상기 p-트랜지스터의 드레인을 결합시킴으로써 형성된 제 2 노드를
    포함하고,
    한 쌍의 p-트랜지스터와 n-트랜지스터의 게이트에서 한 쌍의 상보적 신호는 상기 제 1 노드와 상기 제 2 노드 사이의 통과를 조절하는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  17. 제 16항에 있어서, 예비충전 작업을 위한 공급 전압 소스를 더 포함하고, 상기 트랜스퍼 게이트가 상기 공급 전압 소스에 결합될 때, 상기 한 쌍의 상보 신호에 의해 작동 가능시 상기 p-트랜지스터는 상기 예비충전 작업 동안 상기 공급 전압 소스에 상기 제 1 및 제 2 노드를 풀업하도록 작용하는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  18. 제 12항에 있어서, 상기 트랜스퍼 게이트 회로는 상기 노드와 상기 중간 회로 사이에 배치되는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  19. 제 12항에 있어서, 비휘발성 메모리 셀의 그룹은 플래시 EEPROM의 일부인, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  20. 제 19항에 있어서, 상기 플래시 EEPROM은 NAND 타입인, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  21. 제 12항에 있어서, 개별 비휘발성 메모리 셀은 각각 충전 저장 소자를 포함하는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  22. 제 21항에 있어서, 상기 충전 저장 소자는 플로팅 게이트인, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  23. 제 21항에 있어서, 상기 충전 저장 소자는 유전체층인, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
  24. 제 12항에 있어서, 상기 비휘발성 메모리 셀은 메모리 카드에서 구현되는, 메모리 셀의 전도 전류를 감지하기 위한 감지 회로.
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