JP6039805B2 - 半導体記憶装置および記憶データの読み出し方法 - Google Patents
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Description
前記複数のメモリセルのうち選択されたメモリセルに記憶されたデータを、前記ビット線を介して読み出すセンスアンプと、
前記センスアンプの動作を制御するコントローラと、を備え、
前記センスアンプは、
前記選択されたメモリセルにつながるビット線の電圧をクランプする第1トランジスタと、
前記第1トランジスタによりクランプされた電圧ノードと、基準電圧ノードとの間に介挿される第2トランジスタと、
前記選択されたメモリセルに記憶されたデータに応じて充放電を行う充放電ノードと、前記第1トランジスタによりクランプされた電圧ノードとの間に介挿される第3トランジスタと、
前記基準電圧ノードと前記充放電ノードとの間に介挿される第4トランジスタと、を有し、
前記コントローラは、前記選択されたメモリセルに記憶されたデータを読み出す際に順次に実行される第1動作モード、第2動作モードおよび第3動作モードを有し、
前記第1動作モードでは、前記第1トランジスタおよび前記第2トランジスタをオンして、前記選択されたメモリセルにつながるビット線をプリチャージするとともに、前記充放電ノードをプリチャージし、かつ前記第3トランジスタをオフし、
前記第2動作モードでは、前記ビット線へのプリチャージを継続しつつ、前記第3トランジスタをオン方向に動作させ、かつ前記第3トランジスタのソース−ドレイン抵抗を前記第1トランジスタのソース−ドレイン抵抗よりも高くし、
前記第3動作モードでは、前記第1トランジスタをオン、前記第2トランジスタをオフ、前記第3トランジスタをオン、および前記第4トランジスタをオンして、前記充放電ノードからの放電電流を、前記第3トランジスタおよび前記第1トランジスタを介して前記ビット線に流すことを許容する半導体記憶装置が提供される。
VBLC<VXXL …(1)
VBLC≦VBLX<VXXL …(2)
Claims (9)
- メモリセルと、
前記メモリセルに記憶されたデータを読み出すセンスアンプと、
前記センスアンプの動作を制御するコントローラと、を備え、
前記センスアンプは、
前記メモリセルにつながるビット線の電圧をクランプする第1トランジスタと、
前記第1トランジスタによりクランプされた電圧ノードと、基準電圧ノードとの間に設けられる第2トランジスタと、
前記メモリセルに記憶されたデータに応じて充放電を行う充放電ノードと、前記第1トランジスタによりクランプされた電圧ノードとの間に設けられる第3トランジスタと、
前記基準電圧ノードと前記充放電ノードとの間に設けられる第4トランジスタと、を有し、
前記コントローラは、前記選択されたメモリセルに記憶されたデータを読み出す際に第1動作モード、第2動作モードおよび第3動作モードを順次実行し、
前記第1動作モードでは、前記第1トランジスタおよび前記第2トランジスタをオンし、かつ前記第3トランジスタをオフし、
前記第2動作モードでは、前記第3トランジスタをオンし、
前記第3動作モードでは、前記第1トランジスタをオン、前記第2トランジスタをオフ、前記第3トランジスタをオン、および前記第4トランジスタをオンする半導体記憶装置。 - 前記第1〜第3トランジスタは、NMOSトランジスタであり、
前記コントローラは、前記第2動作モードでは、前記第2トランジスタのゲート電圧を、前記第3トランジスタおよび前記第4トランジスタの両ゲート電圧よりも高くする請求項1に記載の半導体記憶装置。 - 前記コントローラは、前記第2動作モードでは、前記第4トランジスタおよび前記第3トランジスタの両トランジスタのゲート電圧を、前記第1トランジスタのゲート電圧以上にする請求項2に記載の半導体記憶装置。
- 前記コントローラは、前記第1動作モードでは、前記第4トランジスタをオンする請求項1に記載の半導体記憶装置。
- 前記コントローラは、前記第3動作モードでは、前記第3トランジスタのゲート電圧を前記第4トランジスタのゲート電圧以上にする請求項1に記載の半導体記憶装置。
- 前記コントローラは、前記第1動作モード時には、前記第2トランジスタのゲート電圧を、前記第1トランジスタのゲート電圧よりも高くする請求項1に記載の半導体記憶装置。
- 前記充放電ノードの電位に応じたデータを保持するラッチを備え、
前記コントローラは、前記第3動作モードの後に実行される第4動作モードにおいて、前記第3トランジスタおよび前記第4トランジスタをオフして、前記キャパシタに蓄積された電荷を前記ラッチに転送する請求項1に記載の半導体記憶装置。 - 前記ビット線は複数前記メモリセルと接続され、
前記センスアンプは、複数の前記メモリセルのうち選択された前記メモリセルに記憶されたデータを、前記ビット線を介して読み出し、
前記第1動作モードでは、前記選択されたメモリセルにつながる前記ビット線と前記充放電ノードとをプリチャージし、
前記第3動作モードでは、前記充放電ノードからの放電電流を、前記第3トランジスタおよび前記第1トランジスタを介して前記ビット線に流すことを許容する請求項1に記載の半導体記憶装置。 - ビット線につながる複数のメモリセルのうち選択されたメモリセルに記憶されたデータを、前記ビット線を介して読み出す記憶データの読み出し方法であって、
前記選択されたメモリセルにつながるビット線の電圧をクランプする第1トランジスタと、前記第1トランジスタによりクランプされた電圧ノードと基準電圧ノードとの間に介挿される第2トランジスタと、をともにオンして、前記選択されたメモリセルにつながるビット線をプリチャージするとともに、前記充放電ノードをプリチャージし、かつ前記選択されたメモリセルに記憶されたデータに応じて充放電を行う充放電ノードと前記第1トランジスタによりクランプされた電圧ノードとの間に介挿される第3トランジスタをオフする第1動作モードを実行するステップと、
前記ビット線へのプリチャージを継続しつつ、前記第3トランジスタをオン方向に動作させ、かつ前記第3トランジスタのソース−ドレイン抵抗を前記第1トランジスタのソース−ドレイン抵抗よりも高くする第2動作モードを実行するステップと、
前記第1トランジスタをオン、前記第2トランジスタをオフ、前記第3トランジスタをオン、および前記基準電圧ノードと前記充放電ノードとの間に介挿される第4トランジスタをオンして、前記充放電ノードからの放電電流を、前記第3トランジスタおよび前記第1トランジスタを介して前記ビット線に流すことを許容する第3動作モードを実行するステップと、を有する記憶データの読み出し方法。
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