JP2011146100A - 半導体記憶装置及びその読出し方法 - Google Patents
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Abstract
【課題】センスマージンを増大させ、誤読み出しを低減する。
【解決手段】複数のメモリセルを有するNANDストリングと、このNANDストリングの一端に接続されたビット線BLと、一端がビット線BLと電気的に接続可能に構成され、電位VDDSAに充電された後、複数のメモリセルから選択された選択メモリセルがオンセルかオフセルかを判定するために、メモリセルを流れるセル電流により放電されるSENノードと、一端はSENノードに接続され、他端は所定の電位VCLKに保たれたCLKノードに接続され、選択メモリセルがオンセルの場合にのみSENノードの放電中に容量が低下することにより、SENノードの放電速度を上昇させるキャパシタと、を備える。
【選択図】図5
【解決手段】複数のメモリセルを有するNANDストリングと、このNANDストリングの一端に接続されたビット線BLと、一端がビット線BLと電気的に接続可能に構成され、電位VDDSAに充電された後、複数のメモリセルから選択された選択メモリセルがオンセルかオフセルかを判定するために、メモリセルを流れるセル電流により放電されるSENノードと、一端はSENノードに接続され、他端は所定の電位VCLKに保たれたCLKノードに接続され、選択メモリセルがオンセルの場合にのみSENノードの放電中に容量が低下することにより、SENノードの放電速度を上昇させるキャパシタと、を備える。
【選択図】図5
Description
本発明は、半導体記憶装置、例えば不揮発性のNAND型フラッシュメモリ、及びその読出し方法に関する。
近年、NAND型フラッシュメモリの大容量化に伴い、メモリセルはますます微細化している。次世代の2Xnm世代(例えば24nm世代)以降においては、微細化に伴う、メモリセルの特性の悪化が懸念されている。即ち、データを読み出す際、メモリセルを流れるセル電流は小さくなる一方、リーク電流は増加する。このため、読み出し対象のメモリセル(以下、選択メモリセルという。)が、オンセルの場合のセル電流と、オフセルの場合のセル電流との比(以下、オン/オフ比という。)が小さくなってしまう。このオン/オフ比の低下によりセンスマージンが減少する結果、読み出しエラーが発生する虞が増大している。ここで、オンセルとは、浮遊ゲートに電子が蓄積されていない状態のメモリセルをいい、オフセルとは、浮遊ゲートに電子が蓄積されている状態のメモリセルをいう。オンセルは“1”セルともいい、オフセルは“0”セルともいう。
また、メモリセルの微細化とともに、センスアンプの電源電圧も消費電力低減のために低電圧化される傾向にあり、このこともセンスマージンを減少させる一因となっている。
従来、センスアンプの電源電圧の低電圧化への対策として、センスノードに接続されたキャパシタを備える半導体記憶装置が開示されている(例えば、特許文献1)。この方式では、キャパシタ48cの一端はセンスノードN4に接続されており、キャパシタ48cの他端(BOOST2)の電位を昇降圧することで容量カップリングによりセンスノードN4の電位を上昇/低下させている(段落[0175]〜段落[0192])。しかしながら、この方式の場合、選択メモリセルがオンセルの場合だけでなく、オフセルの場合にもセンスノードの電位が変動する。このため、オン/オフ比が小さい場合には、オフセルのセンスマージンが不足し、オフセルをオンセルと誤読み出しする虞があるという問題がある。
本発明はセンスマージンを増大させ、誤読み出しを低減可能な半導体記憶装置を提供する。
本発明の第1の態様によれば、複数のメモリセルを有するNANDストリングと、前記NANDストリングの一端に接続されたビット線と、一端が前記ビット線と電気的に接続可能に構成され、第1の電位に充電された後、前記複数のメモリセルから選択された選択メモリセルがオンセルかオフセルかを判定するために、前記メモリセルを流れるセル電流により放電される、SENノードと、一端が前記SENノードに接続され、他端が所定の電位に保たれたCLKノードに接続され、前記選択メモリセルがオンセルの場合にのみ前記SENノードの放電中に容量が低下することにより、前記SENノードの放電速度を上昇させる、キャパシタと、を備える半導体記憶装置が提供される。
本発明の第2の態様によれば、直列接続された複数のメモリセルを有するNANDストリングを備える半導体記憶装置の読み出し方法であって、一端が前記NANDストリングと接続されたビット線と電気的に接続可能に構成されたSENノードを、第1の電位の電源と接続して充電し、ゲートが前記SENノードに接続されたNMOSトランジスタからなるキャパシタのソース及び基板に、次式VDDSA−|Vtp|−Vtn < Vclk < VDDSA−(Icell_off_max・Tsen) /C−Vtnを満たす電圧Vclkを印加し、前記複数のメモリセルの中から読出し対象の選択メモリセルを選択し、その後、前記SENノードを前記電源から電気的に切り離し、前記メモリセルを流れるセル電流により前記SENノードを放電し、前記SENノードの放電を開始してから所定の時間が経過した後に前記SENノードの放電を停止し、放電停止後の前記SENノードの電位に基づいて前記選択メモリセルの状態を判定する、ことを特徴とする半導体記憶装置の読み出し方法が提供される。
本発明によれば、センスマージンを増大させ、誤読み出しを低減できる。
本発明に係る半導体記憶装置は、センスノード(以下、SENノードという。)に接続されたNMOSキャパシタのC−V特性を利用して、SENノードの放電速度を、選択メモリセルがオンセルの場合にのみ上昇させる。これにより、選択メモリセルがオンセルの場合における放電停止後のSENノードの電位をより小さくし、選択メモリセルがオフセルの場合のSENノードの電位との差を大きくすることができる。
より具体的には、本発明に係る半導体記憶装置は、一端がSENノードに、他端は所定の範囲内の電圧が印加されたCLKノードに接続されたキャパシタを備える。このCLKノードに所定の範囲内の電圧が印加される。SENノードの放電中にキャパシタを構成するNMOSトランジスタが空乏状態になることで、NMOSキャパシタの容量が急減する。その結果、SENノードの放電速度が上昇する。選択メモリセルがオンセルの場合にのみ、放電速度が上昇する効果が得られるように、CLKノードに印加される電圧は調整される。したがって、本発明によれば、オン/オフ比が小さい場合であっても、大きなセンスマージンが得られ、誤読み出しを低減することができる。
以下、図面を参照しながら、本発明の実施形態に係る半導体記憶装置について説明する。なお、同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。実施形態の説明中の数値はいずれも例示的な値であり、本発明はそれらの値に限定されるものではない。
図1は、本実施形態に係るNAND型フラッシュメモリの概略的な構成を示している。NANDストリング20a,20b,・・・は、複数のメモリセルがソース/ドレイン拡散層を共有するように直列接続されたものであり、一端がビット線BLに、他端が共通ソース線(図示せず)にそれぞれ接続されている。
図1に示すように、SENノードの一端は、PMOSトランジスタ17のゲート端子に接続されており、他端はNMOSトランジスタ13及び15を介してビット線BLと電気的に接続可能に構成されている。後述するように、メモリセルの状態(オンセル/オフセル)をセンスするために、SENノードの電位Vsenが用いられる。
PMOSトランジスタ11のゲート端子INVは、図1に示す、ラッチ回路18の入力部のINVノードと電気的に接続されている。
本実施形態に係る読み出し動作を説明する前に、従来のNANDフラッシュメモリの読み出し方法について説明する。
(1)まず、PMOSトランジスタ11及びNMOSトランジスタ12,13,14,15をそれぞれオンにして、ビット線BLとSENノードをセンスアンプの電源(電圧VDDSA)と電気的に接続する。これにより、ビット線BLとSENノードを充電する。なお、事前に放電回路(図示せず)によりINVノードを放電させてINVノードの電位を“Low”にすることによって、PMOSトランジスタ11はオンになる。
(2)読出し対象のメモリセル(選択メモリセル)を選択する。具体的には、選択メモリセル以外のメモリセルについては状態に関わらずオンするように十分大きなゲート電圧を印加し、一方、選択メモリセルについては浮遊ゲートに電子が存在する場合にはオフとなり、電子が存在しない場合にはオンになるように所定の電圧を印加する。
(3)NMOSトランジスタ14のゲート端子HLLを“Low”にしてNMOSトランジスタ14をオフにすることで、SENノードをセンスアンプの電源から電気的に切り離す。これにより、セル電流(Icell)が流れ、SENノードは放電される。このセル電流は、SENノードからビット線BLを通り、NANDストリングの一端に接続された共通ソース線に流れる。選択メモリセルがオンセルの場合、大きなセル電流が流れるためSENノードの電位は大きく低下する。そして、SENノードの電位は、放電の途中でNMOSトランジスタ15をオフにしない限り、NMOSトランジスタ12(BLX)、およびNMOSトランジスタ15(XXL)でクランプされる値(例えば0.7V)まで低下する。一方、選択メモリセルがオフセルの場合、理想的にはセル電流が流れないためSENノードの電位は低下しないが、実際にはリーク電流によりSENノードの電位は緩やかに低下する。
(4)SENノードの放電を開始してから所定の時間(例えば1μsec)が経過すると、NMOSトランジスタ15のゲート端子XXLを“High”から“Low”にする。これにより、SENノードはビット線BLから電気的に切り離されフローティング状態となり、SENノードの放電は停止する。
(5)放電停止後のSENノードの電位に基づいて選択メモリセルの状態を判定する。具体的には、PMOSトランジスタ16のゲート端子STBを“Low”にして、PMOSトランジスタ16をオンにする。このとき、SENノードの電位が十分に下がっていれば、PMOSトランジスタ17はオンになり、INVノードはセンスアンプの電源と接続され、INVノードの電位は“Low”から“High”になる。より詳細には、SENノードの電位がVDDSA−|Vtp|以下の場合、PMOSトランジスタ17がオンになるため、INVノードは“Low”から“High”に変化する。ここで、Vtpは、PMOSトランジスタ17の閾値電圧である。以下、電位VDDSA−|Vtp|を判定閾値という。
一方、SENノードの電位が判定閾値VDDSA−|Vtp|よりも大きい場合は、PMOSトランジスタ17がオフなので、INVノードの電位は“Low”のままである。
上述のように、NAND型フラッシュメモリでは、放電停止後のSENノードの電位によって、選択メモリセルがオンセルかオフセルかが判定され、その結果がラッチ回路18に保存される。
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図1からわかるように、本実施形態に係る半導体記憶装置はNMOSキャパシタ19を備える。このNMOSキャパシタ19の一端はCLKノードと呼ばれる定電圧源(図示せず)の出力端子に接続され、他端はSENノードに接続されている。NMOSキャパシタ19の構成及び接続関係について、図2を用いてより詳しく説明する。図2(a)は、NMOSキャパシタ19の構成を示している。図2に示すように、このNMOSキャパシタ19は、閾値電圧がVtnのNMOSトランジスタからなるNMOS構造のキャパシタである。図2(a)に示すように、ゲートはSENノードに接続され、基板およびソースはCLKノードに接続されている。よって、ゲートの電位VgはSENノードの電位Vsenと等しく、基板の電位Vb及びソースの電位Vsは共にCLKノードの電位Vclkに等しい。即ち、Vg=Vsen、Vb=Vs=Vclkである。
図2(b)は、NMOSキャパシタ19のC−V特性(ゲート容量のゲート・ソース間の電圧Vgs依存性)を示している。この図2(b)からわかるように、電圧Vgsが閾値電圧Vtnより大きいとき、つまり反転状態のとき、ゲート容量はある一定の容量値(Ca)である。電圧Vgsが低下していき閾値電圧Vtnよりも小さくなると、空乏領域に入り、ゲート容量は急激に小さくなる。
ここで、Vgs=Vsen−Vclkであるから、MOSキャパシタ19の容量が急減するための条件Vgs<Vtnは、Vsen<Vclk+Vtnと表すことができる。つまり、SENノードの電位がVsen<Vclk+Vtnとなると、NMOSキャパシタ19の容量値が急激に小さくなる。以下、このNMOSキャパシタ19の容量が急変するSENノードの電位(Vclk+Vtn)を容量急変電位という。
本実施形態は、このNMOSキャパシタ19のC−V特性を利用することで、メモリセルの微細化等に伴ってオン/オフ比が悪化した場合であっても、大きなセンスマージンを確保し、誤読み出しの低減を可能とするものである。
次に、数値を用いてさらに詳細に、本実施形態に係る半導体記憶装置の動作について説明する。
CLKノードに印加する電圧Vclkが2.5[V]の場合を例にとって説明する。ここでは、簡単のためNMOSトランジスタの閾値電圧Vtnを−0.7[V](ディプレッション型)、センスアンプの電源電圧VDDSAを2.5[V]、SENノードをゲートとするPMOSトランジスタ(PMOSトランジスタ17)の閾値電圧Vtpを−1[V]とする。
図3(a)は、CLKノードに2.5[V]を印加した場合(Vclk=2.5V)における、SENノードの放電の様子を示している。選択メモリセルがオンセルの場合のSENノードの電位を実線で、選択メモリセルがオフセルの場合のSENノードの電位を破線でそれぞれ示している。図3(b)は、NMOSトランジスタ14のゲート端子HLLの電位、CLKノードの電位、及びNMOSトランジスタ15のゲート端子XXLの電位のタイムチャートを示している。これら図3(a)及び図3(b)を用いて、本実施形態に係る半導体記憶装置の動作を説明する。
(1)前述の方法により、時刻t1までにSENノードを充電する。このため、図3(a)からわかるように、SENノードの電位Vsenはセンスアンプの電源電圧VDDSAになっている。その後、前述のようにして、読出し対象のメモリセル(選択メモリセル)を選択する。
(2)時刻t1において、NMOSトランジスタ14のゲート端子HLLを“High”から“Low”にし、SENノードをセンスアンプの電源から電気的に切り離す。これにより、図3(a)からわかるように、選択メモリセルがオンセルの場合、比較的大きなセル電流が流れてSENノードが放電され、電位Vsenは低下する。一方、選択メモリセルがオフセルの場合、リーク電流による比較的小さなセル電流が流れることにより電位Vsenは緩やかに低下する。
(3)時刻t2において、選択メモリセルがオンセルの場合、SENノードの電位Vsenは容量急変電位(Vclk+Vtn=1.8[V])まで下がり、NMOSキャパシタ19の容量が急激に低下する。このため、時刻t2以降、SENノードの放電速度が上昇する。一方、選択メモリセルがオフセルの場合、SENノードの電位Vsenは容量急変電位まで下がっていないので、放電速度は変化しない。
(4)時刻t3において、NMOSトランジスタ15のゲート端子XXLを“High”から“Low”にする。これにより、SENノードはビット線BLから電気的に切り離されフローティング状態となり、SENノードの放電は停止する。この後、前述のように、放電停止後のSENノードの電位に基づいて選択メモリセルがオンセルかオフセルかを判定する。
このように、本実施形態では、NMOSキャパシタ19の容量の変化を利用することで、選択メモリセルがオンセルの場合のみSENノードの放電を加速させる。これにより、放電停止後のSENノードの電位を、選択メモリセルがオンセルの場合とオフセルの場合とで大きく異なるようにすることができる。その結果、本実施形態によれば、オン/オフ比が小さい場合であっても、大きなセンスマージンが得られ、誤読み出しを低減することができる。
ところで、上記の効果は常に得られる訳ではなく、CLKノードの電位Vclkが所定の条件を満たさなければならない。以下、このことについて詳細に説明する。
図4(a)は、CLKノードに0[V]を印加した場合(Vclk=0V)における、SENノードの放電の様子を示している。図4(b)は、NMOSトランジスタ14のゲート端子HLLの電位、CLKノードの電位、及びNMOSトランジスタ15のゲート端子XXLの電位のタイムチャートを示している。Vclk=0Vの場合、容量急変電位は−0.7Vとなる。この値は、NMOSトランジスタ12(BLX)、およびNMOSトランジスタ15(XXL)によりクランプされるSENノードの電位(例えば0.7V)よりも低い。よって、図4(a)及び図4(b)からもわかるように、SENノードの放電は加速されないため、センスマージン増大の効果は得られない。
また、メモリセルの微細化によりオンセルのセル電流が小さい場合には、図4(a)に示すように、放電停止後のSENノードの電位は選択メモリセルがオンセルかオフセルかを判定するための判定閾値VDDSA−|Vtp|(=1.5[V])よりも大きくなることがある。この場合、選択メモリセルがオンセルの場合であっても、オフセルであると誤読み出されることになる。
次に、センスマージン増大の効果が得られるCLKノード電位の範囲について説明する。
上述のセンスマージン増大の効果を得るためには、選択メモリセルがオンセルの場合にのみ、NMOSキャパシタ19の容量がSENノードの放電中に小さくなればよい。換言すれば、容量急変電位(Vclk+Vtn)は、選択メモリセルがオフセルの場合における放電停止後のSENノードの電位Vsen_offより小さく、かつ、選択メモリセルがオンセルかオフセルかを判定するための判定閾値VDDSA−|Vtp|より大きければよい。
図5は、CLKノードの電位Vclkが上記条件を満たす場合のSENノード電位のタイムチャートを示している。図5からわかるように、選択メモリセルがオンセルの場合のみ、SENノードの放電速度が放電途中で加速されている。
一方、図6(a)及び図6(b)は、CLKノードの電位Vclkが上記条件を満たさない場合のSENノード電位Vsenのタイムチャートを示している。
図6(a)は、容量急変電位(Vclk+Vtn)が電位Vsen_offよりも大きな値になるようにCLKノードの電位を設定した場合の、SENノードの放電の様子を示している。この場合、選択メモリセルがオンセルの場合だけでなくオフセルの場合も、SENノードの放電中にNMOSキャパシタ19の容量が小さくなり、SENノードの放電速度が増大する。このため、図6(a)からわかるように、オフセルのセンスマージンが小さくなってしまう。よって、オフセルをオンセルと誤読み出ししてしまう危険性が生じる。なお、図6(a)に示すように、選択メモリセルがオンセルの場合、SENノードの電位は、SENノードをビット線BLから電気的に切り離す前に一定のレベルに落ち着いている。これは、NMOSトランジスタ12等で決まる値にクランプされるためである。
一方、図6(b)は、容量急変電位(Vclk+Vtn)が判定閾値VDDSA−|Vtp|よりも小さい値になるようにCLKノードの電位を設定した場合の、SENノードの放電の様子を示している。図6(b)からわかるように、この場合、選択メモリセルがオンセルの場合もオフセルの場合も、SENノードの放電速度は加速されない。よって、センスマージンが増大する効果は得られない。
上述したところからわかるように、容量急変電位(Vclk+Vtn)は、次の式(1)を満たす必要がある。
VDDSA−|Vtp| < Vclk + Vtn < Vsen_off ・・・(1)
VDDSA−|Vtp| < Vclk + Vtn < Vsen_off ・・・(1)
ここで、選択メモリセルがオフセルの場合における放電停止後のSENノードの電位Vsen_offは、NMOSキャパシタ19の反転領域での容量(Ca)とSENノードの寄生容量との合成容量をC、NANDストリング20a,20b,・・・の有するメモリセルから選択された選択メモリセルがオフセルの場合におけるセル電流の最大値をIcell_off_max、SENノードの放電時間をTsenとすると、以下の式(2)で表される。
Vsen_off = VDDSA−(Icell_off_max・Tsen)/C ・・・(2)
Vsen_off = VDDSA−(Icell_off_max・Tsen)/C ・・・(2)
なお、この式(2)からわかるように、Vsen_offはNMOSキャパシタ19の容量により変化する。例えば、NMOSキャパシタ19の容量が低下すると、Vsen_offは小さくなる。
式(2)を式(1)に代入すると、式(3)が得られる。
VDDSA−|Vtp| < Vclk + Vtn < VDDSA−(Icell_off_max・Tsen) /C ・・・(3)
VDDSA−|Vtp| < Vclk + Vtn < VDDSA−(Icell_off_max・Tsen) /C ・・・(3)
式(3)を変形すると、式(4)が得られる。
VDDSA−|Vtp|−Vtn < Vclk < VDDSA−(Icell_off_max・Tsen) /C−Vtn ・・・(4)
VDDSA−|Vtp|−Vtn < Vclk < VDDSA−(Icell_off_max・Tsen) /C−Vtn ・・・(4)
センスマージンを増大させる効果を得るためには、CLKノードの電位Vclkは式(4)を満たす必要がある。一例として、VDDSA=2.5[V]、Vtp=−1[V]、Vtn=−0.7[V]、Icell_off_max=15[nA]、Tsen=1200[ns]、C=19[fC]とすると、式(4)を満たすVclkは、2.2[V]より大きく2.25[V]より小さい値となる。
式(3)には、Icell_off_max,Tsenなどフラッシュメモリの製造が完了した後に製造されたチップを測定することで値が決まるパラメータがある。このため、式(3)を満たすVclkは製造前に予め決めておくことができない。つまり、式(3)を満たすCLKノードの電位Vclkは、フラッシュメモリの製造が完了した後に求められることになる。このため、設定に応じて或る程度の範囲の電圧を、CLKノードに出力可能なドライバが必要となる。次に、このようなドライバの2つの構成例を、図7及び図8を用いて説明する。
図7は、CLKノードに電圧を出力するためのドライバ30の回路図を示している。図7からわかるように、直列接続された抵抗(Rx、R0〜R3)の一端に定電流源(Iref=10μA)が接続され、他端は接地されている。ここで、抵抗Rxの抵抗値は100kΩであり、抵抗R0,R1,R2,R3の抵抗値はそれぞれ10kΩ、20kΩ、40kΩ、80kΩである。また、図7からわかるように、NMOSトランジスタM0〜M3が抵抗R0〜R3とそれぞれ並列接続されている。NMOSトランジスタM0〜M3のゲート端子には、信号A<0>〜A<3>がそれぞれ入力される。ドライバ30の出力端子VCLKaは、定電流源Irefと抵抗R3間のノードの電位を出力する。
このドライバ30は、信号A<3:0>の値に応じて、VCLKa端子から出力される電圧を変えることができる。表1に、信号A<3:0>とVCLKa端子から出力される電圧との関係を示す。表1に示すように、ドライバ30の出力は、1.0[V]〜2.5[V]まで、0.1[V]刻みで設定することができる。なお、式(3)を満たすCLKノードの電位Vclkの範囲が、デザインルールやメモリセルの特性によって大きく変わる場合には、抵抗Rx、R0〜R3の抵抗値及び定電流源の電流値Irefの値を変更して、ドライバ30の出力を式(3)に適応させればよい。
次に、ドライバの別の構成例を説明する。図8は、CLKノードに電圧を出力するためのドライバ40の回路図を示している。図8からわかるように、直列接続された抵抗(Rx,R0〜R3)の一端がセンスアンプの電源(VDDSA)に接続され、他端が接地されている。抵抗Rx,R0〜R3の抵抗値はいずれも10kΩである。図8からわかるように、各抵抗間、及び電源と抵抗R3の間に、トランスファーゲートTG0〜TG4の入力端が接続されている。各トランスファーゲートTG0〜TG4の出力端は、ドライバ40の出力端子VCLKaに接続されている。図8中、信号B<4:0>とBn<4:0>は相補の信号である。
このドライバ40は、トランスファーゲートの信号B<4:0>の値に応じて、VCLKa端子から出力される電圧を変えることができる。表2に、信号B<4:0>とVCLKa端子から出力される電圧との関係を示す。表2に示すように、ドライバ40の出力は、0.5[V]〜2.5[V]まで、0.5[V]刻みで設定することができる。
以上説明したように、本実施形態では、一端がSENノードに接続され、他端がCLKノードに接続されたNMOSキャパシタのC−V特性を利用する。CLKノードに所定の範囲内の電圧を印加することにより、選択メモリセルがオンセルの場合にのみ、SENノードの放電速度を大きくする。これにより、放電停止後のSENノードの電位を、選択メモリセルがオンセルの場合とオフセルの場合とで大きく異なるようにすることができる。その結果、オン/オフ比が小さい場合であっても、大きなセンスマージンを得ることができ、誤読み出しを低減させることができる。
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
11,16,17 PMOSトランジスタ
12,13,14,15 NMOSトランジスタ
18 ラッチ回路
19 NMOSキャパシタ
20a,20b NANDストリング
30,40 ドライバ
M0,M1,M2,M3 NMOSトランジスタ
TG0,TG1,TG2,TG3,TG4 トランスファーゲート
12,13,14,15 NMOSトランジスタ
18 ラッチ回路
19 NMOSキャパシタ
20a,20b NANDストリング
30,40 ドライバ
M0,M1,M2,M3 NMOSトランジスタ
TG0,TG1,TG2,TG3,TG4 トランスファーゲート
Claims (5)
- 複数のメモリセルを有するNANDストリングと、
前記NANDストリングの一端に接続されたビット線と、
一端が前記ビット線と電気的に接続可能に構成され、第1の電位に充電された後、前記複数のメモリセルから選択された選択メモリセルがオンセルかオフセルかを判定するために、前記メモリセルを流れるセル電流により放電される、SENノードと、
一端が前記SENノードに接続され、他端が所定の電位に保たれたCLKノードに接続され、前記選択メモリセルがオンセルの場合にのみ前記SENノードの放電中に容量が低下することにより、前記SENノードの放電速度を上昇させる、キャパシタと、
を備えることを特徴とする半導体記憶装置。 - 前記キャパシタは、NMOSトランジスタからなり、前記NMOSトランジスタのゲートは前記SENノードに接続され、前記NMOSトランジスタのソース及び基板は前記CLKノードに接続されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記SENノードの放電停止後の電位が、前記選択メモリセルがオンセルかオフセルかを判定するための判定閾値以下の場合にオンする、PMOSトランジスタと、
前記SENノードが充電されるときに第2の電位に設定され、前記PMOSトランジスタがオンすると前記第1の電位となる、INVノードと、
をさらに備える請求項1又は2に記載の半導体記憶装置。 - 前記第1の電位をVDDSA、前記PMOSトランジスタの閾値電圧の絶対値を|Vtp|、前記NMOSトランジスタの閾値電圧をVtn、前記NANDストリングの有する前記複数のメモリセルのうち、前記NANDストリングの有する前記複数のメモリセルから選択された前記選択メモリセルがオフセルの場合における前記セル電流の最大値をIcell_off_max、前記SENノードの放電時間をTsenとするとき、前記CLKノードの前記所定の電位Vclkは、次式
VDDSA−|Vtp|−Vtn< Vclk < VDDSA−(Icell_off_max・Tsen) /C−Vtn
を満たすことを特徴とする請求項3に記載の半導体記憶装置。 - 直列接続された複数のメモリセルを有するNANDストリングを備える半導体記憶装置の読み出し方法であって、
一端が前記NANDストリングと接続されたビット線と電気的に接続可能に構成されたSENノードを、第1の電位の電源と接続して充電し、
ゲートが前記SENノードに接続されたNMOSトランジスタからなるキャパシタのソース及び基板に、次式
VDDSA−|Vtp|−Vtn < Vclk < VDDSA−(Icell_off_max・Tsen) /C−Vtn
を満たす電圧Vclkを印加し、
前記複数のメモリセルの中から読出し対象の選択メモリセルを選択し、
その後、前記SENノードを前記電源から電気的に切り離し、前記メモリセルを流れるセル電流により前記SENノードを放電し、
前記SENノードの放電を開始してから所定の時間が経過した後に前記SENノードの放電を停止し、放電停止後の前記SENノードの電位に基づいて前記選択メモリセルの状態を判定する、
ことを特徴とする半導体記憶装置の読み出し方法。
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