JP2008510296A - デュアル・ゲートcmosの製造 - Google Patents
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Abstract
本発明は、CMOS素子を製造する方法に関し、その方法は、絶縁材料層(102)をその中に有する半導体基板(101)を準備するステップと、絶縁層(102)の上に第1の材料層(106)を形成するステップとを備え、第1の材料層(106)の厚さが、第1の能動素子を担持する第1の領域(103)では、第2の能動素子を担持する第2の領域(104)より薄い。次いで、第2の材料層(107)が、第1の材料層(106)上に形成され、次いで、その構造体に熱処理が行われて、第1と第2の材料が合金化される。第1の領域上の両層部分は全体が合金化されるが、第2の領域上の両層部分はそうはならず、その結果、第1の材料層(106)の一部分(109)が残留する。
Description
本発明は、一般に、例えばNMOS及びPMOSトランジスタ各々の1つ又は複数から構成されるCMOS素子など、各々がゲート電極を有する複数の能動素子領域を含む半導体素子を製造する方法に関する。
従来の金属酸化膜半導体電界効果トランジスタ(MOSFET)は、ゲート電極を形成するために、その良好な熱安定性、即ち高温処理に耐え得る性質を鑑みて多結晶シリコンを使用する。より具体的には、多結晶シリコンを基にした材料の熱安定性が良好なので、注入済みのソース及びドレイン領域を形成/活性化する間、それらの高温アニールが可能になる。更に、多結晶シリコンを基にした材料は、効果的に、トランジスタの下位層チャネル領域中へのドーパント・イオンの注入を阻止し、それによって、ゲート電極の形成及びパターン形成が終了した後、自己整合式ソース及びドレイン領域の形成が容易に行える。
しかし、多結晶シリコンを基にしたゲート電極は、それに関連する数多くの問題を有し、その結果、NMOS及びPMOS素子各々のゲート材として2つの異なる材料が使用されるCMOS構造体が提案されてきており、従って、適切な集積技法が必要になっている。
現在、2つのその種の集積技法が提案されている。デュアル・メタル・ゲート・プロセスとして知られている第1の技法は、仕事関数φAを有する第1の電極材AをNMOS及びPMOS素子の両方に形成させ、それを1つのトランジスタ・タイプから完全に除去し、次いで、仕事関数φBを有する第2のゲート電極材Bを一様に形成させ、その後、最終ゲート・パターン形成プロセスを行うことから成る。しかし、この技法では、ゲート酸化物を損傷せずに第1のゲート電極材を完全に除去することに関して、大きな困難が生じる。
第2の技法は、米国特許第6,518,154号に記載されており、同特許には、共通の半導体基板上に形成されたNMOS及びPMOSトランジスタなどの複数の能動素子を含む半導体素子を製造するプロセスが記載されている。記載されているプロセスでは、第1の金属の第1の被覆層が、基板上に形成されたゲート絶縁層上に形成され、次いで、マスキング層セグメントが、第1の能動素子の領域の金属層上に被せられ、第2の金属又は半金属の第2の被覆層が、そこで出来た構造体の上面上に形成され、そのマスキング及び被マスキング上面を覆う。次に、構造体は、不活性雰囲気中で高温で熱処理が行われて、第1及び第2の被覆層が接触している所(即ち第2の能動素子の領域中)ではそれらの間に合金化又はケイ素化反応を生じさせ、他方、第1の素子の領域では、マスキング・セグメントが、そのような合金化又はケイ素化を防止する。次いで、第2の被覆層及びマスキング・セグメントが第1の能動素子の領域から除去され、第1の素子の領域に第1の材料の第1のゲート電極層を残し、第2の能動素子の領域に合金化された第1及び第2の材料の第2のゲート電極層を残す。最後に、ゲート電極層がパターン化される。
本発明の目的は、隣接する2つの能動素子領域にゲート電極層を形成するのにマスキング層を必要としない、少なくとも異なる2つのタイプの複数の能動素子を有する半導体素子を製造するためのデュアル・ゲート・プロセスを提供することである。本発明の目的は又、そのようなプロセスに従って製造された半導体素子を含む集積回路を提供することである。
本発明によれば、半導体基板の第1及び第2の各々の領域に設けられ、第1及び第2各々のタイプである第1及び第2の能動素子を備える半導体素子を製造する方法であって、ゲート絶縁層を形成するステップと、前記半導体基板上で前記ゲート絶縁層上に第1のゲート電極材料の層を形成するステップと、前記第1のゲート電極材料の前記層上に第2のゲート電極材料の層を形成するステップであって、前記ゲート電極材料の層の1つが、第2の能動素子に於けるその層に比較して前記第1の能動素子に於ける方が厚さが薄いステップとを備え、更に、前記第1及び第2のゲート電極材料が、前記第1の能動素子に於いてのみ、ほぼ、それらの層各々の厚さ全体に亘って合金化されるように、前記第1及び第2のゲート電極材料の前記層を処理するステップを備える方法が提供される。
即ち、ゲート材料の1つの層の厚さが、半導体基板の一方の領域に於いて、他方の領域の厚さよりも意図的に厚く作られているので、この構造体が、2つのゲート電極材料の合金化を生じさせるために高温で熱処理を受けるとき、その合金は、ゲート電極材料層の薄い方の部分を有する第1の領域の基板上でのみゲート絶縁層に到達し、ゲート電極材料層の厚い方の部分を有する第2の領域では、合金化処理後、ゲート絶縁層の直近に第1の材料層が残る。その結果、米国特許第6,518,154号に記載のプロセスと全く同様に、マスキング・セグメントを必要とせずに、第1の領域のゲート電極層の仕事関数は、合金形態の2つの材料によって決定され、第2の領域の仕事関数は、第1のゲート電極材料の残留層によって決定される。
好ましい実施形態では、第1のゲート電極材料の層は、厚さが、第2の能動素子に於けるよりも前記第1の能動素子に於ける方が薄い。第2のゲート電極材料の前記層が、次いで、前記第1のゲート電極材料の層上に一様に形成させる。
有益には、前記第1のゲート電極材料が、Mo、W、Ti、Pt、又はAlから選択される金属を備える。前記第2のゲート電極材料は又、周期律表のIIA〜VIA、IB、IIIB〜VIIIB族の元素又はランタン系列元素、或いはシリコンから選択されることができる。処理するステップは、不活性雰囲気中の高温での熱処理を備える。各々のゲート電極をパターン形成する前に、第2の能動領域の2つの層が合金化された部分が、好ましくは除去される。
本発明は、上記の方法に従って製造されるCMOS半導体素子を含む集積回路にも適用され、第1の能動素子がPMOSトランジスタを備え、第2の能動素子がNMOSトランジスタを備える。
本発明の極めて一般的な方法は、より詳細に後述されるように、例えば、低電力技術基盤として、NMOS用N+添加型多結晶シリコン・ゲートをPMOS素子用高濃度ホウ素NiSiゲートと共にコインテグレーションするのに比較的容易に適用されることができる。
本発明のこれら及び他の態様は、本明細書に記載の実施形態から明らかになり、又、それらを参照して説明される。
次に、本発明の実施形態が、単なる例として、添付図面を参照して説明される。
先ず、異なる導電チャネル・タイプ(即ちNMOS及びPMOSトランジスタ)のシリコンを基にしたMOSトランジスタを共通の半導体基板100内又は上にCMOS素子として形成する本発明の例示的実施形態による一般的なプロセス方式が、図面の図1A〜1Eを参照してより詳細にここに説明される。
図面の図1Aを参照すると、通常単結晶シリコンからなる半導体基板101に形成されたシャロー・トレンチ・アイソレーションSTIなどの少なくとも1つの分離手段105を備える初期構造体100が準備され、この分離手段105は、例えば従来のドーパント拡散又は注入によって基板101中に形成されたp型ウェル領域103とn型ウェル領域104(以後トランジスタ前駆体領域と呼ぶ)とを電気的に分離するためのものである。初期構造体100は、薄いゲート絶縁層102、通常、熱酸化などによって基板101上面に接して形成される酸化シリコン(Si)層を更に有する。
図面の図1Bを参照すると、その仕事関数φAによって定義される第1の材料Aの層106が、1つの能動素子(例えばNMOS素子)のゲート電極の製造に使用される領域では、その補完的能動素子(例えばPMOS素子)のゲート電極の製造に使用される領域より意図的に大きな厚さになるように厚さを変化させて、ゲート絶縁層102上に直接形成される。第1の材料は、化学気相成長(CVD)など、薄いゲート絶縁層102を材質的に損傷することのない適切な低エネルギー形成プロセスを用いてゲート絶縁層102上に形成されることができるMo、W、Ti、Pt、又はAlなどの金属を好ましくは備える。
次に、図面の図1Cを参照すると、第2の材料Bの層107が、第1の材料の層106上に一様に形成される。第2の材料は、例えば、周期律表のIIA〜VIA、IB、IIIB〜VIIIB族の元素及びランタン系列元素、又はシリコンから選択される金属又は半金属を備えることができ、CVD、LPCVD、PVDなどを含む適切な形成技法によって形成されることができる。
次に、図面の図1Dを参照すると、化学反応が、第1と第2の材料との間で起こされて、合金AXBYの層108を形成する。この化学反応は、通常、第1と第2の材料の間に合金(又はケイ素化)反応を生じさせる不活性雰囲気中の高温での熱処理によって起こされる。第1の材料Aの層106の厚さ変化量は、補完的能動素子領域の材料のみに両方の層106、107の合計厚さにおいて合金化が行われ、将来のゲート電極の仕事関数φAxByを生じさせるように、(用いられる材料A及びB並びにそれらの間に所望の化学反応を生じるために用いる処理に応じて)計算される。第1の材料Aが大きい方の厚さを呈する能動素子の領域では、合金は第1の材料Aの層106の上部にのみ形成され、ゲート絶縁層102に隣接して原材料Aの部分109を残し、元来の仕事関数φAがその将来のゲート電極用に保持される。
図面の図1Eを参照すると、出来上がったゲート電極層は、次いで図示の通り、パターン成形されて、MOSトランジスタ及びそれに隣接する補完的MOSトランジスタ用の各々のゲート110a、110bを形成する。有益なことには、第1の材料Aの厚さが大きい方の能動素子領域の2つの層の合金部分が、各々のゲート電極のパターン形成前に除去される。
このように、上記の方法は、CMOSに適用するデュアル・ゲート電極の製造を可能にする。
本発明の方法の特定の例示的適用では、低電力用途用にFUSI予注入NiSi(PMOS素子用)をN+多結晶シリコン・ゲート(NMOS素子用)とコインテグレーションする例示的方法が、図2A〜2Fを参照して以下に説明される。
疑問を避けるため、用語「FUSI」は、「Fully Silicided」を表し、一般に使用され、Siが全てケイ化物(例えばNiSiとして)に転換されたトランジスタ・ゲートを、従来のゲートの上部のみがケイ素化されたものから区別する用語である。上記で使われた用語「コインテグレーション」は、CMOS素子の実現性のある技術基盤に関係し、又、より高い駆動電流を可能にするなどのために、従来使用されているP+多結晶シリコン・ゲートが、ここに記載の方法により、より進歩した金属FUSI NiSiゲートで置き換えられる場合に、本発明の例示的実施形態を直接に適用することに関係する。例えば、ケイ素化に先立って注入され、それによってPMOS素子用p型ゲートを形成するホウ素の偏析をゲート酸化物界面に呈するNi―Fully Silicided(Ni−FUSI)ゲートを、NMOS素子用N+多結晶シリコン・ゲートとコインテグレーションする場合が考えられる。FUSIゲートの原理に関する別の情報が、例えば、Kedzierski等の「Threshold voltage control in NiSi−gated MOSFETS through silicidation induced impurity segregation(SIIS)」IEDM 2003、及びCabral等の「Dual Work―function Fully Silicided Metal Gates」VLSI 2004に見出されることができる。
そこで、図面の図2Aを参照すると、第1の段階で、比較的厚い多結晶シリコンの層200が、高い誘電率(即ち高−K)を有するゲート酸化物の薄い層102上にほぼ一様に形成させる。繰り返しになるが、ゲート酸化物層102は、シャロー・トレンチ・アイソレーションSTI領域105によって電気的に分離されている1対のトランジスタ前駆体領域103、104がその中に形成された半導体基板の上面上に形成される。
次に、標準的CMOSトランジスタ・プロセスの流れと同様に、ゲート電極領域が、図面の図2Bに概略的に示される通り、N+(リンP)202及びP+(ホウ素B)204各々を注入され、その後、従来のゲート及びスペーサ・エッチング・プロセスが実施されて、図面の図2Cに示される2つのゲート電極構造体206、208が生成される。
図面の図2Dを参照すると、P+を注入された多結晶シリコン210は、当業者には明らかなように、ドーパント感応性エッチング・プロセス又は、代替として、追加リソグラフィ・ステップによって、最初のゲート電極構造体206について部分的に除去される。
次に、図面の図2Eを参照すると、ニッケルNiのほぼ一様な層212が、ゲート電極構造体206、208、及びそれらの間のゲート酸化物層102上に形成され、素子全体が、不活性雰囲気中で高温で熱処理を受け、その結果、Niが両構造体206、208の多結晶シリコンと反応してNiSiを形成する(即ちケイ素化が生じる)。
しかし、図面の図2Fを参照すると、ケイ素化の深さは、多結晶シリコンの厚さによる。即ち、NMOS構造体208では、ゲートの上部214のみがNiSiに転換され、将来のゲート電極の仕事関数を残留多結晶シリコン216の元来の仕事関数、即ちφN+Siに保持する。しかし、PMOS領域(構造体206)では、全てのSi層210がNiSiに転換されて、ケイ素化プロセス全体でのゲート酸化物界面でのホウ素の偏析により、将来のゲート電極のp形仕事関数、即ちφNiSi(B)を増加させる。図2Fに示されるように、化学反応が行われた後、標準的な選択的清浄化技法によって不反応残留Niは除去され、残りのゲート・パターン形成ステップは、従来のCMOSトランジスタ・プロセスの流れのそれらと同様でよい。
本発明の例示的実施形態により提案されたPMOS用高濃度ホウ素Ni−FUSIゲートと、NMOS用N+添加多結晶シリコン・ゲートのコインテグレーションは、特に高−Kゲート酸化物用として、P+及びN+添加ゲートを使用する現在の技術を改善する極めて実用的な手立てであると考えられる。これは、高−K酸化物上のP+添加多結晶シリコンは、仕事関数の無視できないシフトを蒙り、即ち、いわゆるフェルミ準位レベル・ピニングの影響を受け、又、N+添加ゲートより高いポリ空乏化(poly−depletion)を呈し、そのポリ空乏化は、半導体の性質に影響してゲートの容量を減少させる望ましくない結果となるからである。Ni−FUSIゲートは、これらの問題を取り除くことができる。更に、高濃度ホウ素NiSiゲートは、極めて良好なp形仕事関数をもたらす。
上記の実施形態は、本発明を限定するのではなく説明するものであり、当業者は、添付特許請求の範囲によって定義される本発明の範囲から逸脱することなく多くの代替実施形態を設計することができることに留意すべきである。特許請求の範囲において、カッコ内に記された参照符号は、特許請求の範囲を限定するものと解釈されるべきではない。言葉「備えている」及び「備える」などは、全体として、請求項又は明細書に列挙された要素やステップ以外の要素やステップの存在を排除するものではない。要素の単数表現は、その要素の複数表現を排除するものではなく、逆も同様である。本発明は、複数の個別の要素を備えるハードウェアによって実行されてもよく、適切にプログラムされたコンピュータによって実行されてもよい。複数の手段を列挙している装置請求項において、これら手段のいくつかが、同一の1つのハードウェア・アイテムによって実現されてもよい。ある種の方策が、互いに異なる独立した請求項に列挙されているからといって、それら方策の組合せを有利に使用することができないことを示すものではない。
Claims (9)
- 半導体基板の第1及び第2の各々の領域に設けられ、第1及び第2各々のタイプである第1及び第2の能動素子を備える半導体素子を製造する方法であって、
ゲート絶縁層を形成するステップと、
前記半導体基板上で前記ゲート絶縁層上に第1のゲート電極材料の層を形成するステップと、
前記第1のゲート電極材料の前記層上に第2のゲート電極材料の層を形成するステップであって、前記ゲート電極材料の両層の1つが、前記第2の能動素子に於けるその層に比較して前記第1の能動素子に於ける方が厚さが薄いステップと、
前記第1及び第2のゲート電極材料が、前記第1の能動素子に於いてのみ、ほぼ、それらの層各々の厚さ全体に亘って合金化されるように、前記第1及び第2のゲート電極材料の前記層を処理するステップと
を備える方法。 - 前記第1のゲート電極材料の層は、厚さが、前記第2の能動素子に於けるよりも前記第1の能動素子に於ける方が薄い、請求項1に記載の方法。
- 前記第2のゲート電極材料の層が、前記第1のゲート電極材料の層上に一様に形成される、請求項2に記載の方法。
- 前記第1のゲート電極材料が、Mo、W、Ti、Pt、又はAlから選択される金属を備える、請求項1に記載の方法。
- 前記第2のゲート電極材料が、周期律表のIIA〜VIA、IB、IIIB〜VIIIB族の元素又はランタン系列元素、或いはシリコンから選択される、請求項1に記載の方法。
- 前記処理するステップが、不活性雰囲気中の高温での熱処理を備える、請求項1に記載の方法。
- 各々のゲート電極をパターン形成する前に、前記第2の能動領域の前記2つの層が合金化された部分が除去される、請求項1に記載の方法。
- 前記第1の能動素子がPMOSトランジスタを備え、前記第2の能動素子がNMOSトランジスタを備える、請求項1に記載の方法。
- 請求項1の方法に従って製造されたCMOS半導体素子。
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