CN100521154C - 双栅极cmos的制造 - Google Patents

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Abstract

本发明涉及一种制造CMOS器件的方法，包括提供其中具有绝缘材料层(102)的半导体基板(101)，该方法包括在绝缘层(102)上提供第一材料层(106)，第一材料层(106)在用于支撑第一有源器件的第一区域(103)中的厚度比在用于支撑第二有源器件的第二区域(104)中的厚度薄。然后，在第一材料层(106)上沉积第二材料层(107)，然后对该结构进行热处理，以熔合第一和第二材料。第一区域上的层部分整个熔合，而第二区域上的层部分不熔合，使得保留第一材料层(106)的一部分(109)。

Description

双栅极CMOS的制造
技术领域
本发明大体上涉及一种制造半导体器件的方法，该半导体器件包括每个都具有栅电极的多个有源器件区，例如，由一个或多个NMOS和PMOS晶体管两者组成的CMOS器件。
背景技术
由于多晶硅的良好热稳定性，即，能够经受高温处理，所以传统的金属氧化物半导体场效应晶体管(MOSFET)使用多晶硅来形成栅电极。更具体地，基于多晶硅的材料的良好热稳定性允许在离子注入的源极区和漏极区的形成/激励期间执行高温退火。此外，基于多晶硅的材料有利地阻挡了掺杂离子注入晶体管的下覆沟道区，从而利于在完成栅电极沉积和图案形成之后自对准源极区和漏极区的形成。
然而，基于多晶硅的栅电极具有许多问题，结果，对于CMOS结构，建议将两者不同的材料分别用作NMOS和PMOS器件的栅极材料，因此需要适当的整合技术。
当前提出了两种这样的整合技术。公知为双金属栅极工艺的第一技术包括将具有功函数фA的第一电极材料A沉积在NMOS和PMOS器件上，完全去除一个晶体管类型上的该材料，然后均匀沉积具有功函数фB的第二栅电极材料B，之后是最终的栅极图案形成工艺。然而，在该技术中出现的主要困难在于，完全去除第一栅电极材料而不损害栅极氧化层。
在美国专利No.6,518,154中描述了第二技术，其中描述了一种制造半导体器件的工艺，该半导体器件包括形成在公共半导体基板上的多个例如NMOS和PMOS晶体管的有源器件。在上述工艺中，在设置在基板上的栅极绝缘层上沉积第一金属的第一覆盖层，然后在第一有源器件的区域中的金属层上布置掩膜层段，并在产生的覆盖掩膜和未掩膜上表面的结构的上表面上，沉积第二金属或半金属的第二覆盖层。然后，在惰性气体中在高温下对该结构进行热处理，以在第一和第二覆盖层接触处(即在第二有源器件的区域中)实现它们之间的熔合或硅化反应，而掩膜段避免了第一器件的区域中的这种熔合或硅化。然后，从第一有源器件的区域中去除第二覆盖层和掩膜段，在第一器件的区域中留下第一材料的第一栅电极层，并在第二有源器件的区域中留下熔合的第一和第二材料的第二栅电极层。最后，使栅电极层形成图案。
发明内容
本发明的目的是提供一种用于制造具有至少两个不同类型的多个有源器件的半导体器件的双栅极工艺，其中不需要掩膜层来在两个相邻的有源器件区中提供栅电极层。本发明的另一目的是提供一种包括根据这种工艺制造的半导体器件的集成电路。
根据本发明，提供了一种制造半导体器件的方法，该半导体器件包括分别设置在半导体基板的第一和第二区中的、分别属于第一和第二类型的第一和第二有源器件，所述方法包括：沉积栅极绝缘层，在所述栅极绝缘层上的所述半导体基板上沉积第一栅电极材料层，在所述第一栅电极材料层上沉积第二栅电极材料层，其中所述栅电极材料层之一在第一有源器件中比在第二有源器件中更薄，所述方法还包括处理所述第一和第二栅电极材料层，以使所述第一和第二栅电极材料仅在所述第一有源器件中、在各个层的基本整个厚度上熔合。
因此，由于有意地使栅极材料层之一在半导体基板的一个区域中的厚度比其它区域中更厚，所以当对该结构进行高温下的热处理以实现两个栅电极材料的熔合时，熔合仅达到具有栅电极材料层的较薄部分的第一区域中的基板上的栅极绝缘层，而在具有栅电极材料层的较厚部分的第二区域中，在熔合工艺之后，第一材料层保持最接近栅极绝缘层。结果，第一区域中的栅电极层的功函数由熔合形式的两种材料确定，而第二区域中的功函数由第一栅电极材料的剩余层确定，就像在美国专利No.6,518,154中描述的工艺一样，不需要掩膜段。
在优选实施例中，第一栅电极材料层在第一有源器件中的厚度比在第二有源器件中更薄。然后，在所述第一栅电极材料层上均匀地沉积第二栅电极材料层。
有益地，所述第一栅电极材料包括选自Mo、W、Ti、Pt或Al的金属。所述第二栅电极材料还可选自元素周期表的族IIA-VIA、IB、IIB-VIIIB的元素或稀土属元素、或者是硅。处理步骤包括在惰性气体中在高温下的热处理。优选地在各个栅电极的图案形成之前，去除第二有源区中的两层熔合部分。
本发明扩展到包括根据上述方法制造的CMOS半导体器件的集成电路，其中，第一有源器件包括PMOS晶体管，第二有源器件包括NMOS晶体管。
例如，如后面更详细地描述，发明的总体方法可以相对容易地应用于在低功率技术平台上NMOS的N+掺杂的多晶硅栅极与PMOS的富含B的NiSi栅极的共同整合(co-integration)。
参考这里描述的实施例，清楚地阐明本发明的这些和其它方面，这些方面将显而易见。
附图说明
现在仅作为示例并参考附图来描述本发明的实施例，其中：
图1A-1E是示出了根据本发明示范实施例，用于制造CMOS器件的总体方法的多个工艺步骤的半导体器件结构的示意横截面视图。
图2A-2F是示出了根据本发明示范实施例，在低功率应用中使用的用于实现(PMOS器件的)FUSI B预掺杂的NiSi与(NMOS器件的)N+多晶硅栅极的共同整合的多个工艺步骤的半导体器件结构的示意横截面视图。
具体实施方式
首先，将参考附图的图1A-1E来详细描述在根据本发明示范实施例，用于在CMOS器件中在公共半导体基板100之中或之上形成不同沟道导电型的基于硅的MOS晶体管(即NMOS和PMOS晶体管)的总体工艺方案。
参考图1A，例如通过传统的掺杂剂扩散或离子注入，设置预备结构100，预备结构100包括典型地由单晶硅形成的至少一个绝缘机构105，例如形成在半导体基板101中的浅沟槽绝缘STI，以便电隔离在预备结构100中形成的p型阱区103和n型阱区104(下面称为晶体管前体区)。预备结构100还包括典型地是氧化硅层的薄栅极绝缘层102，薄栅极绝缘层102通过热氧化形成以与基板101的上表面接触。
参考图1B，由功函数фA限定的第一材料A的层106直接沉积在栅极绝缘层102上，以呈现变化的厚度，其中在要在一个有源器件(例如NMOS器件)的栅电极的制造中使用的区域中的厚度比在要在互补有源器件(例如PMOS器件)的栅电极的制造中使用的区域中更厚。优选地，第一材料包括诸如Mo、W、Ti、Pt或Al之类的金属，可使用如化学气相沉积(CVD)之类的任意适当低能沉积工艺而沉积在栅极绝缘层102上，不会在材料上损害薄栅极绝缘层102。
接下来，参考图1C，在第一材料的层106上均匀地沉积第二材料B的层107。例如，第二材料可包括选自元素周期表的族IIA-VIA、IB、IIB-VIIIB的元素和稀土属元素中的金属或半金属、或者硅，并且可通过包括CVD、LPCVD、PVD等的任意适当的沉积技术来进行沉积。
接下来，参考图1D，在第一和第二材料之间实现化学反应，以形成合金AxBy的层108。该化学反应通常通过惰性气体中的高温下的热处理来实现，以实现第一和第二材料之间的熔合(或者硅化)反应。计算第一材料A的层106的厚度变化(取决于材料A和B以及用于实现两者之间的所希望的化学反应的处理)，以使仅在互补有源器件的区域中发生层106、107的总厚度的熔合，从而产生将来栅电极的功函数фAxBy。在第一材料A呈现更厚厚度的有源器件的区域中，仅在第一材料A的层106的上部形成合金，留下与栅极绝缘层102相邻的原始材料A的一部分109，并且对于各自将来的栅电极，保持了原始功函数фA。
参考图1E，然后使产生的栅电极层形成图案，以形成如图所示的MOS晶体管和相邻的互补MOS晶体管的各自栅极110a、110b。有益地，在各个栅电极的图案形成之前，去除在第一材料A呈现更厚厚度的有源器件区域中两层的熔合部分。
因此，上述方法能够制造用于CMOS应用的双栅电极。
在本发明方法的特定示范应用中，现在参考图2A-2E来描述用于低功率应用的、使(PMOS器件的)FUSI预注入的NiSi与(NMOS器件的)N+多晶硅栅极共同整合的示范方法。
为了避免疑虑，术语“FUSI”代表“完全硅化”，是将完全硅转化为硅化物(例如NiSi)的晶体管栅极与仅栅极顶部硅化的传统晶体管栅极区相区分的通用术语。上述术语“共同整合”涉及CMOS器件的可设想的技术平台，以及在用根据上述方法的更先进的金属FUSI NiSi栅极替换传统使用的P+多晶硅栅极的情况下本发明实施例的直接应用，以便能够实现更高的驱动电流等。作为示例，考虑在栅极氧化界面处呈现在硅化形成之前注入的硼的分离因而形成PMOS的p型栅极的Ni-完全硅化的(Ni-FUSI)栅极与NMOS器件的N+多晶硅栅极的共同整合的情况。例如，在Kedzierski等的“Threshold voltage controlin NiSi-gated MOSFETS through silicidation induced impuritysegregation(SIIS)”，IEDM 2003和Cabral等的“Dual Work-functionFully Silicided Metal Gates”，VLSI 2004中可找到与FUSI栅极原理有关的更多信息。
因此，参考图2A，首先，在具有高介电常数(即高K)的栅极氧化薄层102上基本均匀地沉积相对厚的多晶硅层200。再次在半导体基板的上表面上设置栅极氧化层102，其中形成了由浅沟槽绝缘STI区105电分离的晶体管前体区103、104。
接下来，与标准CMOS晶体管工艺流程类似，如图2B所示，分别用N+(磷P)202和P+(硼)注入栅电极区，接下来执行传统的栅极和间隔物蚀刻工艺，以如图2C所示，产生两个栅电极结构206、208。
参考图2D，通过掺杂剂敏感蚀刻工艺，或者可选地，通过对于本领域技术人员显而易见的附加光刻步骤，关于第一栅电极结构206，部分地去除P+注入的多晶硅210。
接下来，参考图2E，在栅电极结构206、208以及两者之间的栅极氧化层102上沉积镍Ni的基本均匀层212，并且对整个器件进行惰性气体中的高温下的热处理，结果，Ni将与结构206、208的多晶硅反应，形成NiSi(即，发生硅化)。
然而，参考图2F，硅化的深度取决于多晶硅的厚度。在NMOS结构208中，仅栅极的顶部214转化为NiSi，使将来栅电极的功函数保持与剩余多晶硅216的原始功函数相同，即фNiSi。然而，在PMOS区域(结构206)上，由于完全硅化工艺期间栅极氧化界面处的硼分离，整个Si层210转化为NiSi，产生将来栅电极的类p功函数，即фNiSi(B)。如图2F所示，在实现了化学反应之后，通过标准选择性净化技术，去除剩余未反应的Ni，剩下的栅极图案形成步骤可与传统的CMOS晶体管工艺流程相同。
根据本发明示范实施例提出的PMOS的富含B的Ni-FUSI栅极与NMOS的N+掺杂的多晶硅栅极的共同整合被认为是使用P+和N+掺杂栅极的当前技术的非常实际的改进方式，尤其是对于高K栅极氧化层。这是因为，高K氧化物上的P+掺杂的多晶硅受到相当大的功函数偏移的影响，即所谓Fermi能级钉扎(pinning)，并呈现比N+掺杂栅极更高的耗尽，而该耗尽是与降低电容的栅极的半导体性质相关联的不希望的效果。Ni-FUSI栅极将消除这些问题。此外，富含B的NiSi栅极给出了非常良好的类p功函数。
应该注意，上述实施例是演示而不是限制本发明，本领域的技术人员能够在不背离由所附权利要求所限定的本发明范围的情况下，设计多种可选的实施例。在权利要求中，圆括号中的任何附图标记都不应理解为限制权利要求。词“包括”等并不排除在任意权利要求或说明书中列出的元件或步骤之外的元件或步骤。元件的单数引用并不排除该元件的复数引用，反之亦然。本发明可通过包括多个独立元件的硬件并通过适当的编程计算机实现。在列举了若干装置的设备权利要求中，这些装置中的若干装置可以通过同一项硬件实现。在相互不同的从属权利要求中叙述的特定手段并不说明这些手段的组合不能产生有益效果。

Claims (9)

1.一种制造半导体器件的方法，所述半导体器件包括分别设置在半导体基板的第一和第二区中的、分别属于第一和第二类型的第一和第二有源器件，所述方法包括步骤：
-在所述半导体基板上沉积栅极绝缘层(102)，
-在所述栅极绝缘层上沉积第一栅电极材料层(106；200)，
-在所述第一栅电极材料层上沉积第二栅电极材料层(107；212)，其中所述栅电极材料层之一在第一有源器件中的厚度比在第二有源器件中更薄，
-处理所述第一和第二栅电极材料层，以使所述第一和第二栅电极材料仅在所述第一有源器件中、在各个层的整个厚度上熔合(108；214)。
2.根据权利要求1所述的方法，其中，第一栅电极材料层(106)在第一有源器件中的厚度比在第二有源器件中更薄。
3.根据权利要求2所述的方法，其中，在所述第一栅电极材料层(106；200)上均匀地沉积第二栅电极材料层(107；212)。
4.根据权利要求1所述的方法，其中，所述第一栅电极材料包括选自Mo、W、Ti、Pt或Al的金属。
5.根据权利要求1所述的方法，其中，所述第二栅电极材料选自元素周期表的族IIA-VIA、IB、IIB-VIIIB的元素或稀土属元素、或者是硅。
6.根据权利要求1所述的方法，其中，处理步骤包括在惰性气体中在高温下的热处理。
7.根据权利要求1所述的方法，其中，在各个栅电极的图案形成之前，去除第二有源区中两层的熔合部分。
8.根据权利要求1所述的方法，其中，第一有源器件包括PMOS晶体管，第二有源器件包括NMOS晶体管。
9.一种根据权利要求1的方法制造的CMOS半导体器件。
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