JP2008047586A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】接触抵抗を低減できる半導体装置およびその製造方法を提供する。
【解決手段】NMIS領域130におけるN型ソースドレイン領域8は、比較的に高濃度のN型不純物を含んでおり、シリサイド26と電気的に接続されている。また、PMIS領域140におけるSiGex領域24は、比較的に高濃度のP型不純物を含んでおり、シリサイド26と電気的に接続されている。NMIS領域130において形成されるシリサイド26とN型シリコンとのバリアハイトはNiシリサイドとN型シリコンとのバリアハイトより低い。
【選択図】図1
【解決手段】NMIS領域130におけるN型ソースドレイン領域8は、比較的に高濃度のN型不純物を含んでおり、シリサイド26と電気的に接続されている。また、PMIS領域140におけるSiGex領域24は、比較的に高濃度のP型不純物を含んでおり、シリサイド26と電気的に接続されている。NMIS領域130において形成されるシリサイド26とN型シリコンとのバリアハイトはNiシリサイドとN型シリコンとのバリアハイトより低い。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、特性のばらつきや劣化を低減するための技術に関する。
従来の半導体装置(CMISFET)の構造について説明する。従来のCMISFETにおいては、シリコン基板主面内の一部に、素子分離絶縁膜が配置されている。素子分離絶縁膜に挟まれた一の領域にNMISFETが配置され(NMIS領域)、素子分離絶縁膜に挟まれた他の領域にPMISFETが配置される(PMIS領域)。
NMISFETおよびPMISFETは、いずれも、ゲート絶縁膜とポリシリコンとシリサイドとの積層構造体において、ポリシリコンゲートおよびシリサイドの両側面にサイドウォールが配置されている。
NMIS領域においては、シリコン基板主面内に、N型イクステンション領域とN型ソースドレイン領域とが配置されている。また、PMIS領域においては、シリコン基板主面内に、P型イクステンション領域とP型ソースドレイン領域とが配置されている。N型ソースドレイン領域およびP型ソースドレイン領域は、いずれも、比較的に高い不純物濃度を有しシリサイドと電気的に接続されている。
このような半導体装置は、例えば特許文献1〜2に記載されている。
MISFET等のトランジスタにおいては、ソース・ドレイン間に電圧を印加し電流を流すが、その電流値は、トランジスタの寄生抵抗により決定される。この寄生抵抗は、チャネル領域の抵抗(R1)、イクステンション領域の抵抗(R2)、(金属)シリサイドと不純物拡散領域(イクステンション領域およびソースドレイン領域)との接触抵抗(R3)、およびシリサイドの抵抗(R4)を直列に接続させたものであり、抵抗値(R1+R2+R3+R4)を有するものである。
デバイスの微細化に伴い、ゲート長が短くなるのでチャネル抵抗R1は低減するものの、ゲート幅が狭くなりシリサイドと不純物拡散領域との接触面積が減少するので接触抵抗R3は大きくなる。従って、この接触抵抗R3の増大がトランジスタ特性へ大きく影響することになる。
この接触抵抗R3は、有効質量mとバリアハイトφとドーパント濃度Nと定数ε,hとを用いて、R3∝exp[4π(εm)1/2φ/(hN1/2)]と表される。従って、接触抵抗R3を低減するためには、ドーパント濃度Nを上げるかバリアハイトφを下げる必要がある。
ドーパント濃度Nは、浅接合化に伴い低減する傾向にあるので、接触抵抗R3は上昇する傾向にある。従って、接触抵抗R3を低減するためには、バリアハイトφを大きく下げる必要がある。しかし、このバリアハイトφは、シリコン基板の材料であるシリコンとシリサイドの材料となる金属とにより決定されるものであるが、N型シリコンとシリサイドとのバリアハイトをバリアハイトφNとしP型シリコンとシリサイドとのバリアハイトをバリアハイトφPとすると、和(φN+φP)は下地基板のシリコンで決定され金属の種類に依らず一定である。すなわち、一方導電型シリコンとシリサイドとの接触抵抗が低くなるような金属を選択しても、その分、他方導電型シリコンとシリサイドとの接触抵抗が高くなるので、バリアハイトφN,φPの両方を同時に下げることはできず、従って、接触抵抗を下げることができない。よって、駆動電流を向上させることができない。
すなわち、従来のCMISFETを有する半導体装置においては、デバイスの微細化に伴い、NMISFETおよびPMOSFETの両方の駆動電流を向上させることが困難となりつつあるという問題点があった。
本発明は、以上の問題点を解決するためになされたものであり、接触抵抗を低減できる半導体装置およびその製造方法を提供することを目的とする。
本発明に係る半導体装置は、P型MISトランジスタが配置されたPMIS領域およびN型MISトランジスタが配置されたNMIS領域を同一のシリコン基板上に有する半導体装置であって、前記PMIS領域に配置されたP型ソースドレイン領域と、前記NMIS領域に配置されたN型ソースドレイン領域と、前記P型ソースドレイン領域および前記N型ソースドレイン領域にそれぞれ電気的に接しNiおよび所定の金属を含むシリサイドとを備え、前記所定の金属のシリサイドとN型シリコンとのバリアハイトはNiのシリサイドとN型シリコンとのバリアハイトより低く、前記P型ソースドレイン領域はGeを含む。
本発明に係る半導体装置は、P型MISトランジスタが配置されたPMIS領域およびN型MISトランジスタが配置されたNMIS領域を同一のシリコン基板上に有する半導体装置であって、前記PMIS領域に配置されたP型ソースドレイン領域と、前記NMIS領域に配置されたN型ソースドレイン領域と、前記P型ソースドレイン領域および前記N型ソースドレイン領域にそれぞれ電気的に接しNiおよび所定の金属を含むシリサイドとを備え、前記所定の金属のシリサイドとN型シリコンとのバリアハイトはNiのシリサイドとN型シリコンとのバリアハイトより低く、前記P型ソースドレイン領域はGeを含む。従って、P型ソースドレイン領域と第1シリサイドとのバリアハイトおよびN型ソースドレイン領域と第2シリサイドとのバリアハイトの両方を低くすることができる。よって、P型MISトランジスタおよびN型MISトランジスタの両方の駆動能力を向上させることができる。
<実施の形態1>
図1は、実施の形態1に係る半導体装置(CMISFET)の構造を示す断面図である。
図1は、実施の形態1に係る半導体装置(CMISFET)の構造を示す断面図である。
図1に示されるように、シリコン基板1主面内の一部に、素子分離絶縁膜2a〜2cが配置されている。図1のシリコン基板1においては、素子分離絶縁膜2a〜2bに挟まれた領域にNMISFETが配置され(NMIS領域130)、素子分離絶縁膜2b〜2cに挟まれた領域にPMISFETが配置される(PMIS領域140)。すなわち、図1のCMISFETにおいては、同一のシリコン基板1上にNMIS領域130およびPMIS領域140が設けられている。
NMISFETおよびPMISFETは、いずれも、ゲート絶縁膜3とポリシリコンゲート4とシリサイド26との積層構造体において、ポリシリコンゲート4およびシリサイド26の両側面にサイドウォール7が配置されている。
NMIS領域130においては、シリコン基板1主面内に、N型イクステンション領域5とN型ソースドレイン領域8とが配置されている。また、PMIS領域140においては、シリコン基板1主面内に、P型イクステンション領域6とSiGex領域24とが配置されている。
N型ソースドレイン領域8は、比較的に高濃度のN型不純物を含んでおり、シリサイド26と電気的に接続されている。
また、SiGex領域24は、比較的に高濃度のP型不純物を含んでおり、シリサイド26と電気的に接続されている。すなわち、SiGex領域24は、P型ソースドレイン領域として機能するものである。
図2〜8は、図1の半導体装置の製造方法を示す断面図である。なお、以下では、SiGex領域24が形成される前のシリコン基板1の領域をP型ソースドレイン領域とも呼ぶ。
まず、図2に示されるように、シリコン基板1主面内の一部に、シャロートレンチアイソレーション法により素子分離絶縁膜2a〜2cを形成する。
次に、素子分離絶縁膜2a〜2cが形成されたシリコン基板1上の全面に、ゲート絶縁膜3を形成する。このゲート絶縁膜3は、シリコン酸化膜、シリコン酸窒化膜、およびHf酸化物等から構成される高誘電率絶縁膜である。
次に、ゲート絶縁膜3上の全面に、ポリシリコンをCVD法等により例えば100nm程度形成する。
次に、ポリシリコン上の全面に、例えばシリコン窒化膜からなるマスク21を形成する。
次に、リソグラフィー法およびエッチング法により、ポリシリコン(およびマスク21)をパターニングする。これにより、素子分離絶縁膜2a〜2bに挟まれたNMIS領域130および素子分離絶縁膜2b〜2cに挟まれたPMIS領域140に、ポリシリコンゲート4のみを残すことができる。
次に、図3に示されるように、リソグラフィー法およびエッチング法により、NMIS領域130にP(リン)やAs(砒素)等のN型不純物を比較的に浅く注入しN型イクステンション領域5を形成するとともにPMIS領域140にB(ボロン)やBF2等のP型不純物を比較的に浅く注入しP型イクステンション領域6を形成する。
次に、ポリシリコン4の両側面に、例えば、シリコン酸化膜や、シリコン窒化膜とシリコン酸化膜との積層構造体から、サイドウォール7を形成する。
次に、リソグラフィー法により、NMIS領域130にP(燐)やAs(砒素)等のN型不純物を比較的に深く且つ比較的に高い濃度で選択的に注入しN型ソースドレイン領域8を形成する。
次に、図4に示されるように、例えばシリコン酸化膜からなるマスク22、およびフォトレジスト23を、シリコン基板1全面の上方に順次形成した後に、リソグラフィー法により、フォトレジスト23をPMIS領域140において選択的に除去する。そして、NMIS領域130において選択的に残されたフォトレジスト23をマスクとしたエッチング法により、マスク22を選択的に除去する。これにより、マスク22およびフォトレジスト23をNMIS領域130に選択的に形成することができる。なお、このとき、マスク22(シリコン酸化膜)とマスク21(シリコン窒化膜)とは、材料が異なるので、一体化されることはない。
次に、図5に示されるように、フォトレジスト23を除去した後に、マスク22を用いて、シリコン基板1のうちPMIS領域140において露出した領域をエッチングする。具体的には、シリコン基板1のうちPMIS領域140においてサイドウォール7と素子分離絶縁膜2b,2cとに挟まれたP型ソースドレイン領域が例えば30nm程度堀り込まれる。
次に、図6に示されるように、P型ソースドレイン領域において、SiおよびGeを含む材料をCVD法でエピタキシャル成長させ堆積させることによりSiGex領域24を形成する。
次に、熱リン酸によりPMIS領域140におけるマスク21を除去した後に、イオン注入法およびアニール法によりP型不純物を比較的に高い濃度でP型ソースドレイン領域(SiGex領域24)にドーピング(注入および拡散)する。
次に、図7に示されるように、リソグラフィー法によりNMIS領域130を選択的に露出させることでマスク22を除去した後に、熱リン酸によりNMIS領域130におけるマスク21を除去する。
次に、図8に示されるように、スパッタ法により、シリコン基板1全面の上方に、Niと所定の金属との合金からなる合金層25を例えば10nn程度形成する。この所定の金属は、N型シリコンと反応して金属シリサイドを形成した場合に、N型シリコンとNiとが反応してNiシリサイドを形成した場合に比べて、N型シリコンに対するバリアハイトが低くなるような金属であり、例えば、Yb、Ta、Cr、Zr、Eu、Gd、Dy、Er、Hf、Y、La、およびHoから選択される金属である。
次に、合金層25上の全面に、酸化防止用のキャップ膜としてTiN膜11を例えば10nm程度形成する。なお、このTiN膜11形成は、合金層25が大気に暴露されないように、合金層25の形成に連続して行われる。
次に、図1に示されるように、RTA(Rapid Thermal Anneal)法で例えば250〜400℃且つ30〜100秒の第1の熱処理を行うことにより、シリコン基板1のうち合金層25に接している領域(具体的には、サイドウォール7と素子分離絶縁膜2a,2b,2cとにそれぞれ挟まれた領域)において、Siと合金層25とを反応させ、シリサイド26を形成する。このRTA処理においては、ランプアニール装置やホットプレートアニール装置が用いられる。なお、TiN膜11を形成する目的は、スパッタ法により合金層25が形成されてからRTA処理が行われるまでの間に、大気の酸素もしくは水分により合金層25表面が酸化されるのを防ぐことである。
次に、未反応の合金層25やTiN膜11を硫酸および過酸化水素水の混合液により除去する。TiNはSiとは反応しないので、TiN膜11は、上記の混合液により全て溶解し除去される。
なお、この後、必要に応じ、低抵抗化のために第2の熱処理を行ってもよい。第1の熱処理が例えば300℃で行われたとすると、形成されるシリサイドは、比較的に抵抗が高いNi2Siが主成分である。すなわち、未反応の合金層25を除去した後に、さらに高い温度(例えば450〜500℃)で第2の熱処理を行うことにより、Ni2Siを、比較的に抵抗が低いNiSiを主成分とするシリサイドへ変えることができる。トランジスタの性能劣化を防止し高性能なトランジスタを得るためには、600℃以下が好ましいが、合金層25に含まれるNiの割合を高く(例えば90%)設定することにより、NiSiを主成分とする低抵抗なシリサイドが600℃以下の低い温度で形成することができる。
以上により、シリサイドを自己整合的に形成する所謂サリサイドプロセスにより、本実施の形態に係るCMISFETが形成される。その後、周知の手法を用いて、トランジスタへ電源や信号を供給するための多層配線を形成することにより、デバイスが完成する。
このように、本実施の形態に係る半導体装置およびその製造方法においては、Yb等の所定の金属とNiとの合金をSiと反応させシリサイド26を形成することにより、NMIS領域130における(ショットキー)バリアハイトφNを低くすることができる。また、PMIS領域140においては、Ni等の金属との反応性がGeに比べて高いSiが優先的に反応するので、シリサイド26とP型ソースドレイン領域のSiとの界面にGeを層状に偏析する。これにより、上記界面において、Ge濃度が高まりバンドギャップが狭くなるので、バリアハイトφPを低くすることができる。すなわち、NMIS領域130およびPMIS領域140の両方における接触抵抗を低減することができる。従って、NMISFETおよびPMOSFETの両方の駆動能力を向上させることにより、高集積で高性能な半導体装置を製造することができる。
なお、上述においては、図5〜6に示されるように、PMIS領域140の一部(すなわちP型ソースドレイン領域)を堀り込んだ後にSiGex領域24を形成する場合について説明した。P型ソースドレイン領域を堀り込むことにより、PMIS領域140におけるチャネルに歪を加え駆動能力を向上させることが可能となる。しかし、これに限らず、あるいは、P型ソースドレイン領域を堀り込まずにSiGex領域24を形成しても、同様に、シリサイド26とSiとの界面にGeを偏析させることによりPMIS領域140における接触抵抗を低減することができる。
<実施の形態2>
実施の形態1においては、合金層25に含まれる金属とSiGex領域24に含まれるSiとをシリサイド反応させることによりシリサイド26を形成する。このとき、SiGex領域24に含まれるSiはGeより優先的に反応するが、このシリサイド反応は、Geが含まれていることにより不均一となりやすいので、モフォロジー劣化が生じる場合がある。
実施の形態1においては、合金層25に含まれる金属とSiGex領域24に含まれるSiとをシリサイド反応させることによりシリサイド26を形成する。このとき、SiGex領域24に含まれるSiはGeより優先的に反応するが、このシリサイド反応は、Geが含まれていることにより不均一となりやすいので、モフォロジー劣化が生じる場合がある。
図9は、実施の形態2に係る半導体装置(CMISFET)の製造方法を示す断面図である。
図9は、実施の形態1に係る図5において、CVD法によりSiGex領域24上に選択的にシリコン領域27を形成させたものである。
本実施の形態は、SiGex領域24上に選択的にシリコン領域27を形成させる以外は、実施の形態1と同様の工程を行うので、ここでの詳細な説明は省略する。
図9に示されるシリコン領域27は、後の工程でシリサイド反応に消費される分の膜厚を有するように形成されている。このようにシリコン領域27を形成することにより、後の工程でシリサイド反応が行われた場合において、SiGex領域24をほとんどシリサイド反応に関与させることなくシリコン領域27のみをシリサイド反応させるとともに、実施の形態1と同様にシリサイド26とSiとの界面にGeを偏析させることができる。
このように、本実施の形態に係る半導体装置およびその製造方法においては、実施の形態1の効果に加えて、モフォロジー劣化を低減できるという効果を奏する。
<実施の形態3>
実施の形態1においては、SiGex領域24をCVD法により形成する場合について説明した。しかし、これに限らず、SiGex領域24は、イオン注入法により形成されてもよい。
実施の形態1においては、SiGex領域24をCVD法により形成する場合について説明した。しかし、これに限らず、SiGex領域24は、イオン注入法により形成されてもよい。
図10は、実施の形態3に係る半導体装置(CMISFET)の製造方法を示す断面図である。
図10は、実施の形態1に係る図5において、マスク22を用いてシリコン基板1のP型ソースドレイン領域をエッチングし掘り込むのではなく、マスク28を用いてシリコン基板1のP型ソースドレイン領域にGeを注入しSiGex領域29を形成させたものである。なお、実施の形態1においては、図2のポリシリコンゲート4の形成で用いたマスク21を残置することにより図5のP型ソースドレイン領域のエッチングにおいてポリシリコンゲート4を保護している。しかし、本実施の形態においては、P型ソースドレイン領域のエッチングは行われずポリシリコンゲート4を保護する必要がないので、ポリシリコンゲート4を形成した後にマスク21は除去されるものとする。この場合、マスク21は、リソグラフィー法により形成する通常のフォトレジストを用いれば、アッシングにより容易に除去できる。また、マスク28も、リソグラフィー法により形成するフォトレジストが使用でき、注入後アッシングにより容易に除去可能である。
本実施の形態は、SiGex領域をCVD法に代えてイオン注入法により形成させる以外は、実施の形態1と同様の工程を行うので、ここでの詳細な説明は省略する(図11は、SiGex領域29を形成させたシリコン基板1全面の上方に実施の形態1に係る図8と同様に合金層25を形成する工程を示しており、図12は、合金層25上の全面に実施の形態1に係る図9と同様にTiN膜11を形成する工程を示している)。
このように、本実施の形態に係る半導体装置およびその製造方法においては、SiGex領域をCVD法に代えてイオン注入法により形成させるので、P型ソースドレイン領域をエッチングする工程を省くことができる。従って、実施の形態1の効果に加えて、製造工程を簡略化できるという効果を奏する。
1 シリコン基板、2a〜2c 素子分離膜、3 ゲート絶縁膜、4 ポリシリコンゲート、5 N型イクステンション領域、6 P型イクステンション領域、7 サイドウォール、8 N型ソースドレイン領域、11 TiN膜、21,22,28 マスク、23 フォトレジスト、24,29 SiGex領域、25 合金層、26 シリサイド、27 シリコン層、130 NMIS領域、140 PMIS領域。
Claims (8)
- P型MISトランジスタが配置されたPMIS領域およびN型MISトランジスタが配置されたNMIS領域を同一のシリコン基板上に有する半導体装置であって、
前記PMIS領域に配置されたP型ソースドレイン領域と、
前記NMIS領域に配置されたN型ソースドレイン領域と、
前記P型ソースドレイン領域および前記N型ソースドレイン領域にそれぞれ電気的に接しNiおよび所定の金属を含むシリサイドと
を備え、
前記所定の金属のシリサイドとN型シリコンとのバリアハイトはNiのシリサイドとN型シリコンとのバリアハイトより低く、前記P型ソースドレイン領域はGeを含む
半導体装置。 - 請求項1に記載の半導体装置であって、
前記P型ソースドレイン領域において前記Geはシリサイドとの界面に層状に配置されている
半導体装置。 - 請求項1又は請求項2に記載の半導体装置であって、
前記所定の金属は、Yb、Ta、Cr、Zr、Eu、Gd、Dy、Er、Hf、Y、La、およびHoから選択される金属である
半導体装置。 - P型MISトランジスタが配置されたPMIS領域およびN型MISトランジスタが配置されたNMIS領域を同一のシリコン基板上に有する半導体装置の製造方法であって、
前記PMIS領域にP型ソースドレイン領域を形成するP型ソースドレイン領域形成工程と、
前記NMIS領域にN型ソースドレイン領域を形成する工程と、
前記P型ソースドレイン領域および前記N型ソースドレイン領域にそれぞれ電気的に接しNiおよび所定の金属を含むシリサイドを形成するシリサイド形成工程と
を備え、
前記所定の金属のシリサイドとN型シリコンとのバリアハイトはNiのシリサイドとN型シリコンとのバリアハイトより低く、前記P型ソースドレイン領域はGeを含む
半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法であって、
前記P型ソースドレイン領域形成工程は、前記PMIS領域へGeを含む材料をCVDにより堆積させる工程を有する
半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法であって、
前記P型ソースドレイン領域形成工程の前に、前記PMIS領域を部分的にエッチングする工程
をさらに備える半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法であって、
前記P型ソースドレイン領域形成工程の後かつ前記シリサイド形成工程の前に、前記P型ソースドレイン領域上にシリコン領域を形成する工程を有する
半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法であって、
前記P型ソースドレイン領域形成工程は、前記PMIS領域へGeを注入する工程を有する
半導体装置の製造方法。
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