JP2004200335A - 絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】シリコン基板上のSi1−xGex層を用いた素子構造において、電流駆動能力の高いMISFETを含む半導体装置及びその製造方法を提供することにある。
【解決手段】シリコン基板101上に、Si1−xGex層103を形成し、このSi1−xGex層103にMISFETを形成する。ソース層及びドレイン領域106,107の接合深さを、前記Si1−xGex層103とシリコン層とが接する面を越えないようにする。
【選択図】 図1
【解決手段】シリコン基板101上に、Si1−xGex層103を形成し、このSi1−xGex層103にMISFETを形成する。ソース層及びドレイン領域106,107の接合深さを、前記Si1−xGex層103とシリコン層とが接する面を越えないようにする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタを含む半導体装置とその製造方法に関する。
【0002】
【従来の技術】
シリコン基板を用いた集積回路の高性能化の要求に対し、その回路を構成する絶縁ゲート型電界効果トランジスタ(以下、MISFETと称する)の高速化が求められている。これまで、微細化技術によってMISFETのチャネル長を短くする方法が用いられてきた。更に、近年では、チャネル領域の電気伝導度を上げるため、シリコンとゲルマニウムからなる混晶半導体(以下、Si1−xGexと称す)をシリコン基板に形成し、そのSi1−xGex層にMISFETを形成したものが知られている。
【0003】
例えば、特許文献1には、シリコン基板上に選択エピタキシー法でSi1−xGex層とシリコン層を積層化し、その積層領域をMISFETとして用いる半導体装置とその製造方法が開示されている。Si1−xGex層とシリコン層を積層すると、▲1▼歪効果によるキャリア移動度の増大、▲2▼バンド構造の違いとバンド間の干渉に起因する量子井戸効果によるキャリア濃度の増大等が起るため、チャネル領域の電気伝導度をシリコン基板上に作成されたMISFETよりも大きくすることが可能になる。即ち、シリコン層を電気伝導に用いるMISFETにおいても、Si1−xGex層を電気伝導に用いるMISFETにおいても、上記の効果が得られる。また、特許文献2にはSi1−xGex層だけを用い、MISFETチャネル領域の電気伝導度を大きくした半導体装置が示されている。
【0004】
上述した特許文献1及び2に示されるMISFETのチャネル領域は、エピタキシー法で形成されたSi1−xGex層、若しくは、更にその上に形成されたシリコン層内に形成され、一方、ドレイン領域はSi1−xGex層、若しくは、更にその上に形成されたシリコン層のみならず、その下に存在するシリコン領域内にも形成されている。従って、MISFETとしてチャネル領域を構成するSi1−xGex層から、ドレイン領域を構成するシリコン層へ通じる電流経路が存在する。
【0005】
【特許文献1】
特開平10−321733号公報(第1頁、図1)
【0006】
【特許文献2】
特開2001−119026号公報(第1頁、図1)
【0007】
【発明が解決しようとする課題】
MISFETの性能はチャネル領域の電気特性だけではなく、チャネルからドレイン側へ電流が流れる際のバリヤハイトの存在、ドレイン側電極における抵抗成分等の電気的特性にも大きく依存する。
【0008】
上述した従来の半導体装置では、Si1−xGex層とシリコン層又はSi1−xGex層を用いることにより、MISFETチャネル領域の電気伝導度を大きくすることが可能になっている。しかし、Si1−xGex層のチャネル領域から、ドレイン領域を構成するシリコン領域に至る電流経路をエネルギーバンド構造の視点からみると、図7(a)のエネルギーバンド構造の模式図に示すようになる。
【0009】
即ち、チャネル領域の伝導帯はドレイン領域の伝導帯よりも低く、電子に対してポテンシャルバリヤになり、また、チャネル領域の価電子帯はドレイン領域の価電子帯よりも高く、正孔に対してポテンシャルバリヤになる。このため、MISFETとしての電流駆動能力は阻害される。従って、チャネル領域の構造から、Si1−xGex層を用いてチャネルの電気伝導度を大きくできるが、MISFET全体としての性能を十分に上げることができない。
【0010】
本発明はこのような事情に鑑みてなされたもので、その目的は、Si1−xGex層を用いた電流駆動能力の高いMISFETを含む半導体装置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の発明は、シリコンからなる表面領域を有する半導体基体と、前記半導体基体上に形成されたシリコンとゲルマニウムからなる混晶半導体層と、前記混晶半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下の混晶半導体層を挟むと共に、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層に形成されたソース及びドレイン領域とを有することを特徴とする。
【0012】
また、本発明の第2の発明は、シリコンからなる表面領域を有する半導体基体に素子分離領域を形成し、この素子分離領域に囲まれる素子領域を形成する工程と、前記素子領域上にシリコンとゲルマニウムからなる混晶半導体層を形成する工程と、前記混晶半導体層上にゲート絶縁膜及びゲート電極を積層する工程と、前記混晶半導体層において、前記ゲート絶縁膜下の混晶半導体領域を挟み、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層にソース及びドレイン領域を形成する工程とを有することを特徴とする。
【0013】
本発明によれば、ソース及びドレイン領域の接合深さは、シリコンとゲルマニウムから成る混晶半導体層を越えない。従って、チャネル領域とドレイン領域との間のエネルギーバンド構造において、チャネル領域とドレイン領域とのポテンシャルバリヤがなく、これにより、チャネル領域からドレイン領域へ電荷が流れる際の電気抵抗を有効に抑えることができる。
【0014】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【0015】
(第1の実施の形態)
図1は本発明による半導体装置の製造方法の第1の実施の形態を工程順に示す断面図である。また、図1(c)は本発明による半導体装置の第1の実施の形態を示している。
【0016】
先ず、図1(a)に示すように、半導体基体としてP型のシリコン基板101を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域102を形成する。続いて、必要であれば、素子分離領域102に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0017】
次に、シリコン基板101のシリコンからなる表面領域を選択的にエッチングし、更に、図1(b)に示すように、素子分離領域102以外のシリコン基板101の上に選択エピタキシー法によりSi1−xGex層103を形成する。具体的には、先ず、シリコン基板101の表面清浄化並びに素子分離領域102との段差の平坦化の観点から、シリコン基板101を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板101を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4を含むガス中においてSi1−xGex層103を100〜200nm、シリコン基板101上に、選択的にエピタキシャル成長させる。Si1−xGex層103の組成比xは0.10〜0.50程度であり、所望の電気特性を考慮して決められる。
【0018】
次に、チャネル制御のためイオン注入法により、不純物をシリコン基板101にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。続いて、ゲート絶縁膜としてCVD法によりハフニウム酸化膜をシリコン基板101の全面に、例えば20nm程度の膜厚で形成する。更に、上記ハフニウム酸化膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0019】
次に、図1(c)に示すように、リソグラフィ法、ドライエッチング法等を用い、上記の多結晶シリコン膜、及びハフニウム酸化膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極105、及びハフニウム酸化膜からなるゲート絶縁膜104を積層するように形成する。続いて、ゲート電極105、及びゲート絶縁膜104をマスクにして、イオン注入法を用いてシリコン基板101に自己整合的に不純物をドーピングし、ソース及びドレイン領域106、107を形成する。例えば、NチャネルMISFETの場合はAs、P、In等のN型不純物を、PチャネルMISFETの場合はB、Ga、sb等のP型不純物を用い、ドーズ量として1E14cm−2〜1E16cm−2程度注入する。
【0020】
更に、例えば、RTAやスパイクアニール法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域106、107の接合深さがSi1−xGex層103と下地のシリコンとが接する面を越えないようにする。
【0021】
次に、図示しないSiO2等の層間絶縁膜をシリコン基板101全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極105や、ソース及びドレイン領域106、107上にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板101全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0022】
本実施の形態で述べた半導体装置においては、シリコンと比較し、電気伝導度の高いSi1−xGex層103がチャネル領域になるだけでなく、ソース及びドレイン領域106、107もSi1−xGex層103内に形成される。このため、チャネルとドレインのエネルギーバンド構造は図7(a)に示した従来例とは異なり、図7(b)のようにポテンシャルバリヤがなくなる。即ち,チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。
【0023】
(第2の実施の形態)
図2は本発明による半導体装置の製造方法の第2の実施の形態を工程順に示す断面図である。又、図2(c)は本発明による半導体装置の第2の実施の形態を示している。本実施の形態は、Si1−xGex層上に、更にシリコン層を形成したMISFETの例を示す。
【0024】
先ず、図2(a)に示すように、半導体基体としてP型のシリコン基板201を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域202を形成する。続いて、必要であれば、素子分離領域202に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0025】
次に、シリコン基板201のシリコンからなる表面領域を選択的にエッチングし、更に、図2(b)に示すように、素子分離領域202以外のシリコン基板201上に選択エピタキシャル成長法によりSi1−xGex層203及びシリコン層204を形成する。具体的には、先ず、シリコン基板201の表面清浄化並びに素子分離領域202との段差の平坦化の観点から、シリコン基板201を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板201を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガスを中においてSi1−xGex層203を100〜200nm、シリコン基板201上に選択エピタキシャル成長させる。Si1−xGex層203の組成比xは0.10〜0.50程度であり、所望の電気特性を考慮して決められる。更に、シリコン基板201を700〜850℃に加熱し、SiH4あるいはSiH2Cl2を含むガス中において、シリコン層204を20〜40nm、Si1−xGex層203上に選択エピタキシャル成長させる。
【0026】
次に、熱酸化法によりシリコン層204の上にSiO2膜を、例えば10nm程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板201にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。更に、SiO2膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0027】
次に、図2(c)に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びSiO2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極206、及びSiO2膜からなるゲート絶縁膜205を積層するように形成する。続いて、ゲート電極206、及びゲート絶縁膜205をマスクにして、イオン注入法を用いてシリコン基板101に自己整合的に不純物をドーピングし、ソース及びドレイン領域207、208を形成する。例えば、NチャネルMISFETの場合はAs,P、sb等のN型不純物を、PチャネルMISFETの場合はB,Ga、In等のP型不純物を用い、ドーズ量として1E14cm−2〜1E16cm−2程度注入する。
【0028】
更に、例えば、RTA、スパイクアニール法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域207、208の接合深さがSi1−xGex層203と下地のシリコンとが接する面を越えないようにする。
【0029】
その後、図示しないSiO2等の層間絶縁膜をシリコン基板201全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極206や、ソース及びドレイン領域207、208上にWコンタクト、Al、Cu等の金属配線を形成する。更に、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板201全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0030】
本実施の形態で述べた半導体装置においては、シリコン基板201の表面領域に形成したシリコン層204は歪効果、量子井戸効果等により電気伝導度が高くなり、Si1−xGex層203と共にチャネル領域として活用することができる。また、ソース及びドレイン領域207、208はSi1−xGex層203内に形成され、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。
【0031】
(第3の実施の形態)
図3は本発明による半導体製造装置の製造方法の第3の実施の形態を工程順に示す断面図である。又、図3(c)は本発明による半導体装置の第3の実施の形態を示している。この第3の実施の形態は、ソース及びドレイン領域に隣接してエクステンション領域を設けると共に、ソース及びドレイン領域並びにゲート電極に金属シリサイドを張り付ける構造を採用し、微細化に適したMISFETに適用した例を示す。
【0032】
先ず、図3(a)に示すように、半導体基体としてP型のシリコン基板301を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域302を形成する。続いて、必要であれば、素子分離領域302に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0033】
次に、シリコン基板301の表面清浄化並びに素子分離領域302との段差平坦化の観点から、シリコン基板301を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板301を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、シリコンバッファー層303を100〜200nm、シリコン基板301上に選択エピタキシャル成長させる。シリコンバッファー層303を介在させることにより、シリコン基板301の表面付近に格子欠陥等が形成されている場合、これを取り除き、高品質のシリコンに変換出来る。
【0034】
次に、シリコン基板301を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガスを中においてSi1−xGex層304を100〜200nm、シリコンバッファー層303上に選択エピタキシャル成長させる。Si1−xGex層の組成比xは0.10〜0.50程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板301を700〜850℃に加熱し、SiH4あるいはSiH2Cl2を含むガス中において、シリコン層305を20〜40nm、Si1−xGex層304上に選択エピタキシャル成長させる。
【0035】
次に、熱酸化法によりシリコン層305の上にSiO2膜を、例えば10nm程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板301にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。更に、SiO2膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0036】
次に、図3(b)に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びSiO2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極307、及びSiO2膜からなるゲート絶縁膜306を積層するように形成する。続いて、ゲート電極307、及びゲート絶縁膜306をマスクにして、イオン注入法を用いてシリコン基板301に自己整合的に不純物をドーピングし、エクステンション領域308、309を形成する。例えば、NチャネルMISFETの場合はAs,P、sb等のN型不純物を、PチャネルMISFETの場合はB,Ga、In等のP型不純物を用い、ドーズ量として1E14cm−2〜3E15cm−2程度注入する。
【0037】
その後、例えば、RTA、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域308、309の接合深さがSi1−xGex層304とシリコンバッファー層303が接する面を越えないようにする。
【0038】
次に、シリコン基板301の全面にシリコン窒化膜等の絶縁膜をCVD法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極307及びゲート絶縁膜306の側面に選択的に残存させ、側壁絶縁膜310を形成する。再度、イオン注入法により、例えば、NチャネルMISFETの場合はAs,P、sb等のN型不純物を、PチャネルMISFETの場合はB,Ga、In等のP型不純物を用い、ドーズ量として1E14cm−2〜3E15cm−2程度注入する。その後、例えば、RTA、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域311、312を形成する。
【0039】
次に、スパッタ法でニッケルを例えば10nm堆積し、その後、500℃、30秒の急速加熱を行う。ソース及びドレイン領域311、312並びにゲート電極307の上に形成されたニッケルはシリコンと反応し、ニッケルシリサイドを形成する。その後、絶縁膜上のニッケルも含めて、残存するニッケルを選択ウェットエッチングにより除去し、ソース及びドレイン領域311、312並びにゲート電極307の上にのみニッケルシリサイド層313、314、315を形成する。なお、この時、熱処理条件等によっては、ニッケルシリサイド層313、314、315の一部にゲルマニウムも含む場合もある。
【0040】
ニッケルシリサイドとSi1−xGexの接触抵抗は非常に低く、また、ニッケルシリサイドの抵抗も多結晶シリコンと比較して低い。従って、ニッケルシリサイドを電極として利用することにより、MISFETの動作速度は向上する。なお、金属シリサイドとしては、はニッケルシリサイドにおいて顕著な効果が示されるが、これに限らず、MISFET全体のプロセス、所望の特性を考慮して、W、Co、Ti、Ta、Pt、Pd等の金属並びにそのシリサイドから選択しても良い。
【0041】
その後、図示しないSiO2等の層間絶縁膜をシリコン基板301全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ニッケルシリサイド層313、314、315上にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板301全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0042】
本実施の形態で述べた半導体装置においては、シリコン基板301の表面領域に形成したシリコン層305は歪効果、量子井戸効果等により電気伝導度が高くなり、Si1−xGex層304と共にチャネル領域として活用することができる。また、エクステンション領域308、309はSi1−xGex層304内に形成され、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。
【0043】
また、エクステンション領域により、ドレイン耐圧が向上し、MISFETの微細化により適した構造になる。更に、金属シリサイドを電極として用いるため、電極の低抵抗化並びにSi1−xGex層との接触抵抗の低抵抗化が図れ、MISFETの動作を高速化できる。
【0044】
(第4の実施の形態)
図4は本発明による半導体製造装置の製造方法の第4の実施の形態を工程順に示す断面図である。又、図4(c)は本発明による半導体装置の第4の実施の形態を示している。この第4の実施の形態は、Si1−xGex層とシリコン層を多層にすることにより、量子井戸効果等をより顕著にMISFET特性向上に結びつける素子構造の例を示す。
【0045】
先ず、図4(a)に示すように、半導体基体としてP型のシリコン基板401を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域402を形成する。続いて、必要であれば、素子分離領域402に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0046】
次に、シリコン基板401の表面清浄化並びに素子分離領域402との段差の平坦化の観点から、シリコン基板401を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板401を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、シリコンバッファー層403を100〜200nm、シリコン基板401上に選択エピタキシャル成長させる。
【0047】
次に、シリコン基板401を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガス中において第1のSi1−xGex層404を30〜50nm、シリコンバッファー層403上に選択エピタキシャル成長させる。Si1−xGex層の組成比xは0.25〜0.75程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板401を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、第1のシリコン層405を30〜50nm、第1のSi1−xGex層404上に選択エピタキシャル成長させる。
【0048】
次に、前記第1のSi1−xGex層の形成条件と同様にして第2のSi1− xGex層406を30〜50nm、第1のシリコン層405上に選択エピタキシャル成長させる。更に、前記第1のシリコン層の形成条件と同様にして第2のシリコン層407を10〜20nm、第2のSi1−xGex層406上に選択エピタキシャル成長させる。この時、所望の電気特性が得られるように、適宜、成長時に不純物ドーピングを施しても良い。
【0049】
次に、熱酸化法により第2のシリコン層407の上にSiO2膜を、例えば10nm程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板401にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。更に、SiO2膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0050】
次に、図4(b)に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びSiO2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極409、及びSiO2膜からなるゲート絶縁膜408を積層するように形成する。続いて、ゲート電極409、及びゲート絶縁膜408をマスクにして、イオン注入法を用いてシリコン基板401に自己整合的に不純物をドーピングし、エクステンション領域410、411を形成する。例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E14cm−2〜3E15cm−2程度注入する。その後、例えば、RTA、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域410、411の接合深さが第1のSi1−xGex層404とシリコンバッファー層403が接する面を越えないようにする。
【0051】
次に、シリコン基板401の全面にシリコン窒化膜等の絶縁膜をCVD法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極409及びゲート絶縁膜408の側面に選択的に残存させ、側壁絶縁膜412を形成する。再度、イオン注入法により、例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E15cm−2〜1E16cm−2程度注入する。その後、例えば、RTA、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域413、414を形成する。
【0052】
次に、スパッタ法でニッケル膜を例えば10nm堆積し、その後、500℃、30秒の急速加熱を行う。ソース及びドレイン領域413、414並びにゲート電極409の上に形成されたニッケルはシリコンと反応し、ニッケルシリサイドを形成する。その後、絶縁膜上のニッケルも含めて、残存するニッケルを選択ウェットエッチングにより除去し、ソース及びドレイン領域413、414並びにゲート電極409の上にのみニッケルシリサイド層415、416、417を形成する。なお、この時、熱処理条件等によっては、ニッケルシリサイド層415、416、417の一部にゲルマニウムも含む場合もある。
【0053】
その後、図示してないSiO2等の層間絶縁膜をシリコン基板401全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ニッケルシリサイド層415、416、417にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板401全面を表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0054】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できるだけでなく、第1のシリコン層405に誘起されたキャリアを第2のSi1−xGex層406に閉じ込めて電気伝導に寄与させる等が可能になり、MISFETのより一層の高速化が可能になる。
【0055】
(第5の実施の形態)
図5は本発明による半導体製造装置の製造方法の第5の実施の形態を工程順に示す断面図である。又、図5(c)は本発明による半導体装置の第5の実施の形態を示している。この第5の実施の形態は、ソース及びドレイン領域すべてをSi1−xGex層にすることにより、更に、ドレイン領域の低抵抗化を図ったMISFETの例を示す。
【0056】
先ず、図5(a)に示すように、半導体基体としてP型のシリコン基板401を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域402を形成する。続いて、必要であれば、素子分離領域402に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0057】
次に、シリコン基板501の表面清浄化並びに素子分離領域502との段差の平坦化の観点から、シリコン基板501を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板501を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、シリコンバッファー層503を100〜200nm、シリコン基板501上に、選択エピタキシャル成長させる。
【0058】
次に、シリコン基板501を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガスを中においてSi1−xGex層504を100〜200nm、シリコンバッファー層503上に選択エピタキシャル成長させる。Si1−xGex層の組成比xは0.25〜0.75程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板501を700〜850℃に加熱し、SiH4あるいはSiH2Cl2を含むガス中において、シリコン層505を20〜40nm、Si1−xGex層504上に選択エピタキシャル成長させる。
【0059】
次に、熱酸化法によりシリコン層505の上にSiO2膜を、例えば15nm程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板501にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。更に、SiO2膜上に多結晶シリコン膜を例えば200nm程度積層する。続いて、シリコン窒化膜を例えば100nm程度積層する。
【0060】
次に、リソグラフィ法、ドライエッチング法等を用いて上記のシリコン窒化膜、多結晶シリコン膜、及びSiO2膜を選択的にパターニングし、エッチング用マスクのシリコン窒化膜508、多結晶シリコン膜からなるゲート電極507、及びSiO2膜からなるゲート絶縁膜506を積層するように形成する。続いて、シリコン窒化膜508、多結晶シリコン膜507、及びSiO2膜506をマスクにして、イオン注入法を用いてシリコン基板501に自己整合的に不純物をドーピングし、エクステンション領域509、510を形成する。例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E14cm−2〜3E15cm−2程度注入する。その後、例えば、RTA、スパイクアニール法で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域509、510の接合深さがSi1−xGex層504とシリコンバッファー層503が接する面を越えないようにする。
【0061】
次に、シリコン基板501の全面にシリコン窒化膜等の絶縁膜をCVD法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極507及びゲート絶縁膜506の側面に選択的に残存させ、側壁絶縁膜511を形成する。次に図5(b)のように、シリコン窒化膜508をマスクとして、HClを含むガス雰囲気中でシリコン基板501を700〜850℃に加熱し、シリコン基板501の上に露出したシリコン層505、Si1−xGex層504、及びシリコンバッファー層503の一部を除去する。
【0062】
更に、図5(c)のように、シリコン基板501を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガスを中においてSi1−xGex層512、513をエッチングされた領域に選択的に埋め込む。Si1−xGex層の組成比はチャネル領域となるSi1−xGex層の組成と同様にする。次に、マスクとして使用した窒化膜を選択的に除去し、再度、イオン注入法により、例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E15cm−2〜1E16cm−2程度注入する。その後、例えば、RTA,スパイクアニール法等で数秒間の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域514、515を形成する。
【0063】
その後、図示してないSiO2等の層間絶縁膜をシリコン基板501全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極507や、ソース及びドレイン領域514、515上にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板501全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0064】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。また、ドレイン側のSi1−xGex層をチャネルのSi1−xGex層よりも厚く形成でき、ドレイン層の接合深さの制御が容易になる。また、ドレインにおける金属あるいは金属シリサイドとのコンタクト抵抗も低く抑えることができる。
【0065】
(第6の実施の形態)
図6は本発明による半導体製造装置の製造方法の第6の実施の形態を工程順に示す断面図である。又、図6(c)は本発明による半導体装置の第6の実施の形態を示している。この第6の実施の形態は、SOI構造基板上のMISFETの例を示す。
【0066】
先ず、図6(a)に示すように、SiMOX法(酸素イオン注入法)によって形成されたSOI基板601を用意する。SOI基板601は、シリコン基板内部に酸素イオン注入した後、熱処理によって埋め込み酸化層を形成し、絶縁分離層602としたものである。絶縁分離層602に対してSOI基板601の酸素イオン注入を施した主面側が活性シリコン層603である。SOI形成方法は上述のSiMOX法以外にも、張り合わせ法、ビームアニール法等を用いても良い。
【0067】
次に、図6(b)に示すように、SOI基板601の活性シリコン層603の表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に形成し、素子分離領域604とする。続いて、必要であれば、素子分離領域402に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0068】
次に、シリコン活性層603の表面清浄化並びに素子分離領域604との段差ノ平坦化の観点から、SOI基板601を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。次に、SOI基板601を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、シリコンバッファー層605を30〜70nm、活性シリコン層603上に選択エピタキシャル成長させる。
【0069】
続いて、SOI基板601を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4を含むガス中においてSi1−xGex層606を100〜200nm、シリコンバッファー層605上に選択エピタキシャル成長させる。Si1−xGex層ノ組成比xは0.25〜0.75程度であり、所望の電気特性を考慮して決められる。
【0070】
次に、イオン注入法によりチャネル制御のための不純物をSOI基板601にドーピングする。例えば、NチャネルMISFETの場合はB等のP型不純物を用い、PチャネルMISFETの場合はAs、P等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。続いて、CVD法により、ハフニウム酸化膜をSOI基板601の全面に、20nm程度の膜厚で形成する。更に、ハフニウム酸化膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0071】
次に、図6(c)に示すように、リソグラフィ法、ドライエッチング法等を用い、上記の多結晶シリコン膜、及びハフニウム酸化膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極608、及びハフニウム酸化膜からなるゲート絶縁膜607を積層するように形成する。続いて、ゲート電極608、及びゲート絶縁膜607をマスクにし、イオン注入法を用いてSOI基板601に自己整合的に不純物をドーピングし、ソース及びドレイン領域609、610を形成する。例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E15cm−2〜3E15cm−2程度注入する。
【0072】
更に、例えば、ランプ加熱法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域690、610の接合深さがSi1−xGex層と下地のシリコンとが接する面を越えないようにする。
【0073】
その後、図示しないSiO2等の層間絶縁膜をSOI基板601全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極608や、ソース及びドレイン領域609、610上にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、SOI基板601全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0074】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。また、SOI構造ではドレイン領域の寄生容量がシリコン基板と比べ小さくなるため、MISFETの一層の高速化が得られる。
【0075】
更に本発明は上述したような実施の形態に何ら限定されるものではなく、例えばゲート絶縁膜としてはハフニウム酸化膜、SiO2以外にもSiOxNy、SiNx、HfOxNy、AlOx、ZrOx、ZrOxNy等であっての良い。又、ゲート電極としては多結晶シリコン以外に多結晶シリコンと多結晶ゲルマニウムとの混晶、金属、金属シリサイド、であってもよい。また、ソース及びドレイン領域におけるゲート側壁、エクステンション領域、サリサイド等は必要に応じて選択すれば良く、その時、使用される材料、元素も実施の形態に限定されるものではない。その他、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【0076】
【発明の効果】
以上詳述したように本発明の絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法によれば、Si1−xGex層を用いたMISFETにおいて、ソース及びドレイン領域をSi1−xGex層内に形成することによって、チャネルとドレインとの間のポテンシャルバリヤをなくし、チャネルとドレイン間の抵抗を低く抑えることができる。
【図面の簡単な説明】
【図1】本発明による半導体装置の製造方法の第1の実施の形態を工程順に示す断面図。
【図2】本発明による半導体装置の製造方法の第2の実施の形態の工程順に示す断面図。
【図3】本発明による半導体装置の製造方法の第3の実施の形態を工程順に示す断面図。
【図4】本発明による半導体装置の製造方法の第4の実施の形態を工程順に示す断面図。
【図5】本発明による半導体装置の製造方法の第5の実施の形態を工程順に示す断面図。
【図6】本発明による半導体装置の製造方法の第6の実施の形態を工程順に示す断面図。
【図7】従来及び本発明におけるSi1−xGex層を用いた半導体装置のチャネルとドレインとの接合部分のエネルギーバンド構造の模式図。
【符号の説明】
101、201、301、401、501 シリコン基板
102、202、302、402、502、604 素子分離領域
103、203、304、504、606 Si1−xGex層
104、205、306、408、506、607 ゲート絶縁膜
105、206、307、409、507、608 ゲート電極
106、107、207、208、311、312 ソース及びドレイン領域
413、414、514、515、609、610 ソース及びドレイン領域
204、305、505 シリコン層
303、303、403、503、605 シリコンバッファー層
308、309、410、411、509,510 エクステンション領域
310、412、511 側壁絶縁膜
313、314、315、415,416,417 ニッケルシリサイド層
404 第1のSi1−xGex層
405 第1のシリコン層
406 第2のSi1−xGex層
407 第2のシリコン層
508 シリコン窒化膜
512、513 ソース及びドレイン領域のSi1−xGex層
601 SOI基板
602 絶縁分離層
603 シリコン活性層
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタを含む半導体装置とその製造方法に関する。
【0002】
【従来の技術】
シリコン基板を用いた集積回路の高性能化の要求に対し、その回路を構成する絶縁ゲート型電界効果トランジスタ(以下、MISFETと称する)の高速化が求められている。これまで、微細化技術によってMISFETのチャネル長を短くする方法が用いられてきた。更に、近年では、チャネル領域の電気伝導度を上げるため、シリコンとゲルマニウムからなる混晶半導体(以下、Si1−xGexと称す)をシリコン基板に形成し、そのSi1−xGex層にMISFETを形成したものが知られている。
【0003】
例えば、特許文献1には、シリコン基板上に選択エピタキシー法でSi1−xGex層とシリコン層を積層化し、その積層領域をMISFETとして用いる半導体装置とその製造方法が開示されている。Si1−xGex層とシリコン層を積層すると、▲1▼歪効果によるキャリア移動度の増大、▲2▼バンド構造の違いとバンド間の干渉に起因する量子井戸効果によるキャリア濃度の増大等が起るため、チャネル領域の電気伝導度をシリコン基板上に作成されたMISFETよりも大きくすることが可能になる。即ち、シリコン層を電気伝導に用いるMISFETにおいても、Si1−xGex層を電気伝導に用いるMISFETにおいても、上記の効果が得られる。また、特許文献2にはSi1−xGex層だけを用い、MISFETチャネル領域の電気伝導度を大きくした半導体装置が示されている。
【0004】
上述した特許文献1及び2に示されるMISFETのチャネル領域は、エピタキシー法で形成されたSi1−xGex層、若しくは、更にその上に形成されたシリコン層内に形成され、一方、ドレイン領域はSi1−xGex層、若しくは、更にその上に形成されたシリコン層のみならず、その下に存在するシリコン領域内にも形成されている。従って、MISFETとしてチャネル領域を構成するSi1−xGex層から、ドレイン領域を構成するシリコン層へ通じる電流経路が存在する。
【0005】
【特許文献1】
特開平10−321733号公報(第1頁、図1)
【0006】
【特許文献2】
特開2001−119026号公報(第1頁、図1)
【0007】
【発明が解決しようとする課題】
MISFETの性能はチャネル領域の電気特性だけではなく、チャネルからドレイン側へ電流が流れる際のバリヤハイトの存在、ドレイン側電極における抵抗成分等の電気的特性にも大きく依存する。
【0008】
上述した従来の半導体装置では、Si1−xGex層とシリコン層又はSi1−xGex層を用いることにより、MISFETチャネル領域の電気伝導度を大きくすることが可能になっている。しかし、Si1−xGex層のチャネル領域から、ドレイン領域を構成するシリコン領域に至る電流経路をエネルギーバンド構造の視点からみると、図7(a)のエネルギーバンド構造の模式図に示すようになる。
【0009】
即ち、チャネル領域の伝導帯はドレイン領域の伝導帯よりも低く、電子に対してポテンシャルバリヤになり、また、チャネル領域の価電子帯はドレイン領域の価電子帯よりも高く、正孔に対してポテンシャルバリヤになる。このため、MISFETとしての電流駆動能力は阻害される。従って、チャネル領域の構造から、Si1−xGex層を用いてチャネルの電気伝導度を大きくできるが、MISFET全体としての性能を十分に上げることができない。
【0010】
本発明はこのような事情に鑑みてなされたもので、その目的は、Si1−xGex層を用いた電流駆動能力の高いMISFETを含む半導体装置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の発明は、シリコンからなる表面領域を有する半導体基体と、前記半導体基体上に形成されたシリコンとゲルマニウムからなる混晶半導体層と、前記混晶半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下の混晶半導体層を挟むと共に、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層に形成されたソース及びドレイン領域とを有することを特徴とする。
【0012】
また、本発明の第2の発明は、シリコンからなる表面領域を有する半導体基体に素子分離領域を形成し、この素子分離領域に囲まれる素子領域を形成する工程と、前記素子領域上にシリコンとゲルマニウムからなる混晶半導体層を形成する工程と、前記混晶半導体層上にゲート絶縁膜及びゲート電極を積層する工程と、前記混晶半導体層において、前記ゲート絶縁膜下の混晶半導体領域を挟み、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層にソース及びドレイン領域を形成する工程とを有することを特徴とする。
【0013】
本発明によれば、ソース及びドレイン領域の接合深さは、シリコンとゲルマニウムから成る混晶半導体層を越えない。従って、チャネル領域とドレイン領域との間のエネルギーバンド構造において、チャネル領域とドレイン領域とのポテンシャルバリヤがなく、これにより、チャネル領域からドレイン領域へ電荷が流れる際の電気抵抗を有効に抑えることができる。
【0014】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【0015】
(第1の実施の形態)
図1は本発明による半導体装置の製造方法の第1の実施の形態を工程順に示す断面図である。また、図1(c)は本発明による半導体装置の第1の実施の形態を示している。
【0016】
先ず、図1(a)に示すように、半導体基体としてP型のシリコン基板101を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域102を形成する。続いて、必要であれば、素子分離領域102に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0017】
次に、シリコン基板101のシリコンからなる表面領域を選択的にエッチングし、更に、図1(b)に示すように、素子分離領域102以外のシリコン基板101の上に選択エピタキシー法によりSi1−xGex層103を形成する。具体的には、先ず、シリコン基板101の表面清浄化並びに素子分離領域102との段差の平坦化の観点から、シリコン基板101を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板101を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4を含むガス中においてSi1−xGex層103を100〜200nm、シリコン基板101上に、選択的にエピタキシャル成長させる。Si1−xGex層103の組成比xは0.10〜0.50程度であり、所望の電気特性を考慮して決められる。
【0018】
次に、チャネル制御のためイオン注入法により、不純物をシリコン基板101にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。続いて、ゲート絶縁膜としてCVD法によりハフニウム酸化膜をシリコン基板101の全面に、例えば20nm程度の膜厚で形成する。更に、上記ハフニウム酸化膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0019】
次に、図1(c)に示すように、リソグラフィ法、ドライエッチング法等を用い、上記の多結晶シリコン膜、及びハフニウム酸化膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極105、及びハフニウム酸化膜からなるゲート絶縁膜104を積層するように形成する。続いて、ゲート電極105、及びゲート絶縁膜104をマスクにして、イオン注入法を用いてシリコン基板101に自己整合的に不純物をドーピングし、ソース及びドレイン領域106、107を形成する。例えば、NチャネルMISFETの場合はAs、P、In等のN型不純物を、PチャネルMISFETの場合はB、Ga、sb等のP型不純物を用い、ドーズ量として1E14cm−2〜1E16cm−2程度注入する。
【0020】
更に、例えば、RTAやスパイクアニール法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域106、107の接合深さがSi1−xGex層103と下地のシリコンとが接する面を越えないようにする。
【0021】
次に、図示しないSiO2等の層間絶縁膜をシリコン基板101全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極105や、ソース及びドレイン領域106、107上にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板101全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0022】
本実施の形態で述べた半導体装置においては、シリコンと比較し、電気伝導度の高いSi1−xGex層103がチャネル領域になるだけでなく、ソース及びドレイン領域106、107もSi1−xGex層103内に形成される。このため、チャネルとドレインのエネルギーバンド構造は図7(a)に示した従来例とは異なり、図7(b)のようにポテンシャルバリヤがなくなる。即ち,チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。
【0023】
(第2の実施の形態)
図2は本発明による半導体装置の製造方法の第2の実施の形態を工程順に示す断面図である。又、図2(c)は本発明による半導体装置の第2の実施の形態を示している。本実施の形態は、Si1−xGex層上に、更にシリコン層を形成したMISFETの例を示す。
【0024】
先ず、図2(a)に示すように、半導体基体としてP型のシリコン基板201を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域202を形成する。続いて、必要であれば、素子分離領域202に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0025】
次に、シリコン基板201のシリコンからなる表面領域を選択的にエッチングし、更に、図2(b)に示すように、素子分離領域202以外のシリコン基板201上に選択エピタキシャル成長法によりSi1−xGex層203及びシリコン層204を形成する。具体的には、先ず、シリコン基板201の表面清浄化並びに素子分離領域202との段差の平坦化の観点から、シリコン基板201を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板201を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガスを中においてSi1−xGex層203を100〜200nm、シリコン基板201上に選択エピタキシャル成長させる。Si1−xGex層203の組成比xは0.10〜0.50程度であり、所望の電気特性を考慮して決められる。更に、シリコン基板201を700〜850℃に加熱し、SiH4あるいはSiH2Cl2を含むガス中において、シリコン層204を20〜40nm、Si1−xGex層203上に選択エピタキシャル成長させる。
【0026】
次に、熱酸化法によりシリコン層204の上にSiO2膜を、例えば10nm程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板201にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。更に、SiO2膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0027】
次に、図2(c)に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びSiO2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極206、及びSiO2膜からなるゲート絶縁膜205を積層するように形成する。続いて、ゲート電極206、及びゲート絶縁膜205をマスクにして、イオン注入法を用いてシリコン基板101に自己整合的に不純物をドーピングし、ソース及びドレイン領域207、208を形成する。例えば、NチャネルMISFETの場合はAs,P、sb等のN型不純物を、PチャネルMISFETの場合はB,Ga、In等のP型不純物を用い、ドーズ量として1E14cm−2〜1E16cm−2程度注入する。
【0028】
更に、例えば、RTA、スパイクアニール法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域207、208の接合深さがSi1−xGex層203と下地のシリコンとが接する面を越えないようにする。
【0029】
その後、図示しないSiO2等の層間絶縁膜をシリコン基板201全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極206や、ソース及びドレイン領域207、208上にWコンタクト、Al、Cu等の金属配線を形成する。更に、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板201全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0030】
本実施の形態で述べた半導体装置においては、シリコン基板201の表面領域に形成したシリコン層204は歪効果、量子井戸効果等により電気伝導度が高くなり、Si1−xGex層203と共にチャネル領域として活用することができる。また、ソース及びドレイン領域207、208はSi1−xGex層203内に形成され、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。
【0031】
(第3の実施の形態)
図3は本発明による半導体製造装置の製造方法の第3の実施の形態を工程順に示す断面図である。又、図3(c)は本発明による半導体装置の第3の実施の形態を示している。この第3の実施の形態は、ソース及びドレイン領域に隣接してエクステンション領域を設けると共に、ソース及びドレイン領域並びにゲート電極に金属シリサイドを張り付ける構造を採用し、微細化に適したMISFETに適用した例を示す。
【0032】
先ず、図3(a)に示すように、半導体基体としてP型のシリコン基板301を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域302を形成する。続いて、必要であれば、素子分離領域302に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0033】
次に、シリコン基板301の表面清浄化並びに素子分離領域302との段差平坦化の観点から、シリコン基板301を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板301を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、シリコンバッファー層303を100〜200nm、シリコン基板301上に選択エピタキシャル成長させる。シリコンバッファー層303を介在させることにより、シリコン基板301の表面付近に格子欠陥等が形成されている場合、これを取り除き、高品質のシリコンに変換出来る。
【0034】
次に、シリコン基板301を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガスを中においてSi1−xGex層304を100〜200nm、シリコンバッファー層303上に選択エピタキシャル成長させる。Si1−xGex層の組成比xは0.10〜0.50程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板301を700〜850℃に加熱し、SiH4あるいはSiH2Cl2を含むガス中において、シリコン層305を20〜40nm、Si1−xGex層304上に選択エピタキシャル成長させる。
【0035】
次に、熱酸化法によりシリコン層305の上にSiO2膜を、例えば10nm程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板301にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。更に、SiO2膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0036】
次に、図3(b)に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びSiO2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極307、及びSiO2膜からなるゲート絶縁膜306を積層するように形成する。続いて、ゲート電極307、及びゲート絶縁膜306をマスクにして、イオン注入法を用いてシリコン基板301に自己整合的に不純物をドーピングし、エクステンション領域308、309を形成する。例えば、NチャネルMISFETの場合はAs,P、sb等のN型不純物を、PチャネルMISFETの場合はB,Ga、In等のP型不純物を用い、ドーズ量として1E14cm−2〜3E15cm−2程度注入する。
【0037】
その後、例えば、RTA、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域308、309の接合深さがSi1−xGex層304とシリコンバッファー層303が接する面を越えないようにする。
【0038】
次に、シリコン基板301の全面にシリコン窒化膜等の絶縁膜をCVD法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極307及びゲート絶縁膜306の側面に選択的に残存させ、側壁絶縁膜310を形成する。再度、イオン注入法により、例えば、NチャネルMISFETの場合はAs,P、sb等のN型不純物を、PチャネルMISFETの場合はB,Ga、In等のP型不純物を用い、ドーズ量として1E14cm−2〜3E15cm−2程度注入する。その後、例えば、RTA、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域311、312を形成する。
【0039】
次に、スパッタ法でニッケルを例えば10nm堆積し、その後、500℃、30秒の急速加熱を行う。ソース及びドレイン領域311、312並びにゲート電極307の上に形成されたニッケルはシリコンと反応し、ニッケルシリサイドを形成する。その後、絶縁膜上のニッケルも含めて、残存するニッケルを選択ウェットエッチングにより除去し、ソース及びドレイン領域311、312並びにゲート電極307の上にのみニッケルシリサイド層313、314、315を形成する。なお、この時、熱処理条件等によっては、ニッケルシリサイド層313、314、315の一部にゲルマニウムも含む場合もある。
【0040】
ニッケルシリサイドとSi1−xGexの接触抵抗は非常に低く、また、ニッケルシリサイドの抵抗も多結晶シリコンと比較して低い。従って、ニッケルシリサイドを電極として利用することにより、MISFETの動作速度は向上する。なお、金属シリサイドとしては、はニッケルシリサイドにおいて顕著な効果が示されるが、これに限らず、MISFET全体のプロセス、所望の特性を考慮して、W、Co、Ti、Ta、Pt、Pd等の金属並びにそのシリサイドから選択しても良い。
【0041】
その後、図示しないSiO2等の層間絶縁膜をシリコン基板301全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ニッケルシリサイド層313、314、315上にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板301全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0042】
本実施の形態で述べた半導体装置においては、シリコン基板301の表面領域に形成したシリコン層305は歪効果、量子井戸効果等により電気伝導度が高くなり、Si1−xGex層304と共にチャネル領域として活用することができる。また、エクステンション領域308、309はSi1−xGex層304内に形成され、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。
【0043】
また、エクステンション領域により、ドレイン耐圧が向上し、MISFETの微細化により適した構造になる。更に、金属シリサイドを電極として用いるため、電極の低抵抗化並びにSi1−xGex層との接触抵抗の低抵抗化が図れ、MISFETの動作を高速化できる。
【0044】
(第4の実施の形態)
図4は本発明による半導体製造装置の製造方法の第4の実施の形態を工程順に示す断面図である。又、図4(c)は本発明による半導体装置の第4の実施の形態を示している。この第4の実施の形態は、Si1−xGex層とシリコン層を多層にすることにより、量子井戸効果等をより顕著にMISFET特性向上に結びつける素子構造の例を示す。
【0045】
先ず、図4(a)に示すように、半導体基体としてP型のシリコン基板401を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域402を形成する。続いて、必要であれば、素子分離領域402に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0046】
次に、シリコン基板401の表面清浄化並びに素子分離領域402との段差の平坦化の観点から、シリコン基板401を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板401を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、シリコンバッファー層403を100〜200nm、シリコン基板401上に選択エピタキシャル成長させる。
【0047】
次に、シリコン基板401を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガス中において第1のSi1−xGex層404を30〜50nm、シリコンバッファー層403上に選択エピタキシャル成長させる。Si1−xGex層の組成比xは0.25〜0.75程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板401を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、第1のシリコン層405を30〜50nm、第1のSi1−xGex層404上に選択エピタキシャル成長させる。
【0048】
次に、前記第1のSi1−xGex層の形成条件と同様にして第2のSi1− xGex層406を30〜50nm、第1のシリコン層405上に選択エピタキシャル成長させる。更に、前記第1のシリコン層の形成条件と同様にして第2のシリコン層407を10〜20nm、第2のSi1−xGex層406上に選択エピタキシャル成長させる。この時、所望の電気特性が得られるように、適宜、成長時に不純物ドーピングを施しても良い。
【0049】
次に、熱酸化法により第2のシリコン層407の上にSiO2膜を、例えば10nm程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板401にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。更に、SiO2膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0050】
次に、図4(b)に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びSiO2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極409、及びSiO2膜からなるゲート絶縁膜408を積層するように形成する。続いて、ゲート電極409、及びゲート絶縁膜408をマスクにして、イオン注入法を用いてシリコン基板401に自己整合的に不純物をドーピングし、エクステンション領域410、411を形成する。例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E14cm−2〜3E15cm−2程度注入する。その後、例えば、RTA、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域410、411の接合深さが第1のSi1−xGex層404とシリコンバッファー層403が接する面を越えないようにする。
【0051】
次に、シリコン基板401の全面にシリコン窒化膜等の絶縁膜をCVD法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極409及びゲート絶縁膜408の側面に選択的に残存させ、側壁絶縁膜412を形成する。再度、イオン注入法により、例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E15cm−2〜1E16cm−2程度注入する。その後、例えば、RTA、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域413、414を形成する。
【0052】
次に、スパッタ法でニッケル膜を例えば10nm堆積し、その後、500℃、30秒の急速加熱を行う。ソース及びドレイン領域413、414並びにゲート電極409の上に形成されたニッケルはシリコンと反応し、ニッケルシリサイドを形成する。その後、絶縁膜上のニッケルも含めて、残存するニッケルを選択ウェットエッチングにより除去し、ソース及びドレイン領域413、414並びにゲート電極409の上にのみニッケルシリサイド層415、416、417を形成する。なお、この時、熱処理条件等によっては、ニッケルシリサイド層415、416、417の一部にゲルマニウムも含む場合もある。
【0053】
その後、図示してないSiO2等の層間絶縁膜をシリコン基板401全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ニッケルシリサイド層415、416、417にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板401全面を表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0054】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できるだけでなく、第1のシリコン層405に誘起されたキャリアを第2のSi1−xGex層406に閉じ込めて電気伝導に寄与させる等が可能になり、MISFETのより一層の高速化が可能になる。
【0055】
(第5の実施の形態)
図5は本発明による半導体製造装置の製造方法の第5の実施の形態を工程順に示す断面図である。又、図5(c)は本発明による半導体装置の第5の実施の形態を示している。この第5の実施の形態は、ソース及びドレイン領域すべてをSi1−xGex層にすることにより、更に、ドレイン領域の低抵抗化を図ったMISFETの例を示す。
【0056】
先ず、図5(a)に示すように、半導体基体としてP型のシリコン基板401を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域402を形成する。続いて、必要であれば、素子分離領域402に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0057】
次に、シリコン基板501の表面清浄化並びに素子分離領域502との段差の平坦化の観点から、シリコン基板501を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板501を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、シリコンバッファー層503を100〜200nm、シリコン基板501上に、選択エピタキシャル成長させる。
【0058】
次に、シリコン基板501を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガスを中においてSi1−xGex層504を100〜200nm、シリコンバッファー層503上に選択エピタキシャル成長させる。Si1−xGex層の組成比xは0.25〜0.75程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板501を700〜850℃に加熱し、SiH4あるいはSiH2Cl2を含むガス中において、シリコン層505を20〜40nm、Si1−xGex層504上に選択エピタキシャル成長させる。
【0059】
次に、熱酸化法によりシリコン層505の上にSiO2膜を、例えば15nm程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板501にドーピングする。例えば、NチャネルMISFETの場合はB、Ga、In等のP型不純物を用い、PチャネルMISFETの場合はAs、P、sb等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。更に、SiO2膜上に多結晶シリコン膜を例えば200nm程度積層する。続いて、シリコン窒化膜を例えば100nm程度積層する。
【0060】
次に、リソグラフィ法、ドライエッチング法等を用いて上記のシリコン窒化膜、多結晶シリコン膜、及びSiO2膜を選択的にパターニングし、エッチング用マスクのシリコン窒化膜508、多結晶シリコン膜からなるゲート電極507、及びSiO2膜からなるゲート絶縁膜506を積層するように形成する。続いて、シリコン窒化膜508、多結晶シリコン膜507、及びSiO2膜506をマスクにして、イオン注入法を用いてシリコン基板501に自己整合的に不純物をドーピングし、エクステンション領域509、510を形成する。例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E14cm−2〜3E15cm−2程度注入する。その後、例えば、RTA、スパイクアニール法で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域509、510の接合深さがSi1−xGex層504とシリコンバッファー層503が接する面を越えないようにする。
【0061】
次に、シリコン基板501の全面にシリコン窒化膜等の絶縁膜をCVD法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極507及びゲート絶縁膜506の側面に選択的に残存させ、側壁絶縁膜511を形成する。次に図5(b)のように、シリコン窒化膜508をマスクとして、HClを含むガス雰囲気中でシリコン基板501を700〜850℃に加熱し、シリコン基板501の上に露出したシリコン層505、Si1−xGex層504、及びシリコンバッファー層503の一部を除去する。
【0062】
更に、図5(c)のように、シリコン基板501を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4とを含むガスを中においてSi1−xGex層512、513をエッチングされた領域に選択的に埋め込む。Si1−xGex層の組成比はチャネル領域となるSi1−xGex層の組成と同様にする。次に、マスクとして使用した窒化膜を選択的に除去し、再度、イオン注入法により、例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E15cm−2〜1E16cm−2程度注入する。その後、例えば、RTA,スパイクアニール法等で数秒間の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域514、515を形成する。
【0063】
その後、図示してないSiO2等の層間絶縁膜をシリコン基板501全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極507や、ソース及びドレイン領域514、515上にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板501全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0064】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。また、ドレイン側のSi1−xGex層をチャネルのSi1−xGex層よりも厚く形成でき、ドレイン層の接合深さの制御が容易になる。また、ドレインにおける金属あるいは金属シリサイドとのコンタクト抵抗も低く抑えることができる。
【0065】
(第6の実施の形態)
図6は本発明による半導体製造装置の製造方法の第6の実施の形態を工程順に示す断面図である。又、図6(c)は本発明による半導体装置の第6の実施の形態を示している。この第6の実施の形態は、SOI構造基板上のMISFETの例を示す。
【0066】
先ず、図6(a)に示すように、SiMOX法(酸素イオン注入法)によって形成されたSOI基板601を用意する。SOI基板601は、シリコン基板内部に酸素イオン注入した後、熱処理によって埋め込み酸化層を形成し、絶縁分離層602としたものである。絶縁分離層602に対してSOI基板601の酸素イオン注入を施した主面側が活性シリコン層603である。SOI形成方法は上述のSiMOX法以外にも、張り合わせ法、ビームアニール法等を用いても良い。
【0067】
次に、図6(b)に示すように、SOI基板601の活性シリコン層603の表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に形成し、素子分離領域604とする。続いて、必要であれば、素子分離領域402に囲まれた表面領域に、N型の場合はAs、P、sb等を、P型の場合はB、Ga、In等を、不純物として拡散し、ウェル領域を形成しても良い。
【0068】
次に、シリコン活性層603の表面清浄化並びに素子分離領域604との段差ノ平坦化の観点から、SOI基板601を900〜1,150℃に加熱し、HClを含むガスで表面に露出したシリコンをエッチングする。次に、SOI基板601を700〜850℃に加熱しSiH4あるいはSiH2Cl2を含むガス中において、シリコンバッファー層605を30〜70nm、活性シリコン層603上に選択エピタキシャル成長させる。
【0069】
続いて、SOI基板601を550〜750℃にし、SiH4あるいはSiH2Cl2とGeH4を含むガス中においてSi1−xGex層606を100〜200nm、シリコンバッファー層605上に選択エピタキシャル成長させる。Si1−xGex層ノ組成比xは0.25〜0.75程度であり、所望の電気特性を考慮して決められる。
【0070】
次に、イオン注入法によりチャネル制御のための不純物をSOI基板601にドーピングする。例えば、NチャネルMISFETの場合はB等のP型不純物を用い、PチャネルMISFETの場合はAs、P等のN型不純物を用い、ドーズ量として1E12cm−2〜5E13cm−2程度注入する。続いて、CVD法により、ハフニウム酸化膜をSOI基板601の全面に、20nm程度の膜厚で形成する。更に、ハフニウム酸化膜上に多結晶シリコン膜を例えば100nm程度積層する。
【0071】
次に、図6(c)に示すように、リソグラフィ法、ドライエッチング法等を用い、上記の多結晶シリコン膜、及びハフニウム酸化膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極608、及びハフニウム酸化膜からなるゲート絶縁膜607を積層するように形成する。続いて、ゲート電極608、及びゲート絶縁膜607をマスクにし、イオン注入法を用いてSOI基板601に自己整合的に不純物をドーピングし、ソース及びドレイン領域609、610を形成する。例えば、NチャネルMISFETの場合はAs,P等のN型不純物を、PチャネルMISFETの場合はB等のP型不純物を用い、ドーズ量として1E15cm−2〜3E15cm−2程度注入する。
【0072】
更に、例えば、ランプ加熱法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域690、610の接合深さがSi1−xGex層と下地のシリコンとが接する面を越えないようにする。
【0073】
その後、図示しないSiO2等の層間絶縁膜をSOI基板601全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極608や、ソース及びドレイン領域609、610上にWコンタクト、Al、Cu等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、SOI基板601全面を図示しない表面保護膜で覆い、パッド部を開口してMISFETを含む半導体装置を完成させる。
【0074】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、MISFETの動作を高速化できる。また、SOI構造ではドレイン領域の寄生容量がシリコン基板と比べ小さくなるため、MISFETの一層の高速化が得られる。
【0075】
更に本発明は上述したような実施の形態に何ら限定されるものではなく、例えばゲート絶縁膜としてはハフニウム酸化膜、SiO2以外にもSiOxNy、SiNx、HfOxNy、AlOx、ZrOx、ZrOxNy等であっての良い。又、ゲート電極としては多結晶シリコン以外に多結晶シリコンと多結晶ゲルマニウムとの混晶、金属、金属シリサイド、であってもよい。また、ソース及びドレイン領域におけるゲート側壁、エクステンション領域、サリサイド等は必要に応じて選択すれば良く、その時、使用される材料、元素も実施の形態に限定されるものではない。その他、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【0076】
【発明の効果】
以上詳述したように本発明の絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法によれば、Si1−xGex層を用いたMISFETにおいて、ソース及びドレイン領域をSi1−xGex層内に形成することによって、チャネルとドレインとの間のポテンシャルバリヤをなくし、チャネルとドレイン間の抵抗を低く抑えることができる。
【図面の簡単な説明】
【図1】本発明による半導体装置の製造方法の第1の実施の形態を工程順に示す断面図。
【図2】本発明による半導体装置の製造方法の第2の実施の形態の工程順に示す断面図。
【図3】本発明による半導体装置の製造方法の第3の実施の形態を工程順に示す断面図。
【図4】本発明による半導体装置の製造方法の第4の実施の形態を工程順に示す断面図。
【図5】本発明による半導体装置の製造方法の第5の実施の形態を工程順に示す断面図。
【図6】本発明による半導体装置の製造方法の第6の実施の形態を工程順に示す断面図。
【図7】従来及び本発明におけるSi1−xGex層を用いた半導体装置のチャネルとドレインとの接合部分のエネルギーバンド構造の模式図。
【符号の説明】
101、201、301、401、501 シリコン基板
102、202、302、402、502、604 素子分離領域
103、203、304、504、606 Si1−xGex層
104、205、306、408、506、607 ゲート絶縁膜
105、206、307、409、507、608 ゲート電極
106、107、207、208、311、312 ソース及びドレイン領域
413、414、514、515、609、610 ソース及びドレイン領域
204、305、505 シリコン層
303、303、403、503、605 シリコンバッファー層
308、309、410、411、509,510 エクステンション領域
310、412、511 側壁絶縁膜
313、314、315、415,416,417 ニッケルシリサイド層
404 第1のSi1−xGex層
405 第1のシリコン層
406 第2のSi1−xGex層
407 第2のシリコン層
508 シリコン窒化膜
512、513 ソース及びドレイン領域のSi1−xGex層
601 SOI基板
602 絶縁分離層
603 シリコン活性層
Claims (11)
- シリコンからなる表面領域を有する半導体基体と、
前記半導体基体上に形成されたシリコンとゲルマニウムからなる混晶半導体層と、
前記混晶半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の混晶半導体層を挟むと共に、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層に形成されたソース及びドレイン領域とを
有することを特徴とする絶縁ゲート型電界効果トランジスタを含む半導体装置。 - 前記ソース及びドレイン領域より接合深さが浅く前記混晶半導体層に形成されたエクステンション領域を有することを特徴とする請求項1に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
- 前記混晶半導体層上にシリコン層が形成されていることを特徴とする請求項1又は請求項2に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
- 前記混晶半導体層と、その上に形成された前記シリコン層の上に、更に、混晶半導体層とシリコン層が交互に積層化されていることを特徴とする請求項1乃至請求項3のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
- 前記半導体基体と前記混晶半導体層の間に、シリコンからなるバッファー層を有することを特徴とする請求項1乃至4のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
- シリコンからなる表面領域を有する半導体基体に素子分離領域を形成し、この素子分離領域に囲まれる素子領域を形成する工程と、
前記素子領域上にシリコンとゲルマニウムからなる混晶半導体層を形成する工程と、
前記混晶半導体層上にゲート絶縁膜及びゲート電極を積層する工程と、
前記混晶半導体層において、前記ゲート絶縁膜下の混晶半導体領域を挟み、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層にソース及びドレイン領域を形成する工程とを
有することを特徴とする絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。 - 前記ゲート絶縁膜上に前記ゲート電極を形成する工程と前記ソース及びドレイン領域を形成する工程の間に、前記混晶半導体層に前記ソース及びドレイン領域より接合深さが浅いエクステンション領域を形成する工程とを有することを特徴とする請求項6に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
- 前記混晶半導体層を形成する工程に続いて、前記混晶半導体層上にシリコン層を形成する工程を有することを特徴とする請求項6又は請求項7に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
- 前記混晶半導体層上に前記シリコン層を形成する工程に続いて、前記シリコン層上に、混晶半導体層と、シリコン層を、更に、交互に積層化する工程を有することを特徴とする請求項6乃至請求項8のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
- 前記素子分離領域を形成する工程と前記混晶半導体層を形成する工程の間に、シリコンからなるバッファー層を形成する工程を有することを特徴とする請求項6乃至9のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
- 前記エクステンション領域を形成する工程と、前記ソース及びドレイン領域を形成する工程との間に、
ソース及びドレイン領域を選択的に除去する工程と、
前記除去された領域に選択的に混晶半導体層を形成する工程とを
有することを特徴とする請求項6乃至10のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
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